JP4576862B2

JP4576862B2 - Integrated circuit device

Info

Publication number: JP4576862B2
Application number: JP2004082580A
Authority: JP
Inventors: 靖之石川; 芳徳手嶋; 彰鈴木; 勝豊見澤; 秀昭石原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2004-03-22
Filing date: 2004-03-22
Publication date: 2010-11-10
Anticipated expiration: 2024-03-22
Also published as: JP2005269516A

Description

本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ（Phase Locked Loop）動作により逓倍した逓倍クロック信号を生成して出力する、クロック信号出力回路を備えた集積回路装置に関する。 The present invention includes a clock signal output circuit that generates and outputs a multiplied clock signal obtained by multiplying the frequency of a reference clock signal by a digital PLL (Phase Locked Loop) operation based on a clock signal generated by a ring oscillator. The present invention relates to an integrated circuit device.

近年、マイクロコンピュータなどの集積回路装置においては動作クロック周波数が上昇しているため、集積回路装置にＰＬＬ回路を利用して構成されるクロック逓倍回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してＣＰＵなどに供給する構成を採用するものが多い。また、そのようなクロック逓倍回路には、リングオシレータを用いてデジタル的なＰＬＬ（デジタルＰＬＬ，ＤＰＬＬ）動作により逓倍クロック信号を生成して出力するように構成されるものがある。 2. Description of the Related Art In recent years, since an operation clock frequency has increased in an integrated circuit device such as a microcomputer, a clock signal supplied from outside is provided in the integrated circuit device by incorporating a clock multiplier circuit configured using a PLL circuit. In many cases, a configuration is employed in which the frequency is internally multiplied and supplied to the CPU. Some of such clock multiplication circuits are configured to generate and output a multiplied clock signal by a digital PLL (digital PLL, DPLL) operation using a ring oscillator.

リングオシレータは、複数個の遅延ゲート（例えばＮＯＴゲート）をリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。ところが、ＮＯＴゲートなどは供給される電源電圧に応じてゲート遅延時間が変化するため、電源電圧が変動すると逓倍回路より出力される逓倍クロック信号の周波数も変動してしまう（ジッタの発生）。 The ring oscillator is configured by connecting a plurality of delay gates (for example, NOT gates) in a ring shape, and generates a high-speed clock signal by a digital oscillation operation. However, since the gate delay time of a NOT gate or the like changes depending on the supplied power supply voltage, the frequency of the multiplied clock signal output from the multiplier circuit also changes (occurrence of jitter) when the power supply voltage changes.

このため、上記構成の逓倍回路を用いる場合は、集積回路装置にシリーズレギュレータなどで構成される内部電源発生回路を内蔵しておき、外部より供給される電源電圧が変動した場合でも、安定した電圧をクロック逓倍回路やその他の内部回路などに供給するようにしている。 For this reason, when using the multiplier circuit having the above configuration, an internal power generation circuit configured by a series regulator or the like is built in the integrated circuit device so that a stable voltage can be obtained even when the power supply voltage supplied from the outside fluctuates. Is supplied to a clock multiplier circuit and other internal circuits.

更にクロック逓倍回路の発振動作を安定化させる技術として、例えば、特許文献１には、内部電源発生回路により生成された内部電圧を動作電源とし、外部供給される基準クロック信号をもとに中間クロック信号を生成する第１ＰＬＬモジュールと、外部電源を動作電源とし、前記中間クロック信号もとに内部クロック信号を生成する第２ＰＬＬモジュールとを備えて構成したＰＬＬ回路が開示されている。 Further, as a technique for stabilizing the oscillation operation of the clock multiplication circuit, for example, in Patent Document 1, an internal voltage generated by an internal power generation circuit is used as an operation power, and an intermediate clock is generated based on a reference clock signal supplied from the outside. There is disclosed a PLL circuit including a first PLL module that generates a signal and a second PLL module that uses an external power supply as an operation power supply and generates an internal clock signal based on the intermediate clock signal.

また、特許文献２には、位相比較器と、この位相比較器の出力信号に応じたレベルの信号を形成する第１回路と、この第１回路の出力レベルに応じた周波数のクロック信号を生成する第２回路とを備えてＰＬＬ回路を構成し、第１回路の電源端子と第２回路の電源端子との間にローパスフィルタを介在させ、第２回路で生じたノイズが電源ラインを介して第１回路へ伝達されるのを阻止し、ＰＬＬ回路におけるジッタの低減を達成する技術が開示されている。
特開２０００−１６５２３４号公報特開２００２−１１１４８４号公報 Further, Patent Document 2 generates a phase comparator, a first circuit for forming a signal having a level corresponding to the output signal of the phase comparator, and a clock signal having a frequency corresponding to the output level of the first circuit. And a second circuit configured to form a PLL circuit, a low-pass filter is interposed between the power supply terminal of the first circuit and the power supply terminal of the second circuit, and noise generated in the second circuit is transmitted via the power supply line. Techniques have been disclosed that prevent transmission to the first circuit and achieve jitter reduction in the PLL circuit.
JP 2000-165234 A JP 2002-111484 A

ところで、逓倍クロック信号が供給されて動作する、デジタル回路などのような集積回路の内部回路においては、クロック同期で動作する回路部分の動作状況に応じて消費電流が変化する。従って、内部電源発生回路によって安定化させた内部電源を逓倍回路と内部回路との双方に供給する場合には、内部回路側の動作状況によって内部電源電圧が変動してしまうという問題がある。しかしながら、特許文献１，２に開示されている技術は、そのような問題については全く考慮されておらず、内部電源電圧の変動に基づくジッタの発生を回避することはできない。 By the way, in an internal circuit of an integrated circuit such as a digital circuit that operates by being supplied with a multiplied clock signal, the current consumption varies depending on the operation state of a circuit portion that operates in clock synchronization. Therefore, when the internal power supply stabilized by the internal power generation circuit is supplied to both the multiplier circuit and the internal circuit, there is a problem that the internal power supply voltage fluctuates depending on the operation state on the internal circuit side. However, the techniques disclosed in Patent Documents 1 and 2 do not consider such a problem at all, and it is impossible to avoid the occurrence of jitter based on fluctuations in the internal power supply voltage.

本発明は上記事情に鑑みてなされたものであり、その目的は、内部回路が動作することによる影響が、クロック信号出力回路に及ぶことを回避できる集積回路装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an integrated circuit device that can prevent the influence of the operation of the internal circuit from affecting the clock signal output circuit.

請求項１記載の集積回路装置によれば、内部電源生成回路によって生成された内部電源を、クロック信号出力回路に対しては、少なくともリングオシレータについて、内部電源生成回路の電源出力端子とコンデンサ接続端子との間で供給し、内部回路に対しては、外部においてコンデンサ接続端子と外部電源供給端子とを接続して供給する。
斯様に構成すれば、内部回路が動作することで内部電源が変動して電源配線にノイズが載った場合でも、そのノイズは、電源配線の抵抗成分とノイズ除去用コンデンサとで形成されるローパスフィルタによって除去される。従って、内部電源電圧が変動した影響がクロック信号出力回路を構成するリングオシレータに及ぶことを防止でき、リングオシレータの発振動作を安定化させて逓倍クロック信号の周波数をより安定させることが可能となる。
そして、集積回路装置の外部においてコンデンサ接続端子と外部電源供給端子とを、例えば集積回路装置が搭載される回路基板上の（外部）配線パターンなどで接続すれば、内部回路に対する電源供給経路は、
内部電源生成回路→コンデンサ接続端子→外部配線パターン→
外部電源供給端子→内部回路
となって、外付けのノイズ除去用コンデンサは電源電流が流れる外部配線パターンに接続されることになる。従って、集積回路装置内部の電源配線に対してコンデンサ接続端子の一点で接続される場合に比較して、外付けコンデンサのノイズ除去機能をより有効に作用させることができる。 According to the integrated circuit device of claim 1, the power supply output terminal and the capacitor connection terminal of the internal power supply generation circuit are connected to the internal power supply generated by the internal power supply generation circuit at least for the ring oscillator with respect to the clock signal output circuit. For the internal circuit, a capacitor connection terminal and an external power supply terminal are connected and supplied externally.
With this configuration, even when the internal power supply fluctuates due to the operation of the internal circuit and noise is placed on the power supply wiring, the noise is a low-pass formed by the resistance component of the power supply wiring and the noise removing capacitor. Removed by filter. Therefore, it is possible to prevent the fluctuation of the internal power supply voltage from affecting the ring oscillator constituting the clock signal output circuit, and it is possible to stabilize the frequency of the multiplied clock signal by stabilizing the oscillation operation of the ring oscillator. .
Then, if the capacitor connection terminal and the external power supply terminal are connected outside the integrated circuit device by, for example, an (external) wiring pattern on the circuit board on which the integrated circuit device is mounted, the power supply path to the internal circuit is
Internal power generation circuit → capacitor connection terminal → external wiring pattern →
From the external power supply terminal to the internal circuit, the external noise removing capacitor is connected to the external wiring pattern through which the power supply current flows. Therefore, the noise removal function of the external capacitor can be more effectively operated as compared with the case where the capacitor connection terminal is connected to the power supply wiring inside the integrated circuit device.

請求項２記載の集積回路装置によれば、クロック信号出力回路を構成する全ての回路部に対して、内部電源生成回路の電源出力端子とコンデンサ接続端子との間で内部電源を供給する。斯様に構成すれば、リングオシレータとその他の回路とに供給される電源電圧が、配線インピーダンスの影響によって異なってしまうことを防止でき、クロック信号出力回路の動作をより安定化させることができる。 According to the integrated circuit device of the second aspect, the internal power supply is supplied between the power supply output terminal and the capacitor connection terminal of the internal power supply generation circuit to all the circuit units constituting the clock signal output circuit. With this configuration, it is possible to prevent the power supply voltages supplied to the ring oscillator and other circuits from being different due to the influence of the wiring impedance, and the operation of the clock signal output circuit can be further stabilized.

請求項３記載の集積回路装置によれば、クロック信号出力回路を構成するリングオシレータとその他の回路部に対しては、夫々第１，第２電源供給端子が内部電源配線に直接接続されることで内部電源の供給が行われる。従って、クロック信号出力回路の内部においても、リングオシレータとその他の回路部とが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。 According to the integrated circuit device of the third aspect, the first and second power supply terminals are directly connected to the internal power supply wirings for the ring oscillator and the other circuit units constituting the clock signal output circuit, respectively. Then, the internal power supply is performed. Therefore, even within the clock signal output circuit, the ring oscillator and the other circuit units operate to avoid affecting each other via the power supply wiring.

請求項４記載の集積回路装置によれば、比較的周波数が高い領域のノイズ成分を、内部回路の電源供給端子に内部で接続されるノイズ除去用コンデンサと電源配線のインダクタンス成分とによって除去することができる。従って、内部電源配線のノイズレベルを更に低減することが可能となる。 According to the integrated circuit device according to claim 4, wherein, relatively frequency noise components of the high areas are removed by the inductance component of the noise removal capacitor and the power supply wiring that will be internally connected to the power supply terminal of the internal circuit be able to. Therefore, the noise level of the internal power supply wiring can be further reduced.

請求項５記載の集積回路装置によれば、内部電源生成回路の電源出力端子の近傍に、クロック信号出力回路の電源供給端子を接続するので、前記電源供給端子とコンデンサ接続端子との電源配線がより長くなる。従って、電源配線の抵抗成分がより大きくなるので、その抵抗成分によって内部回路側より伝搬するノイズのレベルをより大きく減衰させることができる。 According to the integrated circuit device of the fifth aspect , since the power supply terminal of the clock signal output circuit is connected in the vicinity of the power supply output terminal of the internal power generation circuit, the power supply wiring between the power supply terminal and the capacitor connection terminal is provided. It will be longer. Therefore, since the resistance component of the power supply wiring becomes larger, the level of noise propagating from the internal circuit side can be further attenuated by the resistance component.

（第１実施例）
以下、本発明の第１実施例について図１乃至図８を参照して説明する。図２は、ＤＰＬＬで構成されるクロック信号出力回路１の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報又は特開２０００−３５７９４７を参照）。制御回路２には、発振回路３より出力される基準クロック信号ＰREF が与えられている。制御回路２は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をＤＣＯ（Digital Controlled Oscillator）４及びカウンタ・データラッチ回路５に出力するようになっている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a functional block diagram showing a schematic configuration of the clock signal output circuit 1 configured by DPLL (refer to Japanese Patent Laid-Open No. 8-265111 or Japanese Patent Laid-Open No. 2000-357947 for a detailed configuration). The control circuit 2 is supplied with a reference clock signal PREF output from the oscillation circuit 3. The control circuit 2 incorporates a state machine, and outputs various control timing signals to a DCO (Digital Controlled Oscillator) 4 and a counter / data latch circuit 5 based on a state counter output by the state machine. It has become.

ＤＣＯ４は、内部にリングオシレータ６を備えている。リングオシレータ６は、例えば図３に示すように、遅延ゲートとして２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。 The DCO 4 includes a ring oscillator 6 inside. For example, as shown in FIG. 3, the ring oscillator 6 includes two 2-input NAND gates 7 and 8 as delay gates and 30 INV (inverter) gates 9 to 38 (however, for 10 to 24 and 26 to 37). Is omitted). In each of these logic inversion circuits, each output terminal is connected to the input terminal of the next stage in a ring shape, one input terminal of the NAND gate 7 is connected to the output terminal of the NAND gate 8, and the other input terminal Is supplied with a mode control signal PA from the outside.

また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。 One input terminal of the NAND gate 8 is connected to the output terminal of the INV gate 38, and the other input terminal is connected to the output terminal of the INV gate 25. The multiphase clock signals R1 to R16 are output from the output terminals of the logic inversion circuits connected to the even-numbered stages from the NAND gate 7, respectively.

再び、図２を参照して、カウンタ・データラッチ回路５には、制御回路２より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰREF １周期に相当するパルス幅を有しており、制御回路２におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。 Referring to FIG. 2 again, the counter / data latch circuit 5 is supplied with control timing signals UCE and CLR output from the control circuit 2. These control timing signals UCE and CLR have a pulse width corresponding to one cycle of the reference clock signal PREF, and are output in the third and seventh cycles of the sequence control cycle in the control circuit 2, respectively.

また、カウンタ・データラッチ回路５には、リングオシレータ６より出力されるクロック信号Ｒ１３がＲＣＫとして与えられ、そのクロック信号ＲＣＫによって内部のアップカウンタ（例えば１６ビット）によるカウント動作を行う。そして、カウンタ・データラッチ回路５は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントする。 The counter / data latch circuit 5 is supplied with a clock signal R13 output from the ring oscillator 6 as RCK, and performs a counting operation by an internal up counter (for example, 16 bits) by the clock signal RCK. The counter / data latch circuit 5 counts the time corresponding to one cycle of the reference clock signal PREF by causing the counter to perform an up-count operation while the control timing signal UCE is being output.

そのカウントデータは、制御回路２よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳが、ＤＣＯ４を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、第７周期で制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされる。
カウンタ・データラッチ回路５は、カウントした１６ビットのデータＤＴ１６〜ＤＴ１を、外部のＣＰＵ（図示せず）により与えられる逓倍数設定データＤＶの値例えば“６”に応じて６ビット右シフトし、そのシフト後のデータの１２ビットをラッチする。そして、ラッチされた１２ビットのデータは、ＣＤ１２〜ＣＤ１としてＤＣＯ４に出力される。ＤＣＯ４が出力する逓倍クロック信号ＰOUT ′は、デューティ比を調整するための分周回路３９を介して２分周されて、逓倍クロック信号ＰOUT として出力される。 As for the count data, the control timing signal DLS output from the control circuit 2 in the fifth cycle of the sequence control cycle is latched at the timing of the latch signal DLC given through the DCO 4, and the control timing signal CLR is output in the seventh cycle. When output, the latched data is cleared.
The counter / data latch circuit 5 shifts the counted 16-bit data DT16 to DT1 to the right by 6 bits according to the value of the multiplication number setting data DV given by an external CPU (not shown), for example, “6”, The 12 bits of the shifted data are latched. The latched 12-bit data is output to the DCO 4 as CD12 to CD1. The multiplied clock signal POUT 'output from the DCO 4 is divided by two through a frequency dividing circuit 39 for adjusting the duty ratio and output as a multiplied clock signal POUT.

図１は、クロック信号出力回路１を搭載したワンチップマイクロコンピュータ（以下、マイコンと称す，集積回路装置）４１の構成を概略的に示すものである。マイコン４１は、半導体基板上に、クロック信号出力回路１，内部回路４２，内部電源発生回路４３を搭載したものである。内部電源発生回路４３は、例えばシリーズレギュレータなどで構成されており、マイコン４１の外部より供給される例えば５Ｖの電源を受けて例えば３．３Ｖの内部電源を生成し、クロック信号出力回路１及び内部回路４２に供給するようになっている。 FIG. 1 schematically shows a configuration of a one-chip microcomputer (hereinafter referred to as a microcomputer, integrated circuit device) 41 on which a clock signal output circuit 1 is mounted. The microcomputer 41 has a clock signal output circuit 1, an internal circuit 42, and an internal power supply generation circuit 43 mounted on a semiconductor substrate. The internal power supply generation circuit 43 is composed of, for example, a series regulator, etc., and receives, for example, 5V power supplied from the outside of the microcomputer 41 to generate, for example, 3.3V internal power supply. The circuit 42 is supplied.

そして、クロック信号出力回路１によって出力される逓倍クロック信号は、内部回路４２に供給される。内部回路４２は、具体的には図示しないが、例えばＣＰＵ及びその周辺回路（例えばメモリやゲートアレイ）などであり、前記クロック信号に同期して動作するロジック回路などを中心として構成されている。 The multiplied clock signal output by the clock signal output circuit 1 is supplied to the internal circuit 42. Although not specifically illustrated, the internal circuit 42 is, for example, a CPU and its peripheral circuits (for example, a memory and a gate array), and is configured around a logic circuit that operates in synchronization with the clock signal.

内部電源発生回路４３の電源出力端子に接続される電源配線４４と、クロック信号出力回路１の電源供給端子に接続される電源配線４５とは、マイコン４１の外部端子であるコンデンサ接続端子４６に共通に接続されている。そして、コンデンサ接続端子４６は、ノイズ除去用コンデンサ４７を介してグランドに接続されている。 The power supply wiring 44 connected to the power supply output terminal of the internal power supply generation circuit 43 and the power supply wiring 45 connected to the power supply terminal of the clock signal output circuit 1 are common to the capacitor connection terminal 46 which is an external terminal of the microcomputer 41. It is connected to the. The capacitor connection terminal 46 is connected to the ground via a noise removing capacitor 47.

尚、ノイズ除去用コンデンサ４７については１素子として図示しているが、実際には、０．１μＦ程度の容量と１０μＦ程度の容量を有する２つのコンデンサが並列に接続されている。前者は、主に高周波ノイズを除去する目的で設けられている。また、後者は、主に内部電源発生回路４３の発振防止用（電荷供給用）として設けられているもので、本発明特有の構成ではなく一般的な構成である。 Although the noise removing capacitor 47 is illustrated as one element, in practice, two capacitors having a capacity of about 0.1 μF and a capacity of about 10 μF are connected in parallel. The former is provided mainly for the purpose of removing high frequency noise. The latter is provided mainly for preventing oscillation (for supplying electric charges) of the internal power generation circuit 43 and is a general configuration rather than a configuration specific to the present invention.

一方、内部回路４２の電源供給端子に接続される電源配線４８は、マイコン４１の外部端子である外部電源供給端子４９に接続されている。尚、電源配線４４，４５，４８には、ボンディングワイヤやリードフレームも含んでいるものとする。また、電源配線４８には、コンデンサ４７よりも低容量であるノイズ除去用コンデンサ５０が接続されている。
このノイズ除去用コンデンサ５０は、内部回路４２についてノイズを除去する目的で設けられており、容量は例えば数ｎＦである。外部電源供給端子４９は、例えば、マイコン４１の製品出荷前にバーンインテストを実施する際に、内部回路４２に通常よりも高い電源電圧（例えば５Ｖ）を外部より直接供給する場合にも使用される。 On the other hand, the power supply wiring 48 connected to the power supply terminal of the internal circuit 42 is connected to an external power supply terminal 49 which is an external terminal of the microcomputer 41. The power supply wirings 44, 45, and 48 include bonding wires and lead frames. Further, a noise removing capacitor 50 having a lower capacity than the capacitor 47 is connected to the power supply wiring 48.
The noise removing capacitor 50 is provided for the purpose of removing noise from the internal circuit 42, and has a capacitance of, for example, several nF. The external power supply terminal 49 is also used when, for example, a power supply voltage (for example, 5 V) higher than usual is directly supplied from the outside to the internal circuit 42 when a burn-in test is performed before the product of the microcomputer 41 is shipped. .

従って、マイコン４１の通常動作時においては、マイコン４１が搭載される回路基板上に形成される配線パターン５１などによりコンデンサ接続端子４６と外部電源供給端子４９とを予め短絡しておき、内部電源発生回路４３が生成した内部電源を内部回路４２に対して供給することになる。 Therefore, during the normal operation of the microcomputer 41, the capacitor connection terminal 46 and the external power supply terminal 49 are short-circuited in advance by the wiring pattern 51 formed on the circuit board on which the microcomputer 41 is mounted to generate an internal power supply. The internal power generated by the circuit 43 is supplied to the internal circuit 42.

また、図４は、クロック信号出力回路１の内部における電源供給状態を概略的に示すものである。クロック信号出力回路１は、リングオシレータ６に電源を供給する端子ＶＤＤ１（第１電源供給端子）と、その他の回路部１ａに電源を供給する端子ＶＤＤ２（第２電源供給端子）とを分けている。そして、各電源供給端子ＶＤＤ１，ＶＤＤ２は、電源配線４５に対して夫々直接接続されており、リングオシレータ６と、その他の回路部１ａとの電源を分離するようにしている。この場合、共通インピーダンスが極力形成されないように配線することが好ましい。尚、その他の回路部１ａには、リングオシレータ６と共にＤＣＯ４を構成しているパルスセレクタやダウンカウンタ，タイミング制御部など（何れも図示せず）も含んでいる。 FIG. 4 schematically shows a power supply state in the clock signal output circuit 1. The clock signal output circuit 1 has a terminal VDD1 (first power supply terminal) that supplies power to the ring oscillator 6 and a terminal VDD2 (second power supply terminal) that supplies power to the other circuit unit 1a. . The power supply terminals VDD1 and VDD2 are directly connected to the power supply wiring 45, respectively, so as to separate the power supply for the ring oscillator 6 and the other circuit unit 1a. In this case, it is preferable to perform wiring so that the common impedance is not formed as much as possible. The other circuit unit 1 a includes a pulse selector, a down counter, a timing control unit, and the like (none of which are shown) that constitute the DCO 4 together with the ring oscillator 6.

次に、本実施例の作用について図５乃至図８も参照して説明する。マイコン４１の電源系を図１のようにレイアウトした場合、逓倍クロック信号に同期して内部回路４２が動作することで、電源配線４８に内部電源電圧を変動させるようなノイズが載ったとすると、そのノイズがクロック信号出力回路１の電源供給端子に至る伝搬経路は、外部電源供給端子４９，配線パターン５１，コンデンサ接続端子４６，電源配線４５を経由することになる。 Next, the operation of the present embodiment will be described with reference to FIGS. When the power supply system of the microcomputer 41 is laid out as shown in FIG. 1, if the internal circuit 42 operates in synchronism with the multiplied clock signal and noise that fluctuates the internal power supply voltage is placed on the power supply wiring 48, The propagation path for the noise to reach the power supply terminal of the clock signal output circuit 1 passes through the external power supply terminal 49, the wiring pattern 51, the capacitor connection terminal 46, and the power supply wiring 45.

この時、電源ノイズの低周波成分は、上記経路の配線が有している抵抗成分とコンデンサ４７とで形成されるローパスフィルタによって除去される。また、電源ノイズの高周波成分は、コンデンサ５０と上記経路の配線が有しているインダクタンス成分とによって除去される。従って、内部電源電圧の変動がクロック信号出力回路１側まで及ぶことは防止されるようになる。 At this time, the low-frequency component of the power supply noise is removed by a low-pass filter formed by the resistor component and the capacitor 47 that the wiring of the path has. Further, the high frequency component of the power supply noise is removed by the capacitor 50 and the inductance component possessed by the wiring of the path. Therefore, the fluctuation of the internal power supply voltage is prevented from reaching the clock signal output circuit 1 side.

ここで、内部電源電圧の変動を抑制することを目的とした場合には、以下のような構成を採用することも想定される。例えば、図６は、クロック信号出力回路１の電源供給端子（電源配線４５）を電源配線４８に接続した場合である。即ち、クロック信号出力回路１自体も動作することで内部電源電圧を変動する要因となるため、その影響が内部電源発生回路４３に及ぶのを回避することを意図した構成である。しかしながら、図６の構成では、後述するように、内部回路４２が動作することでクロック信号出力回路１が直接受ける影響の方が大きいことが判った。 Here, for the purpose of suppressing fluctuations in the internal power supply voltage, it is also assumed that the following configuration is adopted. For example, FIG. 6 shows a case where the power supply terminal (power supply wiring 45) of the clock signal output circuit 1 is connected to the power supply wiring 48. In other words, the clock signal output circuit 1 itself operates to cause the internal power supply voltage to fluctuate. Therefore, the configuration is intended to avoid the influence on the internal power supply generation circuit 43. However, in the configuration of FIG. 6, it was found that the clock signal output circuit 1 is directly affected by the operation of the internal circuit 42, as will be described later.

また、図７は、クロック信号出力回路１の専用電源として、内部電源発生回路４３をもう１つ設ける構成である。この場合、内部回路４２が動作することによる内部電源変動がクロック信号出力回路１に及ぶことはないが、チップ面積を余分に必要とすることになるため好ましくはない。加えて、図８は、クロック信号出力回路１専用の外部電源供給端子を設ける構成であるが、外部端子を更に余分に設けることは、やはりチップサイズの大型化に繋がってしまう。 FIG. 7 shows a configuration in which another internal power generation circuit 43 is provided as a dedicated power source for the clock signal output circuit 1. In this case, the fluctuation of the internal power supply due to the operation of the internal circuit 42 does not reach the clock signal output circuit 1, but it is not preferable because it requires an extra chip area. In addition, FIG. 8 shows a configuration in which an external power supply terminal dedicated to the clock signal output circuit 1 is provided. However, providing an extra external terminal leads to an increase in chip size.

そして、図５は、本実施例における図１の構成と上記図６の構成とについて、内部回路４２が動作した場合に、クロック信号出力回路１側に伝搬するノイズの周波数成分をシミュレーションした結果の一例である。横軸はＬＯＧスケールで示す周波数であり、縦軸は規格化した電圧変動レベルである。
図６に示す構成では（破線）、１０ＭＨｚ程度の帯域までの電圧変動成分がクロック信号出力回路１側に伝搬している。１０ＭＨｚを超える変動成分については、内部コンデンサ５０のノイズ除去作用で除去されているものと考えられる。即ち、通常チップの内部に形成されるコンデンサの容量は、上述したように数ｎＦ程度から最大でも数１０ｎＦ程度であるから、図６に示す構成において１０ＭＨｚ以下の変動成分を除去することは極めて困難である。 FIG. 5 shows the result of simulating the frequency component of noise propagating to the clock signal output circuit 1 side when the internal circuit 42 operates in the configuration of FIG. 1 and the configuration of FIG. It is an example. The horizontal axis is the frequency shown on the LOG scale, and the vertical axis is the standardized voltage fluctuation level.
In the configuration shown in FIG. 6 (broken line), voltage fluctuation components up to a band of about 10 MHz propagate to the clock signal output circuit 1 side. It is considered that the fluctuation component exceeding 10 MHz is removed by the noise removing action of the internal capacitor 50. That is, the capacitance of the capacitor normally formed in the chip is about several nF to about several tens of nF at the maximum as described above. Therefore, it is extremely difficult to remove the fluctuation component of 10 MHz or less in the configuration shown in FIG. It is.

これに対して、本実施例の構成では（実線）、内部回路４２とクロック信号出力回路１の間には、チップ内部のコンデンサ５０に加えて、電源配線４８，配線パターン５１，コンデンサ４７，電源配線４５が存在している。その結果、コンデンサ４７の容量並びに各配線の抵抗成分が加わることで時定数がより大きくなり、１ｋＨｚ以上の変動成分が除去されていると考えられる。即ち、遮断周波数が１ｋＨｚとなるローパスフィルタ効果は、主に電源配線４８の抵抗分及びコンデンサ４７の時定数によるものと考えられ、１０ＭＨｚ付近における減衰は、主にコンデンサ５０及び外部配線パターン５１等のインダクタンス成分によるものと考えられる。 On the other hand, in the configuration of the present embodiment (solid line), in addition to the capacitor 50 in the chip, the power supply wiring 48, the wiring pattern 51, the capacitor 47, and the power supply are provided between the internal circuit 42 and the clock signal output circuit 1. A wiring 45 exists. As a result, it is considered that the time constant is increased by adding the capacitance of the capacitor 47 and the resistance component of each wiring, and the fluctuation component of 1 kHz or more is removed. That is, the low-pass filter effect with a cutoff frequency of 1 kHz is considered to be mainly due to the resistance of the power supply wiring 48 and the time constant of the capacitor 47. The attenuation in the vicinity of 10 MHz is mainly caused by the capacitor 50, the external wiring pattern 51, and the like. This is thought to be due to the inductance component.

更に、クロック信号出力回路１側には内部電源発生回路４３が存在している。内部電源発生回路４３を構成する回路定数による応答周波数は、一般に数１００ｋＨｚ〜数ＭＨｚ程度であるため、１ｋＨｚ以下の帯域については内部電源発生回路４３によってカバーされていると想定される。
尚、内部電源発生回路４３から見た場合には、クロック信号出力回路１自体も電源変動を発生させる要因の１つであるが、最終的にクロック信号出力回路１における発振動作を安定させることを目的とした場合には、図６に示す構成に比較して、図１に示す構成の方が、トータルバランスがより良好になっていると考えられる。 Furthermore, an internal power generation circuit 43 exists on the clock signal output circuit 1 side. Since the response frequency by the circuit constants constituting the internal power generation circuit 43 is generally about several hundred kHz to several MHz, it is assumed that the band of 1 kHz or less is covered by the internal power generation circuit 43.
When viewed from the internal power supply generation circuit 43, the clock signal output circuit 1 itself is one of the factors that cause power supply fluctuations. However, the oscillation operation in the clock signal output circuit 1 is finally stabilized. In the case of the purpose, it is considered that the total balance is better in the configuration shown in FIG. 1 than in the configuration shown in FIG.

以上のように本実施例によれば、内部電源生成回路４３によって生成された内部電源を、電源配線４４，コンデンサ接続端子４６，外部配線パターン５１，外部電源供給端子４９，電源配線４８を経由して内部回路４２に供給し、クロック信号出力回路１に対しては、電源配線４５をコンデンサ接続端子４６に接続することで供給するようにした。
従って、チップサイズを大きくしたり外付け部品を追加することなしに、内部回路４２が動作することで内部電源が変動して電源配線４８にノイズが載った場合でも、上記供給経路及び当該経路に接続されているコンデンサ４７及び５０により付与される時定数によりノイズを除去して、その影響がクロック信号出力回路１に及ぶことを極力抑制することができ、リングオシレータ６の発振動作を安定させて逓倍クロック信号の周波数をより安定させることが可能となる。 As described above, according to the present embodiment, the internal power generated by the internal power generation circuit 43 is passed through the power wiring 44, the capacitor connection terminal 46, the external wiring pattern 51, the external power supply terminal 49, and the power wiring 48. The power supply wiring 45 is connected to the capacitor connection terminal 46 to supply the clock signal output circuit 1 to the internal circuit 42.
Therefore, even when the internal power supply fluctuates due to the operation of the internal circuit 42 without increasing the chip size or adding external parts, and noise is placed on the power supply wiring 48, the supply path and the path are not affected. Noise can be removed by the time constant provided by the connected capacitors 47 and 50, and the influence of the noise on the clock signal output circuit 1 can be suppressed as much as possible, and the oscillation operation of the ring oscillator 6 can be stabilized. It becomes possible to stabilize the frequency of the multiplied clock signal.

また、クロック信号出力回路１を構成する全ての回路に一括して内部電源を供給するので、リングオシレータ６とその他の回路とに供給される電源電圧が同じレベルとなり、クロック信号出力回路１の動作をより安定化させることができる。そして、外部電源供給端子４９を設けて、コンデンサ接続端子４６との間を外部配線パターン５１により接続するようにしたので、マイコン４１のバーンインテストを行う場合には、外部より過電圧を直接印加することができる。 In addition, since internal power is supplied to all the circuits constituting the clock signal output circuit 1 at once, the power supply voltages supplied to the ring oscillator 6 and other circuits are at the same level, and the operation of the clock signal output circuit 1 is performed. Can be further stabilized. Since the external power supply terminal 49 is provided and the capacitor connection terminal 46 is connected by the external wiring pattern 51, when performing a burn-in test of the microcomputer 41, an overvoltage is directly applied from the outside. Can do.

また、リングオシレータ６とその他の回路部１ａに対して、夫々第１，第２電源供給端子ＶＤＤ１，ＶＤＤ２を電源配線４５に直接接続して内部電源の供給を行ったので、クロック信号出力回路１の内部においても、リングオシレータ６とその他の回路部１ａとが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。
更に、コンデンサ４７を、コンデンサ接続端子４６と外部電源端子４９とマイコン４１の外部で接続する配線パターン５１に接続したので、コンデンサ４７が、マイコン４１の内部の電源配線に対してコンデンサ接続端子４６の一点で接続される場合に比較して、ノイズ除去用コンデンサとしての機能をより有効に作用させることができる。 In addition, the first and second power supply terminals VDD1 and VDD2 are directly connected to the power supply wiring 45 to supply the internal power to the ring oscillator 6 and the other circuit unit 1a. Also, the ring oscillator 6 and the other circuit unit 1a operate in the inside of each other, so that it is possible to avoid affecting each other through the power supply wiring.
Further, since the capacitor 47 is connected to the capacitor connection terminal 46, the external power supply terminal 49, and the wiring pattern 51 connected outside the microcomputer 41, the capacitor 47 is connected to the power supply wiring inside the microcomputer 41. Compared with the case of connection at a single point, the function as a noise removing capacitor can be more effectively operated.

即ち、内部回路４２の電源配線４８がコンデンサ接続端子４６に直接接続される場合を想定すると、コンデンサ４７は、マイコン４１のチップ内部における電源配線４８，４５の経路に点として接続されるのではなく、実際には、前記経路にチップ内部のリードフレームなどの配線を介して接続されることになる。
この場合、電源電流が直接流れている経路にコンデンサ４７が接続されているとは言えず、ノイズ除去用コンデンサとしての作用が若干弱くなる。これに対して、外部電源供給端子４９を設けてコンデンサ接続端子４６との間に外部配線パターン５１を接続すれば、その配線パターン５１には内部電源電流が流れるので、ノイズ除去用コンデンサとしての機能がより有効に作用する。 That is, assuming that the power supply wiring 48 of the internal circuit 42 is directly connected to the capacitor connection terminal 46, the capacitor 47 is not connected as a point to the path of the power supply wiring 48, 45 inside the chip of the microcomputer 41. Actually, it is connected to the path via wiring such as a lead frame inside the chip.
In this case, it cannot be said that the capacitor 47 is connected to the path through which the power supply current flows directly, and the function as a noise removing capacitor is slightly weakened. In contrast, if the external power supply terminal 49 is provided and the external wiring pattern 51 is connected to the capacitor connection terminal 46, the internal power supply current flows through the wiring pattern 51, so that it functions as a noise removing capacitor. Works more effectively.

（第２実施例）
図９は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例のマイコン（集積回路装置）５２は、クロック信号出力回路１の電源配線４５を、内部電源生成回路４３の電源出力端子の近傍に接続したものであり、その他の構成は第１実施例と同様である。 (Second embodiment)
FIG. 9 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. The microcomputer (integrated circuit device) 52 of the second embodiment is such that the power supply wiring 45 of the clock signal output circuit 1 is connected in the vicinity of the power supply output terminal of the internal power supply generation circuit 43, and other configurations are the first embodiment. Similar to the example.

以上のように構成した第２実施例によれば、クロック信号出力回路１から見た場合に、コンデンサ接続端子４６から電源配線４４及び４５の接続点までの配線インピーダンスがより大きくなるので、ローパスフィルタ効果がより強くなり、内部回路４２の動作による電源電圧変動を一層抑圧することができる。 According to the second embodiment configured as described above, when viewed from the clock signal output circuit 1, the wiring impedance from the capacitor connection terminal 46 to the connection point of the power supply wirings 44 and 45 becomes larger. The effect becomes stronger, and the power supply voltage fluctuation due to the operation of the internal circuit 42 can be further suppressed.

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
クロック信号出力回路１の電源給端子を１本化して、全ての内部回路に対して電源を一括で供給するようにしても良い。また、少なくともリングオシレータ６について、コンデンサ接続端子４８を経由する前に内部電源を供給するように構成すれば、内部電源電圧の変動がリングオシレータ６に及ぶことを防止できる。
更に、クロック信号出力回路１に対する電源供給は、内部電源発生回路４３の電源出力端子とコンデンサ接続端子４８との間であれば何処で行っても良い。 The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
The power supply terminal of the clock signal output circuit 1 may be integrated to supply power to all internal circuits at once. Further, if at least the ring oscillator 6 is configured to supply the internal power before passing through the capacitor connection terminal 48, the fluctuation of the internal power supply voltage can be prevented from reaching the ring oscillator 6.
Further, the power supply to the clock signal output circuit 1 may be performed anywhere between the power output terminal of the internal power generation circuit 43 and the capacitor connection terminal 48.

第２実施例において、電源配線４４にダンピング抵抗を挿入すれば、ローパスフィルタの効果を更に強めることができる。
また、電源配線４４にもノイズ除去用コンデンサを接続すれば、クロック信号出力回路１が動作することによる影響が、内部電源生成回路４３側に及ぶことを防止する効果がある。 In the second embodiment, if a damping resistor is inserted into the power supply wiring 44, the effect of the low-pass filter can be further enhanced.
Further, if a noise removing capacitor is also connected to the power supply wiring 44, there is an effect of preventing the influence of the operation of the clock signal output circuit 1 from reaching the internal power supply generation circuit 43 side.

コンデンサ５０は、必要に応じて配置すれば良い。
マイクロコンピュータに限ることなく、ＤＳＰやＤＭＡコントローラなど、クロック同期で動作する内部回路を備えてなる集積回路装置であれば適用することが可能である。 Capacitor 50 may be arranged if necessary.
The present invention is not limited to a microcomputer, and can be applied to any integrated circuit device including an internal circuit that operates in clock synchronization, such as a DSP or a DMA controller.

本発明の第１実施例であり、ワンチップマイクロコンピュータの構成を概略的に示す図FIG. 1 is a diagram schematically illustrating a configuration of a one-chip microcomputer according to a first embodiment of the present invention. クロック信号出力回路の概略構成を示す機能ブロック図Functional block diagram showing schematic configuration of clock signal output circuit リングオシレータの構成を示す図Diagram showing the configuration of the ring oscillator クロック信号出力回路の内部における電源供給状態を概略的に示す図The figure which shows schematically the power supply state in the inside of a clock signal output circuit 図１の構成と図６の構成とについて、クロック信号出力回路側に伝搬するノイズの周波数成分をシミュレーションした結果の一例を示す図The figure which shows an example of the result of having simulated the frequency component of the noise which propagates to the clock signal output circuit side about the structure of FIG. 1 and the structure of FIG. 本実施例の構成以下外に、内部電源電圧の変動抑制を目的として想定される構成例を示す図１相当図（その１）In addition to the configuration of the present embodiment, a configuration example assumed for the purpose of suppressing fluctuations in the internal power supply voltage is shown in FIG. 図６相当図（その２）Figure 6 equivalent (part 2) 図６相当図（その３）Figure 6 equivalent (part 3) 本発明の第２実施例を示す図１相当図FIG. 1 equivalent view showing a second embodiment of the present invention.

符号の説明Explanation of symbols

図面中、１はクロック信号出力回路（クロック信号出力回路）、６はリングオシレータ、４１はワンチップマイクロコンピュータ（集積回路装置）、４２は内部回路、４３は内部電源発生回路、４４，４５は電源配線、４６はコンデンサ接続端子、４７はノイズ除去用コンデンサ、４８は電源配線、４９は外部電源供給端子、５０はノイズ除去用コンデンサ、５１は外部配線パターン、５２はワンチップマイクロコンピュータ（集積回路装置）を示す。 In the drawings, 1 is a clock signal output circuit (clock signal output circuit), 6 is a ring oscillator, 41 is a one-chip microcomputer (integrated circuit device), 42 is an internal circuit, 43 is an internal power generation circuit, and 44 and 45 are power supplies. Wiring, 46 is a capacitor connection terminal, 47 is a noise removing capacitor, 48 is a power supply wiring, 49 is an external power supply terminal, 50 is a noise removing capacitor, 51 is an external wiring pattern, 52 is a one-chip microcomputer (integrated circuit device) ).

Claims

複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、
前記逓倍クロック信号が供給されて動作する内部回路と、
外部より供給される電源に基づいて前記電源電圧を降圧して安定化させた内部電源を生成し、前記クロック信号出力回路及び前記内部回路に供給する内部電源生成回路とを、同一の半導体基板上に形成してなる集積回路装置において、
前記内部電源の配線にノイズ除去用コンデンサを外付けするためのコンデンサ接続端子と、
外部端子として、外部電源供給端子とを備え、
前記クロック信号出力回路に対しては、少なくとも前記リングオシレータについて、前記内部電源生成回路の電源出力端子と前記コンデンサ接続端子との間で前記内部電源を供給し、
前記内部回路の電源供給端子を、前記外部電源供給端子に接続し、
前記内部回路に対しては、外部において前記コンデンサ接続端子と前記外部電源供給端子とを接続することで前記内部電源を供給するように構成したことを特徴とする集積回路装置。 A ring oscillator configured by connecting a plurality of delay gates in a ring shape, and a multiplied clock signal obtained by multiplying the frequency of the reference clock signal by a digital PLL operation based on the clock signal generated by the ring oscillator. A clock signal output circuit for generating and outputting; and
An internal circuit that operates when supplied with the multiplied clock signal;
An internal power supply that generates a stabilized internal power supply by stepping down the power supply voltage based on an externally supplied power supply, and supplies the clock signal output circuit and the internal power supply circuit to the internal circuit on the same semiconductor substrate. In an integrated circuit device formed in
A capacitor connection terminal for externally attaching a noise removing capacitor to the internal power supply wiring;
As an external terminal, it has an external power supply terminal,
For the clock signal output circuit, at least for the ring oscillator, supply the internal power between the power output terminal of the internal power generation circuit and the capacitor connection terminal,
The power supply terminals of said internal circuit, and connected to the external power supply terminal,
An integrated circuit device configured to supply the internal power to the internal circuit by connecting the capacitor connection terminal and the external power supply terminal externally.

前記クロック信号出力回路を構成する全ての回路部に対して、前記内部電源生成回路の電源出力端子と前記コンデンサ接続端子との間で前記内部電源を供給することを特徴とする請求項１記載の集積回路装置。 2. The internal power supply is supplied between a power output terminal of the internal power generation circuit and the capacitor connection terminal to all circuit units constituting the clock signal output circuit. Integrated circuit device.

前記クロック信号出力回路は、前記リングオシレータに電源を供給するための第１電源供給端子と、その他の回路部に電源を供給するための第２電源供給端子とを備え、
前記第１，第２電源供給端子は、前記内部電源の配線に対して夫々直接接続されていることを特徴とする請求項２記載の集積回路装置。 The clock signal output circuit includes a first power supply terminal for supplying power to the ring oscillator, and a second power supply terminal for supplying power to other circuit units,
3. The integrated circuit device according to claim 2, wherein the first and second power supply terminals are directly connected to the wiring of the internal power supply.

前記内部回路の電源供給端子に、内部でノイズ除去用コンデンサを接続したことを特徴とする請求項１乃至３の何れかに記載の集積回路装置。 4. The integrated circuit device according to claim 1, wherein a noise removing capacitor is internally connected to a power supply terminal of the internal circuit.

前記内部電源生成回路の電源出力端子の近傍に、前記クロック信号出力回路の電源供給端子を接続したことを特徴とする請求項１乃至４の何れかに記載の集積回路装置。 5. The integrated circuit device according to claim 1, wherein a power supply terminal of the clock signal output circuit is connected in the vicinity of a power supply output terminal of the internal power generation circuit.