JP4576862B2 - Integrated circuit device - Google Patents
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Description
本発明は、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なPLL(Phase Locked Loop)動作により逓倍した逓倍クロック信号を生成して出力する、クロック信号出力回路を備えた集積回路装置に関する。 The present invention includes a clock signal output circuit that generates and outputs a multiplied clock signal obtained by multiplying the frequency of a reference clock signal by a digital PLL (Phase Locked Loop) operation based on a clock signal generated by a ring oscillator. The present invention relates to an integrated circuit device.
近年、マイクロコンピュータなどの集積回路装置においては動作クロック周波数が上昇しているため、集積回路装置にPLL回路を利用して構成されるクロック逓倍回路を内蔵しておき、外部より供給されるクロック信号を内部で逓倍してCPUなどに供給する構成を採用するものが多い。また、そのようなクロック逓倍回路には、リングオシレータを用いてデジタル的なPLL(デジタルPLL,DPLL)動作により逓倍クロック信号を生成して出力するように構成されるものがある。 2. Description of the Related Art In recent years, since an operation clock frequency has increased in an integrated circuit device such as a microcomputer, a clock signal supplied from outside is provided in the integrated circuit device by incorporating a clock multiplier circuit configured using a PLL circuit. In many cases, a configuration is employed in which the frequency is internally multiplied and supplied to the CPU. Some of such clock multiplication circuits are configured to generate and output a multiplied clock signal by a digital PLL (digital PLL, DPLL) operation using a ring oscillator.
リングオシレータは、複数個の遅延ゲート(例えばNOTゲート)をリング状に接続して構成され、デジタル的な発振動作により高速なクロック信号を発生させるものである。ところが、NOTゲートなどは供給される電源電圧に応じてゲート遅延時間が変化するため、電源電圧が変動すると逓倍回路より出力される逓倍クロック信号の周波数も変動してしまう(ジッタの発生)。 The ring oscillator is configured by connecting a plurality of delay gates (for example, NOT gates) in a ring shape, and generates a high-speed clock signal by a digital oscillation operation. However, since the gate delay time of a NOT gate or the like changes depending on the supplied power supply voltage, the frequency of the multiplied clock signal output from the multiplier circuit also changes (occurrence of jitter) when the power supply voltage changes.
このため、上記構成の逓倍回路を用いる場合は、集積回路装置にシリーズレギュレータなどで構成される内部電源発生回路を内蔵しておき、外部より供給される電源電圧が変動した場合でも、安定した電圧をクロック逓倍回路やその他の内部回路などに供給するようにしている。 For this reason, when using the multiplier circuit having the above configuration, an internal power generation circuit configured by a series regulator or the like is built in the integrated circuit device so that a stable voltage can be obtained even when the power supply voltage supplied from the outside fluctuates. Is supplied to a clock multiplier circuit and other internal circuits.
更にクロック逓倍回路の発振動作を安定化させる技術として、例えば、特許文献1には、内部電源発生回路により生成された内部電圧を動作電源とし、外部供給される基準クロック信号をもとに中間クロック信号を生成する第1PLLモジュールと、外部電源を動作電源とし、前記中間クロック信号もとに内部クロック信号を生成する第2PLLモジュールとを備えて構成したPLL回路が開示されている。
Further, as a technique for stabilizing the oscillation operation of the clock multiplication circuit, for example, in
また、特許文献2には、位相比較器と、この位相比較器の出力信号に応じたレベルの信号を形成する第1回路と、この第1回路の出力レベルに応じた周波数のクロック信号を生成する第2回路とを備えてPLL回路を構成し、第1回路の電源端子と第2回路の電源端子との間にローパスフィルタを介在させ、第2回路で生じたノイズが電源ラインを介して第1回路へ伝達されるのを阻止し、PLL回路におけるジッタの低減を達成する技術が開示されている。
ところで、逓倍クロック信号が供給されて動作する、デジタル回路などのような集積回路の内部回路においては、クロック同期で動作する回路部分の動作状況に応じて消費電流が変化する。従って、内部電源発生回路によって安定化させた内部電源を逓倍回路と内部回路との双方に供給する場合には、内部回路側の動作状況によって内部電源電圧が変動してしまうという問題がある。しかしながら、特許文献1,2に開示されている技術は、そのような問題については全く考慮されておらず、内部電源電圧の変動に基づくジッタの発生を回避することはできない。
By the way, in an internal circuit of an integrated circuit such as a digital circuit that operates by being supplied with a multiplied clock signal, the current consumption varies depending on the operation state of a circuit portion that operates in clock synchronization. Therefore, when the internal power supply stabilized by the internal power generation circuit is supplied to both the multiplier circuit and the internal circuit, there is a problem that the internal power supply voltage fluctuates depending on the operation state on the internal circuit side. However, the techniques disclosed in
本発明は上記事情に鑑みてなされたものであり、その目的は、内部回路が動作することによる影響が、クロック信号出力回路に及ぶことを回避できる集積回路装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an integrated circuit device that can prevent the influence of the operation of the internal circuit from affecting the clock signal output circuit.
請求項1記載の集積回路装置によれば、内部電源生成回路によって生成された内部電源を、クロック信号出力回路に対しては、少なくともリングオシレータについて、内部電源生成回路の電源出力端子とコンデンサ接続端子との間で供給し、内部回路に対しては、外部においてコンデンサ接続端子と外部電源供給端子とを接続して供給する。
斯様に構成すれば、内部回路が動作することで内部電源が変動して電源配線にノイズが載った場合でも、そのノイズは、電源配線の抵抗成分とノイズ除去用コンデンサとで形成されるローパスフィルタによって除去される。従って、内部電源電圧が変動した影響がクロック信号出力回路を構成するリングオシレータに及ぶことを防止でき、リングオシレータの発振動作を安定化させて逓倍クロック信号の周波数をより安定させることが可能となる。
そして、集積回路装置の外部においてコンデンサ接続端子と外部電源供給端子とを、例えば集積回路装置が搭載される回路基板上の(外部)配線パターンなどで接続すれば、内部回路に対する電源供給経路は、
内部電源生成回路→コンデンサ接続端子→外部配線パターン→
外部電源供給端子→内部回路
となって、外付けのノイズ除去用コンデンサは電源電流が流れる外部配線パターンに接続されることになる。従って、集積回路装置内部の電源配線に対してコンデンサ接続端子の一点で接続される場合に比較して、外付けコンデンサのノイズ除去機能をより有効に作用させることができる。
According to the integrated circuit device of
With this configuration, even when the internal power supply fluctuates due to the operation of the internal circuit and noise is placed on the power supply wiring, the noise is a low-pass formed by the resistance component of the power supply wiring and the noise removing capacitor. Removed by filter. Therefore, it is possible to prevent the fluctuation of the internal power supply voltage from affecting the ring oscillator constituting the clock signal output circuit, and it is possible to stabilize the frequency of the multiplied clock signal by stabilizing the oscillation operation of the ring oscillator. .
Then, if the capacitor connection terminal and the external power supply terminal are connected outside the integrated circuit device by, for example, an (external) wiring pattern on the circuit board on which the integrated circuit device is mounted, the power supply path to the internal circuit is
Internal power generation circuit → capacitor connection terminal → external wiring pattern →
From the external power supply terminal to the internal circuit, the external noise removing capacitor is connected to the external wiring pattern through which the power supply current flows. Therefore, the noise removal function of the external capacitor can be more effectively operated as compared with the case where the capacitor connection terminal is connected to the power supply wiring inside the integrated circuit device.
請求項2記載の集積回路装置によれば、クロック信号出力回路を構成する全ての回路部に対して、内部電源生成回路の電源出力端子とコンデンサ接続端子との間で内部電源を供給する。斯様に構成すれば、リングオシレータとその他の回路とに供給される電源電圧が、配線インピーダンスの影響によって異なってしまうことを防止でき、クロック信号出力回路の動作をより安定化させることができる。 According to the integrated circuit device of the second aspect, the internal power supply is supplied between the power supply output terminal and the capacitor connection terminal of the internal power supply generation circuit to all the circuit units constituting the clock signal output circuit. With this configuration, it is possible to prevent the power supply voltages supplied to the ring oscillator and other circuits from being different due to the influence of the wiring impedance, and the operation of the clock signal output circuit can be further stabilized.
請求項3記載の集積回路装置によれば、クロック信号出力回路を構成するリングオシレータとその他の回路部に対しては、夫々第1,第2電源供給端子が内部電源配線に直接接続されることで内部電源の供給が行われる。従って、クロック信号出力回路の内部においても、リングオシレータとその他の回路部とが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。 According to the integrated circuit device of the third aspect, the first and second power supply terminals are directly connected to the internal power supply wirings for the ring oscillator and the other circuit units constituting the clock signal output circuit, respectively. Then, the internal power supply is performed. Therefore, even within the clock signal output circuit, the ring oscillator and the other circuit units operate to avoid affecting each other via the power supply wiring.
請求項4記載の集積回路装置によれば、比較的周波数が高い領域のノイズ成分を、内部回路の電源供給端子に内部で接続されるノイズ除去用コンデンサと電源配線のインダクタンス成分とによって除去することができる。従って、内部電源配線のノイズレベルを更に低減することが可能となる。 According to the integrated circuit device according to claim 4, wherein, relatively frequency noise components of the high areas are removed by the inductance component of the noise removal capacitor and the power supply wiring that will be internally connected to the power supply terminal of the internal circuit be able to. Therefore, the noise level of the internal power supply wiring can be further reduced.
請求項5記載の集積回路装置によれば、内部電源生成回路の電源出力端子の近傍に、クロック信号出力回路の電源供給端子を接続するので、前記電源供給端子とコンデンサ接続端子との電源配線がより長くなる。従って、電源配線の抵抗成分がより大きくなるので、その抵抗成分によって内部回路側より伝搬するノイズのレベルをより大きく減衰させることができる。 According to the integrated circuit device of the fifth aspect , since the power supply terminal of the clock signal output circuit is connected in the vicinity of the power supply output terminal of the internal power generation circuit, the power supply wiring between the power supply terminal and the capacitor connection terminal is provided. It will be longer. Therefore, since the resistance component of the power supply wiring becomes larger, the level of noise propagating from the internal circuit side can be further attenuated by the resistance component.
(第1実施例)
以下、本発明の第1実施例について図1乃至図8を参照して説明する。図2は、DPLLで構成されるクロック信号出力回路1の概略構成を示す機能ブロック図である(尚、詳細な構成については、特開平8−265111号公報又は特開2000−357947を参照)。制御回路2には、発振回路3より出力される基準クロック信号PREF が与えられている。制御回路2は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をDCO(Digital Controlled Oscillator)4及びカウンタ・データラッチ回路5に出力するようになっている。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a functional block diagram showing a schematic configuration of the clock
DCO4は、内部にリングオシレータ6を備えている。リングオシレータ6は、例えば図3に示すように、遅延ゲートとして2個の2入力NANDゲート7,8と、30個のINV(インバータ)ゲート9〜38(但し、10〜24,26〜37については符号の図示を省略)を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、NANDゲート7の一方の入力端子はNANDゲート8の出力端子に接続され、他方の入力端子には外部からのモード制御信号PAが与えられるようになっている。
The DCO 4 includes a
また、NANDゲート8の一方の入力端子はINVゲート38の出力端子に接続され、他方の入力端子はINVゲート25の出力端子に接続されている。そして、NANDゲート7から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号R1〜R16が出力されるようになっている。
One input terminal of the NAND gate 8 is connected to the output terminal of the
再び、図2を参照して、カウンタ・データラッチ回路5には、制御回路2より出力される制御タイミング信号UCE及びCLRが与えられるようになっている。これらの制御タイミング信号UCE及びCLRは、基準クロック信号PREF 1周期に相当するパルス幅を有しており、制御回路2におけるシーケンス制御周期の第3及び第7周期に夫々出力される信号である。
Referring to FIG. 2 again, the counter /
また、カウンタ・データラッチ回路5には、リングオシレータ6より出力されるクロック信号R13がRCKとして与えられ、そのクロック信号RCKによって内部のアップカウンタ(例えば16ビット)によるカウント動作を行う。そして、カウンタ・データラッチ回路5は、制御タイミング信号UCEが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号PREF 1周期に相当する時間をクロック信号RCKによってカウントする。
The counter /
そのカウントデータは、制御回路2よりシーケンス制御周期の第5周期で出力される制御タイミング信号DLSが、DCO4を介して与えられるラッチ信号DLCのタイミングでラッチされ、第7周期で制御タイミング信号CLRが出力されるとラッチされたデータはクリアされる。
カウンタ・データラッチ回路5は、カウントした16ビットのデータDT16〜DT1を、外部のCPU(図示せず)により与えられる逓倍数設定データDVの値例えば“6”に応じて6ビット右シフトし、そのシフト後のデータの12ビットをラッチする。そして、ラッチされた12ビットのデータは、CD12〜CD1としてDCO4に出力される。DCO4が出力する逓倍クロック信号POUT ′は、デューティ比を調整するための分周回路39を介して2分周されて、逓倍クロック信号POUT として出力される。
As for the count data, the control timing signal DLS output from the
The counter /
図1は、クロック信号出力回路1を搭載したワンチップマイクロコンピュータ(以下、マイコンと称す,集積回路装置)41の構成を概略的に示すものである。マイコン41は、半導体基板上に、クロック信号出力回路1,内部回路42,内部電源発生回路43を搭載したものである。内部電源発生回路43は、例えばシリーズレギュレータなどで構成されており、マイコン41の外部より供給される例えば5Vの電源を受けて例えば3.3Vの内部電源を生成し、クロック信号出力回路1及び内部回路42に供給するようになっている。
FIG. 1 schematically shows a configuration of a one-chip microcomputer (hereinafter referred to as a microcomputer, integrated circuit device) 41 on which a clock
そして、クロック信号出力回路1によって出力される逓倍クロック信号は、内部回路42に供給される。内部回路42は、具体的には図示しないが、例えばCPU及びその周辺回路(例えばメモリやゲートアレイ)などであり、前記クロック信号に同期して動作するロジック回路などを中心として構成されている。
The multiplied clock signal output by the clock
内部電源発生回路43の電源出力端子に接続される電源配線44と、クロック信号出力回路1の電源供給端子に接続される電源配線45とは、マイコン41の外部端子であるコンデンサ接続端子46に共通に接続されている。そして、コンデンサ接続端子46は、ノイズ除去用コンデンサ47を介してグランドに接続されている。
The
尚、ノイズ除去用コンデンサ47については1素子として図示しているが、実際には、0.1μF程度の容量と10μF程度の容量を有する2つのコンデンサが並列に接続されている。前者は、主に高周波ノイズを除去する目的で設けられている。また、後者は、主に内部電源発生回路43の発振防止用(電荷供給用)として設けられているもので、本発明特有の構成ではなく一般的な構成である。
Although the
一方、内部回路42の電源供給端子に接続される電源配線48は、マイコン41の外部端子である外部電源供給端子49に接続されている。尚、電源配線44,45,48には、ボンディングワイヤやリードフレームも含んでいるものとする。また、電源配線48には、コンデンサ47よりも低容量であるノイズ除去用コンデンサ50が接続されている。
このノイズ除去用コンデンサ50は、内部回路42についてノイズを除去する目的で設けられており、容量は例えば数nFである。外部電源供給端子49は、例えば、マイコン41の製品出荷前にバーンインテストを実施する際に、内部回路42に通常よりも高い電源電圧(例えば5V)を外部より直接供給する場合にも使用される。
On the other hand, the
The
従って、マイコン41の通常動作時においては、マイコン41が搭載される回路基板上に形成される配線パターン51などによりコンデンサ接続端子46と外部電源供給端子49とを予め短絡しておき、内部電源発生回路43が生成した内部電源を内部回路42に対して供給することになる。
Therefore, during the normal operation of the
また、図4は、クロック信号出力回路1の内部における電源供給状態を概略的に示すものである。クロック信号出力回路1は、リングオシレータ6に電源を供給する端子VDD1(第1電源供給端子)と、その他の回路部1aに電源を供給する端子VDD2(第2電源供給端子)とを分けている。そして、各電源供給端子VDD1,VDD2は、電源配線45に対して夫々直接接続されており、リングオシレータ6と、その他の回路部1aとの電源を分離するようにしている。この場合、共通インピーダンスが極力形成されないように配線することが好ましい。尚、その他の回路部1aには、リングオシレータ6と共にDCO4を構成しているパルスセレクタやダウンカウンタ,タイミング制御部など(何れも図示せず)も含んでいる。
FIG. 4 schematically shows a power supply state in the clock
次に、本実施例の作用について図5乃至図8も参照して説明する。マイコン41の電源系を図1のようにレイアウトした場合、逓倍クロック信号に同期して内部回路42が動作することで、電源配線48に内部電源電圧を変動させるようなノイズが載ったとすると、そのノイズがクロック信号出力回路1の電源供給端子に至る伝搬経路は、外部電源供給端子49,配線パターン51,コンデンサ接続端子46,電源配線45を経由することになる。
Next, the operation of the present embodiment will be described with reference to FIGS. When the power supply system of the
この時、電源ノイズの低周波成分は、上記経路の配線が有している抵抗成分とコンデンサ47とで形成されるローパスフィルタによって除去される。また、電源ノイズの高周波成分は、コンデンサ50と上記経路の配線が有しているインダクタンス成分とによって除去される。従って、内部電源電圧の変動がクロック信号出力回路1側まで及ぶことは防止されるようになる。
At this time, the low-frequency component of the power supply noise is removed by a low-pass filter formed by the resistor component and the
ここで、内部電源電圧の変動を抑制することを目的とした場合には、以下のような構成を採用することも想定される。例えば、図6は、クロック信号出力回路1の電源供給端子(電源配線45)を電源配線48に接続した場合である。即ち、クロック信号出力回路1自体も動作することで内部電源電圧を変動する要因となるため、その影響が内部電源発生回路43に及ぶのを回避することを意図した構成である。しかしながら、図6の構成では、後述するように、内部回路42が動作することでクロック信号出力回路1が直接受ける影響の方が大きいことが判った。
Here, for the purpose of suppressing fluctuations in the internal power supply voltage, it is also assumed that the following configuration is adopted. For example, FIG. 6 shows a case where the power supply terminal (power supply wiring 45) of the clock
また、図7は、クロック信号出力回路1の専用電源として、内部電源発生回路43をもう1つ設ける構成である。この場合、内部回路42が動作することによる内部電源変動がクロック信号出力回路1に及ぶことはないが、チップ面積を余分に必要とすることになるため好ましくはない。加えて、図8は、クロック信号出力回路1専用の外部電源供給端子を設ける構成であるが、外部端子を更に余分に設けることは、やはりチップサイズの大型化に繋がってしまう。
FIG. 7 shows a configuration in which another internal
そして、図5は、本実施例における図1の構成と上記図6の構成とについて、内部回路42が動作した場合に、クロック信号出力回路1側に伝搬するノイズの周波数成分をシミュレーションした結果の一例である。横軸はLOGスケールで示す周波数であり、縦軸は規格化した電圧変動レベルである。
図6に示す構成では(破線)、10MHz程度の帯域までの電圧変動成分がクロック信号出力回路1側に伝搬している。10MHzを超える変動成分については、内部コンデンサ50のノイズ除去作用で除去されているものと考えられる。即ち、通常チップの内部に形成されるコンデンサの容量は、上述したように数nF程度から最大でも数10nF程度であるから、図6に示す構成において10MHz以下の変動成分を除去することは極めて困難である。
FIG. 5 shows the result of simulating the frequency component of noise propagating to the clock
In the configuration shown in FIG. 6 (broken line), voltage fluctuation components up to a band of about 10 MHz propagate to the clock
これに対して、本実施例の構成では(実線)、内部回路42とクロック信号出力回路1の間には、チップ内部のコンデンサ50に加えて、電源配線48,配線パターン51,コンデンサ47,電源配線45が存在している。その結果、コンデンサ47の容量並びに各配線の抵抗成分が加わることで時定数がより大きくなり、1kHz以上の変動成分が除去されていると考えられる。即ち、遮断周波数が1kHzとなるローパスフィルタ効果は、主に電源配線48の抵抗分及びコンデンサ47の時定数によるものと考えられ、10MHz付近における減衰は、主にコンデンサ50及び外部配線パターン51等のインダクタンス成分によるものと考えられる。
On the other hand, in the configuration of the present embodiment (solid line), in addition to the
更に、クロック信号出力回路1側には内部電源発生回路43が存在している。内部電源発生回路43を構成する回路定数による応答周波数は、一般に数100kHz〜数MHz程度であるため、1kHz以下の帯域については内部電源発生回路43によってカバーされていると想定される。
尚、内部電源発生回路43から見た場合には、クロック信号出力回路1自体も電源変動を発生させる要因の1つであるが、最終的にクロック信号出力回路1における発振動作を安定させることを目的とした場合には、図6に示す構成に比較して、図1に示す構成の方が、トータルバランスがより良好になっていると考えられる。
Furthermore, an internal
When viewed from the internal power
以上のように本実施例によれば、内部電源生成回路43によって生成された内部電源を、電源配線44,コンデンサ接続端子46,外部配線パターン51,外部電源供給端子49,電源配線48を経由して内部回路42に供給し、クロック信号出力回路1に対しては、電源配線45をコンデンサ接続端子46に接続することで供給するようにした。
従って、チップサイズを大きくしたり外付け部品を追加することなしに、内部回路42が動作することで内部電源が変動して電源配線48にノイズが載った場合でも、上記供給経路及び当該経路に接続されているコンデンサ47及び50により付与される時定数によりノイズを除去して、その影響がクロック信号出力回路1に及ぶことを極力抑制することができ、リングオシレータ6の発振動作を安定させて逓倍クロック信号の周波数をより安定させることが可能となる。
As described above, according to the present embodiment, the internal power generated by the internal
Therefore, even when the internal power supply fluctuates due to the operation of the
また、クロック信号出力回路1を構成する全ての回路に一括して内部電源を供給するので、リングオシレータ6とその他の回路とに供給される電源電圧が同じレベルとなり、クロック信号出力回路1の動作をより安定化させることができる。そして、外部電源供給端子49を設けて、コンデンサ接続端子46との間を外部配線パターン51により接続するようにしたので、マイコン41のバーンインテストを行う場合には、外部より過電圧を直接印加することができる。
In addition, since internal power is supplied to all the circuits constituting the clock
また、リングオシレータ6とその他の回路部1aに対して、夫々第1,第2電源供給端子VDD1,VDD2を電源配線45に直接接続して内部電源の供給を行ったので、クロック信号出力回路1の内部においても、リングオシレータ6とその他の回路部1aとが夫々動作することで、電源配線を介して互いに影響を及ぼしあうことを回避できる。
更に、コンデンサ47を、コンデンサ接続端子46と外部電源端子49とマイコン41の外部で接続する配線パターン51に接続したので、コンデンサ47が、マイコン41の内部の電源配線に対してコンデンサ接続端子46の一点で接続される場合に比較して、ノイズ除去用コンデンサとしての機能をより有効に作用させることができる。
In addition, the first and second power supply terminals VDD1 and VDD2 are directly connected to the
Further, since the
即ち、内部回路42の電源配線48がコンデンサ接続端子46に直接接続される場合を想定すると、コンデンサ47は、マイコン41のチップ内部における電源配線48,45の経路に点として接続されるのではなく、実際には、前記経路にチップ内部のリードフレームなどの配線を介して接続されることになる。
この場合、電源電流が直接流れている経路にコンデンサ47が接続されているとは言えず、ノイズ除去用コンデンサとしての作用が若干弱くなる。これに対して、外部電源供給端子49を設けてコンデンサ接続端子46との間に外部配線パターン51を接続すれば、その配線パターン51には内部電源電流が流れるので、ノイズ除去用コンデンサとしての機能がより有効に作用する。
That is, assuming that the
In this case, it cannot be said that the
(第2実施例)
図9は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例のマイコン(集積回路装置)52は、クロック信号出力回路1の電源配線45を、内部電源生成回路43の電源出力端子の近傍に接続したものであり、その他の構成は第1実施例と同様である。
(Second embodiment)
FIG. 9 shows a second embodiment of the present invention. The same parts as those of the first embodiment are denoted by the same reference numerals and the description thereof is omitted. Only different parts will be described below. The microcomputer (integrated circuit device) 52 of the second embodiment is such that the
以上のように構成した第2実施例によれば、クロック信号出力回路1から見た場合に、コンデンサ接続端子46から電源配線44及び45の接続点までの配線インピーダンスがより大きくなるので、ローパスフィルタ効果がより強くなり、内部回路42の動作による電源電圧変動を一層抑圧することができる。
According to the second embodiment configured as described above, when viewed from the clock
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
クロック信号出力回路1の電源給端子を1本化して、全ての内部回路に対して電源を一括で供給するようにしても良い。また、少なくともリングオシレータ6について、コンデンサ接続端子48を経由する前に内部電源を供給するように構成すれば、内部電源電圧の変動がリングオシレータ6に及ぶことを防止できる。
更に、クロック信号出力回路1に対する電源供給は、内部電源発生回路43の電源出力端子とコンデンサ接続端子48との間であれば何処で行っても良い。
The present invention is not limited to the embodiments described above and illustrated in the drawings, and the following modifications or expansions are possible.
The power supply terminal of the clock
Further, the power supply to the clock
第2実施例において、電源配線44にダンピング抵抗を挿入すれば、ローパスフィルタの効果を更に強めることができる。
また、電源配線44にもノイズ除去用コンデンサを接続すれば、クロック信号出力回路1が動作することによる影響が、内部電源生成回路43側に及ぶことを防止する効果がある。
In the second embodiment, if a damping resistor is inserted into the
Further, if a noise removing capacitor is also connected to the
コンデンサ50は、必要に応じて配置すれば良い。
マイクロコンピュータに限ることなく、DSPやDMAコントローラなど、クロック同期で動作する内部回路を備えてなる集積回路装置であれば適用することが可能である。
The present invention is not limited to a microcomputer, and can be applied to any integrated circuit device including an internal circuit that operates in clock synchronization, such as a DSP or a DMA controller.
図面中、1はクロック信号出力回路(クロック信号出力回路)、6はリングオシレータ、41はワンチップマイクロコンピュータ(集積回路装置)、42は内部回路、43は内部電源発生回路、44,45は電源配線、46はコンデンサ接続端子、47はノイズ除去用コンデンサ、48は電源配線、49は外部電源供給端子、50はノイズ除去用コンデンサ、51は外部配線パターン、52はワンチップマイクロコンピュータ(集積回路装置)を示す。 In the drawings, 1 is a clock signal output circuit (clock signal output circuit), 6 is a ring oscillator, 41 is a one-chip microcomputer (integrated circuit device), 42 is an internal circuit, 43 is an internal power generation circuit, and 44 and 45 are power supplies. Wiring, 46 is a capacitor connection terminal, 47 is a noise removing capacitor, 48 is a power supply wiring, 49 is an external power supply terminal, 50 is a noise removing capacitor, 51 is an external wiring pattern, 52 is a one-chip microcomputer (integrated circuit device) ).
Claims (5)
前記逓倍クロック信号が供給されて動作する内部回路と、
外部より供給される電源に基づいて前記電源電圧を降圧して安定化させた内部電源を生成し、前記クロック信号出力回路及び前記内部回路に供給する内部電源生成回路とを、同一の半導体基板上に形成してなる集積回路装置において、
前記内部電源の配線にノイズ除去用コンデンサを外付けするためのコンデンサ接続端子と、
外部端子として、外部電源供給端子とを備え、
前記クロック信号出力回路に対しては、少なくとも前記リングオシレータについて、前記内部電源生成回路の電源出力端子と前記コンデンサ接続端子との間で前記内部電源を供給し、
前記内部回路の電源供給端子を、前記外部電源供給端子に接続し、
前記内部回路に対しては、外部において前記コンデンサ接続端子と前記外部電源供給端子とを接続することで前記内部電源を供給するように構成したことを特徴とする集積回路装置。 A ring oscillator configured by connecting a plurality of delay gates in a ring shape, and a multiplied clock signal obtained by multiplying the frequency of the reference clock signal by a digital PLL operation based on the clock signal generated by the ring oscillator. A clock signal output circuit for generating and outputting; and
An internal circuit that operates when supplied with the multiplied clock signal;
An internal power supply that generates a stabilized internal power supply by stepping down the power supply voltage based on an externally supplied power supply, and supplies the clock signal output circuit and the internal power supply circuit to the internal circuit on the same semiconductor substrate. In an integrated circuit device formed in
A capacitor connection terminal for externally attaching a noise removing capacitor to the internal power supply wiring;
As an external terminal, it has an external power supply terminal,
For the clock signal output circuit, at least for the ring oscillator, supply the internal power between the power output terminal of the internal power generation circuit and the capacitor connection terminal,
The power supply terminals of said internal circuit, and connected to the external power supply terminal,
An integrated circuit device configured to supply the internal power to the internal circuit by connecting the capacitor connection terminal and the external power supply terminal externally.
前記第1,第2電源供給端子は、前記内部電源の配線に対して夫々直接接続されていることを特徴とする請求項2記載の集積回路装置。 The clock signal output circuit includes a first power supply terminal for supplying power to the ring oscillator, and a second power supply terminal for supplying power to other circuit units,
3. The integrated circuit device according to claim 2, wherein the first and second power supply terminals are directly connected to the wiring of the internal power supply.
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