JP4573953B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する分野】
本発明は薄膜トランジスタ（以下、ＴＦＴと言う）で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示装置に代表される電気光学装置、及び電気光学装置を部品として搭載した電気機器の構成に関する。また、前記装置の作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、上記電気光学装置及び電気機器もその範疇にあるとする。
【０００２】
【従来の技術】
ガラス等の絶縁基板上に形成された非晶質半導体膜に対し、加熱、またはレーザアニール、または加熱とレーザアニールの両方を行ない、結晶化させたり、結晶性を向上させる技術が広く研究されている。上記半導体膜には珪素膜がよく用いられる。
【０００３】
上記技術により得られた結晶質半導体膜は多くの結晶粒からできているため、多結晶半導体膜と呼ばれる。結晶質半導体膜は、非晶質半導体膜と比較し、非常に高い移動度を有する。このため、結晶質半導体膜を利用すると、例えば、従来の非晶質半導体膜を使って作製した半導体装置では実現できなかったモノリシック型の液晶電気光学装置（一枚の基板上に、画素駆動用と駆動回路用の薄膜トランジスタ（ＴＦＴ）を作製した半導体装置）が作製できる。
【０００４】
このように、結晶質半導体膜は、非晶質半導体膜と比較し、非常に特性の高い半導体膜である。これが、上記研究の行われる理由である。例えば、加熱による非晶質半導体膜の結晶化を行うには、６００℃以上の加熱温度と１０時間以上の加熱時間が必要であった。この結晶化条件に耐える基板には、例えば、合成石英基板がある。しかしながら、合成石英基板は高価で加工性に乏しく、特に大面積に加工するのは非常に困難であった。基板の大面積化は特に量産効率を上げるためには必要不可欠な要素である。近年、量産効率の向上のために基板を大面積化する動きが著しく、新しく建設される量産工場のラインは、基板サイズ６００×７２０ｍｍが標準となりつつある。
【０００５】
このような大面積基板に石英基板を加工することは現在の技術では難しく、たとえできたとしても産業として成り立つ価格までは下がらないと考えられる。大面積基板を容易に作製できる材料に、例えばガラス基板がある。ガラス基板には、例えばコーニング７０５９と呼ばれているものがある。コーニング７０５９は非常に安価で加工性に富み、大面積化も容易である。しかしながら、コーニング７０５９は歪点温度が５９３℃であり、６００℃以上の加熱には問題があった。
【０００６】
ガラス基板の１つに、歪点温度が比較的高いコーニング１７３７というものがある。これの歪点温度は６６７℃とコーニング７０５９の歪点温度に比べて高い。
前記コーニング１７３７基板に非晶質半導体膜を成膜し、６００℃、２０時間の雰囲気に置いても、作製工程に影響するほどの基板の変形は見られなかった。しかしながら、２０時間の加熱時間は量産工程としては長過ぎ、また、加熱温度６００℃は、コストの面から考えると、少しでも低い方が好ましかった。
【０００７】
このような問題を解決するため、新しい結晶化の方法が考案された。前記方法の詳細は特開平７−１８３５４０号公報に記載されている。ここで、前記方法を簡単に説明する。まず、非晶質半導体膜にニッケルまたは、パラジウム、または鉛等の金属元素を微量に添加する。添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよい。前記添加の後、例えば５５０℃の窒素雰囲気に４時間、非晶質半導体膜を置くと、特性の良好な結晶質半導体膜が得られる。結晶化に最適な加熱温度や加熱時間等は、前記金属元素の添加量や、非晶質半導体膜の状態による。
【０００８】
しかしながら、前記技術では、結晶化を促進するために用いた前記金属元素が高抵抗層（チャネル形成領域やオフセット領域）中にも残留すると言う問題がある。前記金属元素は電気が流れやすいため、高抵抗層であるべき領域の抵抗を下げ、ＴＦＴの特性の安定性および信頼性を損なう原因となる。
【０００９】
この問題を解決するため、本出願人は結晶質半導体膜から結晶化を促進するための金属元素を除去する技術（ゲッタリング技術）を開発し、特開平１０−２７０３６３号公報に開示している。前記ゲッタリング技術とは、まず、結晶質半導体膜に１５族に属する元素を選択的に添加して加熱処理を行なう。前記加熱処理により、前記１５族に属する元素が添加されていない領域（被ゲッタリング領域）の前記金属元素は前記被ゲッタリング領域から放出され、拡散し、前記１５族に属する元素の添加領域（ゲッタリング領域）に捕獲される。その結果、前記被ゲッタリング領域において前記金属元素の除去または低減することができる。また、ゲッタリング時の加熱温度はガラス基板が耐え得る６００℃以下とすることができる。
【００１０】
【本発明が解決しようとする課題】
半導体膜の結晶化後は、前記被ゲッタリング領域から金属元素を除去するか、あるいはＴＦＴを作製したときに電気特性に影響しない程度にまで低減する必要がある。しかし、ゲッタリング領域が被ゲッタリング領域に比べて小さい、被ゲッタリング領域における金属元素の含有量が過剰である、前記金属化合物の粒径が大きいなどの場合には被ゲッタリング領域に前記金属元素が残留してしまうという問題があった。
【００１１】
さらに、ゲッタリングの加熱温度が高いと、前記金属元素の拡散速度が上がるのでゲッタリングの処理時間は短縮されるが、ゲッタリングの捕獲の能力が低下するため、ゲッタリング能力自体は上がらない。これは、本出願人の実験により前記ゲッタリング領域において前記１５族に属する元素の化合物の結合が強まるためであると考察されている。また、加熱温度が低いと、前記金属元素の拡散速度が下がるのでゲッタリングの処理時間が長くなり、量産工程としては長過ぎると言う欠点があった。
【００１２】
本発明の目的は、上述した問題点を解消して、金属元素を用いて結晶質半導体膜を形成する技術において、前記金属元素の除去または低減を高効率化するための技術を提供することにある。
【００１３】
【課題を解決するための手段】
ここで、本出願人の実験により、現在までに考察されている結晶化を助長するために用いた金属元素のゲッタリングのメカニズムについて説明する。１５族に属する元素を半導体膜に選択的に添加すると、添加された領域（ゲッタリング領域）は非晶質状態になる。次に、半導体膜を加熱することによって、前記ゲッタリング領域は非晶質状態から結晶化する。このとき、前記ゲッタリング領域に添加された前記１５族に属する元素は、前記半導体膜が作る格子間に位置するようになる。また、前記加熱処理により、前記１５族に属する元素が添加されていない領域（被ゲッタリング領域）において、前記金属元素が作る化合物（金属化合物と呼ぶ）の結合が切れる（この状態を放出と呼ぶ）。続いて、前記金属元素が移動し（この状態を拡散と呼ぶ）、前記金属元素と前記１５族に属する元素が結合する（この状態を捕獲と呼ぶ）。このようにして、前記被ゲッタリング領域に於いて前記金属元素の除去または低減することができる。
【００１４】
既に述べたように、ゲッタリングプロセスには被ゲッタリング領域における前記金属化合物から前記金属元素の放出、前記金属元素の拡散、ゲッタリング領域における前記１５族に属する元素による前記金属元素の捕獲のプロセスがある。
本出願人の実験により、金属元素の放出エネルギーはＴＦＴの作製プロセス上無視できるほど小さいことがわかっている。つまり、金属元素はＴＦＴの作製プロセス中に与えられる熱エネルギーによって、容易に放出されていることがわかる。また、本出願人の実験により、高温で加熱処理を行なうと、前記金属元素の拡散速度は上がるが、前記金属元素がゲッタリングされにくく、低温で行なう方が望ましいことがわかっている。現在、この機構については、高温にすると、前記１５族に属する元素は半導体膜が形成するネットワークに取り込まれ、前記金属元素と結合できなくなるためと考察されている。
【００１５】
このため、ゲッタリング速度および効率を向上させるには、低温で行なう方が望ましく、また、ゲッタリングにおける前記金属元素の拡散のプロセス速度を促進すればよい。その方法として、本発明では、前記ゲッタリング領域に電圧を印加する事を特徴とする。
【００１６】
前記ゲッタリング領域に電圧を印加すると、前記金属化合物は高抵抗層中に存在しているため、前記金属化合物に選択的に電流が流れることになる。この電流効果により、前記金属化合物が加熱されて、結合が切れ、前記金属元素の放出が起こる。放出された前記金属元素は電圧の印加により拡散速度が加速され、前記１５族に属する元素と結合する。
【００１７】
このようにして、金属元素の除去または低減を高効率に行なうことができる。
【００１８】
【発明の実施の形態】
本願発明の実施形態について、以下に図１〜図２を用いて説明する。
【００１９】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００２０】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００２１】
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００２２】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属含有層１３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図１（Ｄ）に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で３００Ｈｚ程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を５００度程度まで加熱しても良い。
【００２３】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層を形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００２４】
次いで、半導体層を覆う絶縁膜１６を形成する。絶縁膜１６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１６はゲート絶縁膜となる。
【００２５】
そして、絶縁膜１６上に、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極１７を形成する。
【００２６】
その後、図１（Ｅ）に示すように、ゲート電極１７をマスクとしてドーピング処理を行ない、自己整合的に不純物領域１７を形成する。
【００２７】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜１８を形成する。
【００２８】
次いで、図２（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００２９】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００３０】
また、前記層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００３１】
そして、不純物領域１７とそれぞれ電気的に接続する電極２０を形成し、ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００３２】
ここで、ソース及びドレイン電極２０間に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減する。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流による選択的な加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域およびドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方、ＴＦＴのｎ型、ｐ型によって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がる。また、電圧印加時に加熱も同時に行なうと、放出および拡散速度が増す。
【００３３】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００３４】
なお、本発明は、実施の形態で示したＴＦＴの作製方法に限らず、ボトムゲートやその他のＴＦＴの構造に対しても適用できる。
【００３５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行なうこととする。
【００３６】
【実施例】
[実施例１]
ここでは、ｎチャネル型ＴＦＴを作製し、ゲッタリングを行なう方法について図１〜２の断面図を用いて説明する。
【００３７】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３８】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１１（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。
【００３９】
次いで、下地絶縁膜上に半導体膜１２を形成する。半導体膜１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した。
【００４０】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属含有層１３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なった。この結晶化法により半導体膜中に前記金属元素が残留することになる。
【００４１】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層を形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００４２】
次いで、半導体層を覆う絶縁膜１６を形成する。絶縁膜１６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１６はゲート絶縁膜となる。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４３】
そして、絶縁膜１６上に、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極１７を形成する。本実施例では、膜厚４００ｎｍのＴａＮ膜からなるゲート電極を形成した。ゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００４４】
その後、図１（Ｄ）に示すように、ゲート電極１７をマスクとしてドーピング処理を行ない、自己整合的に不純物領域１８を形成する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、ゲート電極１７がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域１８が形成される。
【００４５】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜１９を形成する。プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、前記層間絶縁膜１９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４６】
次いで、図２（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００４７】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００４８】
また、前記層間絶縁膜を形成する前に結晶化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で結晶化処理を行なうことが好ましい。
【００４９】
そして、不純物領域１８とそれぞれ電気的に接続する電極２０を形成し、ｎチャネル型ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５０】
ここで、ソース及びドレイン電極２０に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減させる。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流が選択的に流れることによる加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域とドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方よって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｎチャネル型ＴＦＴの規格以上の電圧をソース電極に印加し、ドレイン電極をアースに繋ぎ、さらに、規格以上の温度で加熱してゲッタリングを行なった。本発明人は、本実施例において、図２（Ｂ）に示すようにソース領域とドレイン領域に電位差を作ることによって、２２で示す方向（電界の向きとは逆の方向）に金属元素が移動すると考察している。
【００５１】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００５２】
[実施例２]
本実施例では、ｐチャネル型ＴＦＴを作製し、ゲッタリングを行なう方法について図１および図９を用いて説明する。
【００５３】
実施例１と同様の方法で、図１（Ｅ）の状態まで形成し、続いて、ゲート電極１６をマスクとしてドーピング処理を行ない、自己整合的に不純物領域２３を形成する（図９（Ａ））。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ｐ型を付与する不純物元素として、ここでは、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法でを用いた。この場合、ゲート電極１６がｐ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域２３が形成される。
【００５４】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜２４を形成する。プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、前記層間絶縁膜２４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５５】
次いで、図９（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００５６】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００５７】
また、前記層間絶縁膜を形成する前に結晶化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で結晶化処理を行なうことが好ましい。
【００５８】
そして、不純物領域２３とそれぞれ電気的に接続する電極２５を形成し、ｎチャネル型ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５９】
ここで、ソース及びドレイン電極２５に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減させる。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流が選択的に流れることによる加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域とドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方よって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｐチャネル型ＴＦＴの規格以上の電圧をソース電極に印加し、ドレイン電極はアースに繋ぎ、さらに、規格以上の温度で加熱してゲッタリングを行なった。本発明人は、本実施例において、図９（Ｃ）に示すようにソース領域とドレイン領域に電位差を作ることにより、２６で示す方向（電界の向きとは逆の方向）に金属元素が移動すると考察している。
【００６０】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００６１】
[実施例３]
本実施例では、実施例１よりも高温でゲッタリングを行なう方法について説明する。
【００６２】
実施例１と同様の方法で、図１（Ｅ）の状態まで形成し、続いて、層間絶縁膜１９を形成し、不純物元素の活性化および不純物領域１８の結晶化を行なう。また、前記層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
【００６３】
そして、不純物領域１８とそれぞれ電気的に接続する電極２０を形成し、ｎチャネル型ＴＦＴを得ることができる。本実施例では、これらの電極は、高融点のＷ膜を用い、膜厚５５０ｎｍの膜をパターニングして形成する。
【００６４】
ここで、ソース及びドレイン電極２０に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減する。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流による選択的な加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域およびドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方によって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｎチャネル型ＴＦＴの規格内の電圧をゲート電極、ソース電極およびドレイン電極に印加し、２００℃程度の高温に加熱してゲッタリングを行なった。
【００６５】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００６６】
[実施例４]
本実施例ではアクティブマトリクス基板の作製方法について図３〜７を用いて説明する。
【００６７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板４００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６８】
次いで、基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。本実施例では下地膜４０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜４０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６９】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した。
【００７０】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図３（Ｂ）に示す前記金属含有層３０３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なった。この結晶化法により半導体膜中に前記金属元素が残留することになる。
【００７１】
得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【００７２】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００７３】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザー等を用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９８％として行えばよい。
【００７４】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７５】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７６】
次いで、図３（Ｃ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７７】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７８】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００７９】
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００８０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００８１】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図４（Ａ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域４２３〜４２７が形成される。高濃度不純物領域４２３〜４２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８２】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第１の導電層４２８ｂ〜４３３ｂを形成する。一方、第２の導電層４１７ａ〜４２２ａは、ほとんどエッチングされず、第２の導電層４２８ａ〜４３３ａを形成する。
【００８３】
レジストからなるマスクを除去した後、新たにレジストからなるマスク４３８ａ〜４３８ｇを形成して第２のドーピング処理を行って図４（Ｂ）の状態を得る。不純物領域４２３〜４２７に選択的に不純物元素が添加され、不純物領域４３９〜４４３を形成する。
【００８４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４５２〜４５４を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４５５〜４６０を形成する。第２の導電層４２８ａ〜４３２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４５５〜４６０はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図５（Ａ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４５２〜４５４で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４５５〜４６０にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
【００８５】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００８６】
次いで、レジストからなるマスク４５２〜４５４を除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８７】
次いで、図５（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８８】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域４３９、４４１、４４２、４５５、４５８を結晶化する。そのため、前記不純物領域前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８９】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９０】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９２】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。
【００９３】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行うことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００９４】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００９５】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００９６】
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。（図５（Ｃ））この接続電極４６８によりソース配線（４４３ｂと４４９の積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴのドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７１としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００９７】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００９８】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４７１、ゲート電極の一部を構成する第１の導電層４４４と重なる低濃度不純物領域４３４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３４ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３９を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４７２、ゲート電極と重なる不純物領域４５７、ゲート電極の外側に形成される不純物領域４５８、ソース領域またはドレイン領域として機能する高濃度不純物領域４５５を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７３、ゲート電極の一部を構成する第１の導電層４４６と重なる低濃度不純物領域４３６ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４１を有している。
【００９９】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４７４、ゲート電極の一部を構成する第１の導電層４４７と重なる低濃度不純物領域４３７ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４３を有している。また、保持容量５０５の一方の電極として機能する半導体層４５８〜４６０には、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４５１を誘電体として、電極（４４８と４３２ｂの積層）と、半導体層４５８〜４６０とで形成している。
【０１００】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【０１０１】
このようにして作製されたアクティブマトリクス基板２０１の接続配線４６８に端子２０２を接続させて電圧２０３を印加し、オーブン２０４の中に入れて加熱する（図７）。ドライバ回路のＴＦＴおよび画素ＴＦＴにおける電圧の印加方法について図８を用いて説明する。ドライバ回路は図８（Ａ）に示すＣＭＯＳ回路によって構成されている。ＣＯＭＳ回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴから構成され、ＶinにＶddを入力すると、ｐチャネル型ＴＦＴがＯＦＦ状態に、ｎチャネル型ＴＦＴがＯＮ状態になり、ＶoutにはＶssが出力される。また、ＶinにＶssを入力すると、ｐチャネル型ＴＦＴがＯＮ状態に、ｎチャネル型ＴＦＴがＯＦＦ状態になり、ＶoutにはＶddが出力される。ただし、Ｖdd＞Ｖssである。つまり、ＶinにＶddとＶssを交互に入力すれば、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴに交互に電流が流れ、金属元素をチャネル形成領域からゲッタリングすることができる。本発明人はＣＭＯＳ回路において、このように電圧を印加した場合、図８（Ａ）に示すような電界ができるので、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴとも電界の向きとは逆向きに金属元素が移動し、ｐチャネル型ＴＦＴにはソース領域に、ｎチャネル型ＴＦＴにはドレイン領域にゲッタリングされると考察している。また、電圧の印加のほかの方法として、Ｖinに（Ｖdd＋Ｖss）／２の電圧を印加すると、ｐ−ｃｈおよびｎ−ｃｈに常に電流が流れ、ゲッタリングを行なうことができる。もちろん、ＶinにＶddよりも大きな電圧を印加しても良い。
【０１０２】
画素ＴＦＴの回路を図８（Ｂ）に示す。画素ＴＦＴはゲート電極がゲート線に、ソース領域がソース線に接続されている。ドレイン領域は保持容量と接続し、保持容量はコモン電位に繋がっている。また、ドレイン領域は液晶パネル等を作製すると、ドレイン配線を介して液晶に繋がるが、現段階では、アクティブマトリクス基板の状態であるため繋がっていない。ソース領域に電圧を印加すると、ソース領域とドレイン領域において電位差が生じるが、さらにゲート電極に電圧を印加すると、保持容量の存在により、ソース領域とドレイン領域は同電位になる。しかし、ゲート電極がＯＮ状態になるのＯＦＦ状態になる時間に比べて非常に短いため、ソース領域とドレイン領域間に電位差がある状態が長い。この電位差を利用して、ゲッタリングを行なうことができる。また、保持容量をコモン電位に接続するのではなく、ソース線との電位差をさらに大きくするため、電位を与えることも可能である。このような方法で、画素ＴＦＴにおけるゲッタリングを行なうことができる。
【０１０３】
以上のような方法により、チャネル形成領域およびオフセット領域から前記金属元素を除去あるいは低減することができ、ＴＦＴの電気的特性が向上する。特にオフ電流のばらつきを低減することができる。
【０１０４】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図６に示す。なお、図３〜図５に対応する部分には同じ符号を用いている。図５中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図５中の鎖線Ｂ−Ｂ’は図６中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１０５】
[実施例５]
本実施例では、実施例４で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。
【０１０６】
まず、実施例４に従い、図５（Ｃ）の状態のアクティブマトリクス基板を得た後、図５のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜４７１を形成しラビング処理を行う。なお、本実施例では配向膜４７１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０７】
次いで、対向基板４７２を用意する。次いで、対向基板４７２上に着色層４７３、４７４、平坦化膜４７５を形成する。赤色の着色層４７３と青色の着色層４７４とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【０１０８】
本実施例では、実施例４に示す基板を用いている。従って、実施例４の画素部の上面図を示す図６では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
【０１０９】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０１１０】
次いで、平坦化膜４７５上に透明導電膜からなる対向電極４７６を少なくとも画素部に形成し、対向基板の全面に配向膜４７７を形成し、ラビング処理を施した。
【０１１１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材４７８で貼り合わせる。シール材４７８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４７９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４７９には公知の液晶材料を用いれば良い。このようにして図１０に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１１２】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【０１１３】
[実施例６]
上記各実施例１乃至５のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１１４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２及び図１３に示す。
【０１１５】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１１６】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１１７】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１１８】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１１９】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０１２０】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１２１】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１２２】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１２３】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２４】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２５】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１２６】
図１３（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１２７】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１２８】
図１３（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【０１３０】
【本発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
（ａ）従来のＴＦＴの作製プロセスに適合した、簡単な構造である。
（ｂ）電圧を印加により、高抵抗層の半導体膜中に存在する金属化合物に選択的に電流が流れる。このことにより、前記金属化合物のみを加熱し、金属元素を放出することができる。また、他の領域を加熱しないため、捕獲能力を低下させることがない。
（ｃ）電圧の印加により、放出された金属元素は拡散速度が増す。
（ｄ）以上の利点を満たした上で、ゲッタリング能力を向上させ、電気的特性の優れたＴＦＴを作製できる方法である。
【図面の簡単な説明】
【図１】本発明が開示するゲッタリング技術を説明する例を示す図。
【図２】本発明が開示するゲッタリング技術を説明する例を示す図。
【図３】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】画素ＴＦＴの構成を示す上面図。
【図７】本発明が開示するゲッタリング技術を説明する例を示す図。
【図８】本発明が開示するゲッタリング技術を説明する例を示す図。
【図９】本発明が開示するゲッタリング技術を説明する例を示す図。
【図１０】アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１１】半導体装置の一例を示す図。
【図１２】半導体装置の一例を示す図。
【図１３】半導体装置の一例を示す図。
【発明の属する分野】
本発明は薄膜トランジスタ（以下、ＴＦＴと言う）で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示装置に代表される電気光学装置、及び電気光学装置を部品として搭載した電気機器の構成に関する。また、前記装置の作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、上記電気光学装置及び電気機器もその範疇にあるとする。
【０００２】
【従来の技術】
ガラス等の絶縁基板上に形成された非晶質半導体膜に対し、加熱、またはレーザアニール、または加熱とレーザアニールの両方を行ない、結晶化させたり、結晶性を向上させる技術が広く研究されている。上記半導体膜には珪素膜がよく用いられる。
【０００３】
上記技術により得られた結晶質半導体膜は多くの結晶粒からできているため、多結晶半導体膜と呼ばれる。結晶質半導体膜は、非晶質半導体膜と比較し、非常に高い移動度を有する。このため、結晶質半導体膜を利用すると、例えば、従来の非晶質半導体膜を使って作製した半導体装置では実現できなかったモノリシック型の液晶電気光学装置（一枚の基板上に、画素駆動用と駆動回路用の薄膜トランジスタ（ＴＦＴ）を作製した半導体装置）が作製できる。
【０００４】
このように、結晶質半導体膜は、非晶質半導体膜と比較し、非常に特性の高い半導体膜である。これが、上記研究の行われる理由である。例えば、加熱による非晶質半導体膜の結晶化を行うには、６００℃以上の加熱温度と１０時間以上の加熱時間が必要であった。この結晶化条件に耐える基板には、例えば、合成石英基板がある。しかしながら、合成石英基板は高価で加工性に乏しく、特に大面積に加工するのは非常に困難であった。基板の大面積化は特に量産効率を上げるためには必要不可欠な要素である。近年、量産効率の向上のために基板を大面積化する動きが著しく、新しく建設される量産工場のラインは、基板サイズ６００×７２０ｍｍが標準となりつつある。
【０００５】
このような大面積基板に石英基板を加工することは現在の技術では難しく、たとえできたとしても産業として成り立つ価格までは下がらないと考えられる。大面積基板を容易に作製できる材料に、例えばガラス基板がある。ガラス基板には、例えばコーニング７０５９と呼ばれているものがある。コーニング７０５９は非常に安価で加工性に富み、大面積化も容易である。しかしながら、コーニング７０５９は歪点温度が５９３℃であり、６００℃以上の加熱には問題があった。
【０００６】
ガラス基板の１つに、歪点温度が比較的高いコーニング１７３７というものがある。これの歪点温度は６６７℃とコーニング７０５９の歪点温度に比べて高い。
前記コーニング１７３７基板に非晶質半導体膜を成膜し、６００℃、２０時間の雰囲気に置いても、作製工程に影響するほどの基板の変形は見られなかった。しかしながら、２０時間の加熱時間は量産工程としては長過ぎ、また、加熱温度６００℃は、コストの面から考えると、少しでも低い方が好ましかった。
【０００７】
このような問題を解決するため、新しい結晶化の方法が考案された。前記方法の詳細は特開平７−１８３５４０号公報に記載されている。ここで、前記方法を簡単に説明する。まず、非晶質半導体膜にニッケルまたは、パラジウム、または鉛等の金属元素を微量に添加する。添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよい。前記添加の後、例えば５５０℃の窒素雰囲気に４時間、非晶質半導体膜を置くと、特性の良好な結晶質半導体膜が得られる。結晶化に最適な加熱温度や加熱時間等は、前記金属元素の添加量や、非晶質半導体膜の状態による。
【０００８】
しかしながら、前記技術では、結晶化を促進するために用いた前記金属元素が高抵抗層（チャネル形成領域やオフセット領域）中にも残留すると言う問題がある。前記金属元素は電気が流れやすいため、高抵抗層であるべき領域の抵抗を下げ、ＴＦＴの特性の安定性および信頼性を損なう原因となる。
【０００９】
この問題を解決するため、本出願人は結晶質半導体膜から結晶化を促進するための金属元素を除去する技術（ゲッタリング技術）を開発し、特開平１０−２７０３６３号公報に開示している。前記ゲッタリング技術とは、まず、結晶質半導体膜に１５族に属する元素を選択的に添加して加熱処理を行なう。前記加熱処理により、前記１５族に属する元素が添加されていない領域（被ゲッタリング領域）の前記金属元素は前記被ゲッタリング領域から放出され、拡散し、前記１５族に属する元素の添加領域（ゲッタリング領域）に捕獲される。その結果、前記被ゲッタリング領域において前記金属元素の除去または低減することができる。また、ゲッタリング時の加熱温度はガラス基板が耐え得る６００℃以下とすることができる。
【００１０】
【本発明が解決しようとする課題】
半導体膜の結晶化後は、前記被ゲッタリング領域から金属元素を除去するか、あるいはＴＦＴを作製したときに電気特性に影響しない程度にまで低減する必要がある。しかし、ゲッタリング領域が被ゲッタリング領域に比べて小さい、被ゲッタリング領域における金属元素の含有量が過剰である、前記金属化合物の粒径が大きいなどの場合には被ゲッタリング領域に前記金属元素が残留してしまうという問題があった。
【００１１】
さらに、ゲッタリングの加熱温度が高いと、前記金属元素の拡散速度が上がるのでゲッタリングの処理時間は短縮されるが、ゲッタリングの捕獲の能力が低下するため、ゲッタリング能力自体は上がらない。これは、本出願人の実験により前記ゲッタリング領域において前記１５族に属する元素の化合物の結合が強まるためであると考察されている。また、加熱温度が低いと、前記金属元素の拡散速度が下がるのでゲッタリングの処理時間が長くなり、量産工程としては長過ぎると言う欠点があった。
【００１２】
本発明の目的は、上述した問題点を解消して、金属元素を用いて結晶質半導体膜を形成する技術において、前記金属元素の除去または低減を高効率化するための技術を提供することにある。
【００１３】
【課題を解決するための手段】
ここで、本出願人の実験により、現在までに考察されている結晶化を助長するために用いた金属元素のゲッタリングのメカニズムについて説明する。１５族に属する元素を半導体膜に選択的に添加すると、添加された領域（ゲッタリング領域）は非晶質状態になる。次に、半導体膜を加熱することによって、前記ゲッタリング領域は非晶質状態から結晶化する。このとき、前記ゲッタリング領域に添加された前記１５族に属する元素は、前記半導体膜が作る格子間に位置するようになる。また、前記加熱処理により、前記１５族に属する元素が添加されていない領域（被ゲッタリング領域）において、前記金属元素が作る化合物（金属化合物と呼ぶ）の結合が切れる（この状態を放出と呼ぶ）。続いて、前記金属元素が移動し（この状態を拡散と呼ぶ）、前記金属元素と前記１５族に属する元素が結合する（この状態を捕獲と呼ぶ）。このようにして、前記被ゲッタリング領域に於いて前記金属元素の除去または低減することができる。
【００１４】
既に述べたように、ゲッタリングプロセスには被ゲッタリング領域における前記金属化合物から前記金属元素の放出、前記金属元素の拡散、ゲッタリング領域における前記１５族に属する元素による前記金属元素の捕獲のプロセスがある。
本出願人の実験により、金属元素の放出エネルギーはＴＦＴの作製プロセス上無視できるほど小さいことがわかっている。つまり、金属元素はＴＦＴの作製プロセス中に与えられる熱エネルギーによって、容易に放出されていることがわかる。また、本出願人の実験により、高温で加熱処理を行なうと、前記金属元素の拡散速度は上がるが、前記金属元素がゲッタリングされにくく、低温で行なう方が望ましいことがわかっている。現在、この機構については、高温にすると、前記１５族に属する元素は半導体膜が形成するネットワークに取り込まれ、前記金属元素と結合できなくなるためと考察されている。
【００１５】
このため、ゲッタリング速度および効率を向上させるには、低温で行なう方が望ましく、また、ゲッタリングにおける前記金属元素の拡散のプロセス速度を促進すればよい。その方法として、本発明では、前記ゲッタリング領域に電圧を印加する事を特徴とする。
【００１６】
前記ゲッタリング領域に電圧を印加すると、前記金属化合物は高抵抗層中に存在しているため、前記金属化合物に選択的に電流が流れることになる。この電流効果により、前記金属化合物が加熱されて、結合が切れ、前記金属元素の放出が起こる。放出された前記金属元素は電圧の印加により拡散速度が加速され、前記１５族に属する元素と結合する。
【００１７】
このようにして、金属元素の除去または低減を高効率に行なうことができる。
【００１８】
【発明の実施の形態】
本願発明の実施形態について、以下に図１〜図２を用いて説明する。
【００１９】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００２０】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００２１】
次いで、下地絶縁膜上に半導体層１２を形成する。半導体層１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【００２２】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属含有層１３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図１（Ｄ）に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で３００Ｈｚ程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Ａｒレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を５００度程度まで加熱しても良い。
【００２３】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層を形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００２４】
次いで、半導体層を覆う絶縁膜１６を形成する。絶縁膜１６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１６はゲート絶縁膜となる。
【００２５】
そして、絶縁膜１６上に、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極１７を形成する。
【００２６】
その後、図１（Ｅ）に示すように、ゲート電極１７をマスクとしてドーピング処理を行ない、自己整合的に不純物領域１７を形成する。
【００２７】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜１８を形成する。
【００２８】
次いで、図２（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００２９】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００３０】
また、前記層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００３１】
そして、不純物領域１７とそれぞれ電気的に接続する電極２０を形成し、ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００３２】
ここで、ソース及びドレイン電極２０間に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減する。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流による選択的な加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域およびドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方、ＴＦＴのｎ型、ｐ型によって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がる。また、電圧印加時に加熱も同時に行なうと、放出および拡散速度が増す。
【００３３】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００３４】
なお、本発明は、実施の形態で示したＴＦＴの作製方法に限らず、ボトムゲートやその他のＴＦＴの構造に対しても適用できる。
【００３５】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行なうこととする。
【００３６】
【実施例】
[実施例１]
ここでは、ｎチャネル型ＴＦＴを作製し、ゲッタリングを行なう方法について図１〜２の断面図を用いて説明する。
【００３７】
まず、基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３８】
また、下地絶縁膜１１としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１１を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜１１（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。
【００３９】
次いで、下地絶縁膜上に半導体膜１２を形成する。半導体膜１２は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した。
【００４０】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図１（Ｂ）に示す前記金属含有層１３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なった。この結晶化法により半導体膜中に前記金属元素が残留することになる。
【００４１】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層を形成する。この半導体層の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。
【００４２】
次いで、半導体層を覆う絶縁膜１６を形成する。絶縁膜１６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜の単層または積層構造で形成する。なお、この絶縁膜１６はゲート絶縁膜となる。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４３】
そして、絶縁膜１６上に、タンタル、タングステン、チタン、アルミニウム、モリブデンから選ばれた一種または複数種の元素を成分とする導電性材料でゲート電極１７を形成する。本実施例では、膜厚４００ｎｍのＴａＮ膜からなるゲート電極を形成した。ゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００４４】
その後、図１（Ｄ）に示すように、ゲート電極１７をマスクとしてドーピング処理を行ない、自己整合的に不純物領域１８を形成する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、ゲート電極１７がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域１８が形成される。
【００４５】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜１９を形成する。プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、前記層間絶縁膜１９は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００４６】
次いで、図２（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００４７】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００４８】
また、前記層間絶縁膜を形成する前に結晶化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で結晶化処理を行なうことが好ましい。
【００４９】
そして、不純物領域１８とそれぞれ電気的に接続する電極２０を形成し、ｎチャネル型ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５０】
ここで、ソース及びドレイン電極２０に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減させる。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流が選択的に流れることによる加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域とドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方よって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｎチャネル型ＴＦＴの規格以上の電圧をソース電極に印加し、ドレイン電極をアースに繋ぎ、さらに、規格以上の温度で加熱してゲッタリングを行なった。本発明人は、本実施例において、図２（Ｂ）に示すようにソース領域とドレイン領域に電位差を作ることによって、２２で示す方向（電界の向きとは逆の方向）に金属元素が移動すると考察している。
【００５１】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００５２】
[実施例２]
本実施例では、ｐチャネル型ＴＦＴを作製し、ゲッタリングを行なう方法について図１および図９を用いて説明する。
【００５３】
実施例１と同様の方法で、図１（Ｅ）の状態まで形成し、続いて、ゲート電極１６をマスクとしてドーピング処理を行ない、自己整合的に不純物領域２３を形成する（図９（Ａ））。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。ｐ型を付与する不純物元素として、ここでは、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法でを用いた。この場合、ゲート電極１６がｐ型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域２３が形成される。
【００５４】
その後、プラズマＣＶＤ法により作製される窒化シリコン膜、窒化酸化シリコン膜により層間絶縁膜２４を形成する。プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、前記層間絶縁膜２４は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５５】
次いで、図９（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行うのが望ましい。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。
【００５６】
上記活性化処理と同時に、非晶質状態の高濃度の１５族に属する元素を含む不純物領域が結晶化する。そのため、結晶化の際に触媒として使用した金属元素が前記不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中の金属元素の濃度が低減される。
【００５７】
また、前記層間絶縁膜を形成する前に結晶化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で結晶化処理を行なうことが好ましい。
【００５８】
そして、不純物領域２３とそれぞれ電気的に接続する電極２５を形成し、ｎチャネル型ＴＦＴを得ることができる。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００５９】
ここで、ソース及びドレイン電極２５に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減させる。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流が選択的に流れることによる加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域とドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方よって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｐチャネル型ＴＦＴの規格以上の電圧をソース電極に印加し、ドレイン電極はアースに繋ぎ、さらに、規格以上の温度で加熱してゲッタリングを行なった。本発明人は、本実施例において、図９（Ｃ）に示すようにソース領域とドレイン領域に電位差を作ることにより、２６で示す方向（電界の向きとは逆の方向）に金属元素が移動すると考察している。
【００６０】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００６１】
[実施例３]
本実施例では、実施例１よりも高温でゲッタリングを行なう方法について説明する。
【００６２】
実施例１と同様の方法で、図１（Ｅ）の状態まで形成し、続いて、層間絶縁膜１９を形成し、不純物元素の活性化および不純物領域１８の結晶化を行なう。また、前記層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行なうことが好ましい。
【００６３】
そして、不純物領域１８とそれぞれ電気的に接続する電極２０を形成し、ｎチャネル型ＴＦＴを得ることができる。本実施例では、これらの電極は、高融点のＷ膜を用い、膜厚５５０ｎｍの膜をパターニングして形成する。
【００６４】
ここで、ソース及びドレイン電極２０に電圧を印加して電位差を作り、チャネル形成領域に残留している前記金属元素を除去または低減する。電圧を印加することで、ソース領域からチャネル形成領域を経てドレイン領域に電流が流れるが、前記チャネル形成領域は高抵抗であるため、前記チャネル形成領域においては、特に前記金属化合物に選択的に電流が流れる。このため、前記金属化合物の温度が上昇し、結合が切れて、前記金属元素が放出される。また、ソースおよびドレイン領域は電流による選択的な加熱がされていないため、捕獲能力を低下させることなく、ゲッタリングを行なうことができる。前記金属元素はソース領域およびドレイン領域の電位差によって拡散速度が増し、ソース領域またはドレイン領域に捕獲される。ソース領域またはドレイン領域のどちらに捕獲されるかは電圧の印加の仕方によって異なる。さらに、ゲート電極に電圧を印加すると、ソース領域からドレイン領域への電流が流れやすくなるので、拡散能力が上がり、また、電圧印加時にＴＦＴの規格以上の加熱も同時に行なうと、放出および拡散速度が増す。本実施例では、ｎチャネル型ＴＦＴの規格内の電圧をゲート電極、ソース電極およびドレイン電極に印加し、２００℃程度の高温に加熱してゲッタリングを行なった。
【００６５】
こうして、チャネル形成領域から前記金属元素を除去または低減することができ、ＴＦＴの電気的特性は向上する。特にオフ電流のばらつきを低減することができる。
【００６６】
[実施例４]
本実施例ではアクティブマトリクス基板の作製方法について図３〜７を用いて説明する。
【００６７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板４００を用いる。なお、基板４００としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【００６８】
次いで、基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。本実施例では下地膜４０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜４０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成する。本実施例では、膜厚５０ｎｍの酸化窒化シリコン膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜４０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化シリコン膜４０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００６９】
次いで、下地膜上に半導体層４０２〜４０６を形成する。半導体層４０２〜４０６は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜する。前記半導体膜１２としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した。
【００７０】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図３（Ｂ）に示す前記金属含有層３０３を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化（５００℃、１時間）を行なった後、熱結晶化（５５０℃、４時間）を行なった。この結晶化法により半導体膜中に前記金属元素が残留することになる。
【００７１】
得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。本実施例では、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層４０２〜４０６を形成した。
【００７２】
また、半導体層４０２〜４０６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００７３】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザー等を用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９８％として行えばよい。
【００７４】
次いで、半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７５】
また、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７６】
次いで、図３（Ｃ）に示すように、ゲート絶縁膜４０７上に膜厚２０〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４００ｎｍの第２の導電膜４０９とを積層形成する。本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜４０８と、膜厚３７０ｎｍのＷ膜からなる第２の導電膜４０９を積層形成した。
ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ（純度９９．９９９９％）のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができた。
【００７７】
なお、本実施例では、第１の導電膜４０８をＴａＮ、第２の導電膜４０９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００７８】
次に、フォトリソグラフィ法を用いてレジストからなるマスク４１０〜４１５を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。基板側（試料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００７９】
この後、レジストからなるマスク４１０〜４１５を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００８０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１７〜４２２（第１の導電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２２ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層４１７〜４２２で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００８１】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。（図４（Ａ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０15atoms/cm2とし、加速電圧を８０ｋｅＶとして行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層４１７〜４２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域４２３〜４２７が形成される。高濃度不純物領域４２３〜４２７には１×１０20〜１×１０21atoms/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８２】
次いで、レジストからなるマスクを除去せずに第２のエッチング処理を行う。
ここでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第１の導電層４２８ｂ〜４３３ｂを形成する。一方、第２の導電層４１７ａ〜４２２ａは、ほとんどエッチングされず、第２の導電層４２８ａ〜４３３ａを形成する。
【００８３】
レジストからなるマスクを除去した後、新たにレジストからなるマスク４３８ａ〜４３８ｇを形成して第２のドーピング処理を行って図４（Ｂ）の状態を得る。不純物領域４２３〜４２７に選択的に不純物元素が添加され、不純物領域４３９〜４４３を形成する。
【００８４】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク４５２〜４５４を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域４５５〜４６０を形成する。第２の導電層４２８ａ〜４３２ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域４５５〜４６０はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。（図５（Ａ））この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク４５２〜４５４で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域４５５〜４６０にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０20〜２×１０21atoms/cm3となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、ｐチャネル型ＴＦＴの活性層となる半導体層の一部が露呈しているため、不純物元素（ボロン）を添加しやすい利点を有している。
【００８５】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【００８６】
次いで、レジストからなるマスク４５２〜４５４を除去して第１の層間絶縁膜４６１を形成する。この第１の層間絶縁膜４６１としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁膜４６１は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００８７】
次いで、図５（Ｂ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８８】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域４３９、４４１、４４２、４５５、４５８を結晶化する。そのため、前記不純物領域前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８９】
また、第１の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００９０】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００９２】
次いで、第１の層間絶縁膜４６１上に無機絶縁膜材料または有機絶縁物材料から成る第２の層間絶縁膜４６２を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成したが、粘度が１０〜１０００ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面に凸凹が形成されるものを用いた。
【００９３】
本実施例では、鏡面反射を防ぐため、表面に凸凹が形成される第２の層間絶縁膜を形成することによって画素電極の表面に凸凹を形成した。また、画素電極の表面に凹凸を持たせて光散乱性を図るため、画素電極の下方の領域に凸部を形成してもよい。その場合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで行うことができるため、工程数の増加なく形成することができる。なお、この凸部は配線及びＴＦＴ部以外の画素部領域の基板上に適宜設ければよい。こうして、凸部を覆う絶縁膜の表面に形成された凸凹に沿って画素電極の表面に凸凹が形成される。
【００９４】
また、第２の層間絶縁膜４６２として表面が平坦化する膜を用いてもよい。その場合は、画素電極を形成した後、公知のサンドブラスト法やエッチング法等の工程を追加して表面を凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが好ましい。
【００９５】
そして、駆動回路５０６において、各不純物領域とそれぞれ電気的に接続する配線４６３〜４６７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００９６】
また、画素部５０７においては、画素電極４７０、ゲート配線４６９、接続電極４６８を形成する。（図５（Ｃ））この接続電極４６８によりソース配線（４４３ｂと４４９の積層）は、画素ＴＦＴと電気的な接続が形成される。また、ゲート配線４６９は、画素ＴＦＴのゲート電極と電気的な接続が形成される。また、画素電極４７０は、画素ＴＦＴのドレイン領域４４２と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層４５８と電気的な接続が形成される。また、画素電極４７１としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【００９７】
以上の様にして、ｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部５０７を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【００９８】
駆動回路５０６のｎチャネル型ＴＦＴ５０１はチャネル形成領域４７１、ゲート電極の一部を構成する第１の導電層４４４と重なる低濃度不純物領域４３４ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３４ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４３９を有している。このｎチャネル型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領域４７２、ゲート電極と重なる不純物領域４５７、ゲート電極の外側に形成される不純物領域４５８、ソース領域またはドレイン領域として機能する高濃度不純物領域４５５を有している。また、ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７３、ゲート電極の一部を構成する第１の導電層４４６と重なる低濃度不純物領域４３６ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４１を有している。
【００９９】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４７４、ゲート電極の一部を構成する第１の導電層４４７と重なる低濃度不純物領域４３７ｂ（ＧＯＬＤ領域）、ゲート電極の外側に形成される低濃度不純物領域４３７ａ（ＬＤＤ領域）とソース領域またはドレイン領域として機能する高濃度不純物領域４４３を有している。また、保持容量５０５の一方の電極として機能する半導体層４５８〜４６０には、それぞれｐ型を付与する不純物元素が添加されている。保持容量５０５は、絶縁膜４５１を誘電体として、電極（４４８と４３２ｂの積層）と、半導体層４５８〜４６０とで形成している。
【０１００】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【０１０１】
このようにして作製されたアクティブマトリクス基板２０１の接続配線４６８に端子２０２を接続させて電圧２０３を印加し、オーブン２０４の中に入れて加熱する（図７）。ドライバ回路のＴＦＴおよび画素ＴＦＴにおける電圧の印加方法について図８を用いて説明する。ドライバ回路は図８（Ａ）に示すＣＭＯＳ回路によって構成されている。ＣＯＭＳ回路は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴから構成され、ＶinにＶddを入力すると、ｐチャネル型ＴＦＴがＯＦＦ状態に、ｎチャネル型ＴＦＴがＯＮ状態になり、ＶoutにはＶssが出力される。また、ＶinにＶssを入力すると、ｐチャネル型ＴＦＴがＯＮ状態に、ｎチャネル型ＴＦＴがＯＦＦ状態になり、ＶoutにはＶddが出力される。ただし、Ｖdd＞Ｖssである。つまり、ＶinにＶddとＶssを交互に入力すれば、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴに交互に電流が流れ、金属元素をチャネル形成領域からゲッタリングすることができる。本発明人はＣＭＯＳ回路において、このように電圧を印加した場合、図８（Ａ）に示すような電界ができるので、ｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴとも電界の向きとは逆向きに金属元素が移動し、ｐチャネル型ＴＦＴにはソース領域に、ｎチャネル型ＴＦＴにはドレイン領域にゲッタリングされると考察している。また、電圧の印加のほかの方法として、Ｖinに（Ｖdd＋Ｖss）／２の電圧を印加すると、ｐ−ｃｈおよびｎ−ｃｈに常に電流が流れ、ゲッタリングを行なうことができる。もちろん、ＶinにＶddよりも大きな電圧を印加しても良い。
【０１０２】
画素ＴＦＴの回路を図８（Ｂ）に示す。画素ＴＦＴはゲート電極がゲート線に、ソース領域がソース線に接続されている。ドレイン領域は保持容量と接続し、保持容量はコモン電位に繋がっている。また、ドレイン領域は液晶パネル等を作製すると、ドレイン配線を介して液晶に繋がるが、現段階では、アクティブマトリクス基板の状態であるため繋がっていない。ソース領域に電圧を印加すると、ソース領域とドレイン領域において電位差が生じるが、さらにゲート電極に電圧を印加すると、保持容量の存在により、ソース領域とドレイン領域は同電位になる。しかし、ゲート電極がＯＮ状態になるのＯＦＦ状態になる時間に比べて非常に短いため、ソース領域とドレイン領域間に電位差がある状態が長い。この電位差を利用して、ゲッタリングを行なうことができる。また、保持容量をコモン電位に接続するのではなく、ソース線との電位差をさらに大きくするため、電位を与えることも可能である。このような方法で、画素ＴＦＴにおけるゲッタリングを行なうことができる。
【０１０３】
以上のような方法により、チャネル形成領域およびオフセット領域から前記金属元素を除去あるいは低減することができ、ＴＦＴの電気的特性が向上する。特にオフ電流のばらつきを低減することができる。
【０１０４】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図６に示す。なお、図３〜図５に対応する部分には同じ符号を用いている。図５中の鎖線Ａ−Ａ’は図６中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図５中の鎖線Ｂ−Ｂ’は図６中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【０１０５】
[実施例５]
本実施例では、実施例４で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。
【０１０６】
まず、実施例４に従い、図５（Ｃ）の状態のアクティブマトリクス基板を得た後、図５のアクティブマトリクス基板上、少なくとも画素電極４７０上に配向膜４７１を形成しラビング処理を行う。なお、本実施例では配向膜４７１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ（図示しない）を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０７】
次いで、対向基板４７２を用意する。次いで、対向基板４７２上に着色層４７３、４７４、平坦化膜４７５を形成する。赤色の着色層４７３と青色の着色層４７４とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【０１０８】
本実施例では、実施例４に示す基板を用いている。従って、実施例４の画素部の上面図を示す図６では、少なくともゲート配線４６９と画素電極４７０の間隙と、ゲート配線４６９と接続電極４６８の間隙と、接続電極４６８と画素電極４７０の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
【０１０９】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【０１１０】
次いで、平坦化膜４７５上に透明導電膜からなる対向電極４７６を少なくとも画素部に形成し、対向基板の全面に配向膜４７７を形成し、ラビング処理を施した。
【０１１１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材４７８で貼り合わせる。シール材４７８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４７９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料４７９には公知の液晶材料を用いれば良い。このようにして図１０に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１１２】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【０１１３】
[実施例６]
上記各実施例１乃至５のいずれか一を実施して形成されたＴＦＴは様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１１４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２及び図１３に示す。
【０１１５】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。
【０１１６】
図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。
【０１１７】
図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。
【０１１８】
図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。
【０１１９】
図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。
【０１２０】
図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２に適用することができる。
【０１２１】
図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１２２】
図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶表示装置２８０８やその他の駆動回路に適用することができる。
【０１２３】
なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２４】
また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１２５】
ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０１２６】
図１３（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を表示部２９０４に適用することができる。
【０１２７】
図１３（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３に適用することができる。
【０１２８】
図１３（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２９】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５のどのような組み合わせからなる構成を用いても実現することができる。
【０１３０】
【本発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
（ａ）従来のＴＦＴの作製プロセスに適合した、簡単な構造である。
（ｂ）電圧を印加により、高抵抗層の半導体膜中に存在する金属化合物に選択的に電流が流れる。このことにより、前記金属化合物のみを加熱し、金属元素を放出することができる。また、他の領域を加熱しないため、捕獲能力を低下させることがない。
（ｃ）電圧の印加により、放出された金属元素は拡散速度が増す。
（ｄ）以上の利点を満たした上で、ゲッタリング能力を向上させ、電気的特性の優れたＴＦＴを作製できる方法である。
【図面の簡単な説明】
【図１】本発明が開示するゲッタリング技術を説明する例を示す図。
【図２】本発明が開示するゲッタリング技術を説明する例を示す図。
【図３】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】画素ＴＦＴの構成を示す上面図。
【図７】本発明が開示するゲッタリング技術を説明する例を示す図。
【図８】本発明が開示するゲッタリング技術を説明する例を示す図。
【図９】本発明が開示するゲッタリング技術を説明する例を示す図。
【図１０】アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１１】半導体装置の一例を示す図。
【図１２】半導体装置の一例を示す図。
【図１３】半導体装置の一例を示す図。
Claims (10)
- 非晶質半導体膜に結晶化を助長する金属元素を導入し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜をエッチングして島状半導体層を形成し、
前記島状半導体層に選択的に不純物元素を導入して複数の不純物領域を形成し、
前記複数の不純物領域に各々電気的に接続する電極を形成し、
前記電極に電圧を印加して前記複数の不純物領域に前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 非晶質半導体膜に結晶化を助長する金属元素を導入し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜をエッチングして島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記島状半導体層に選択的に不純物元素を導入して複数の不純物領域を形成し、前記ゲート電極の下方にチャネル形成領域を形成し、
前記複数の不純物領域に各々電気的に接続する電極を形成し、
前記ゲート電極および前記電極に電圧を印加して前記チャネル形成領域から前記複数の不純物領域に前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 非晶質半導体膜に結晶化を助長する金属元素を導入し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜をエッチングして島状半導体層を形成し、
前記島状半導体層に選択的に不純物元素を導入してソース領域およびドレイン領域を形成し、
前記ソース領域に電気的に接続するソース電極および前記ドレイン領域に電気的に接続するドレイン電極を形成し、
前記ソース電極および前記ドレイン電極に電圧を印加して前記ソース領域または前記ドレイン領域に前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 非晶質半導体膜に結晶化を助長する金属元素を導入し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜をエッチングして島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記島状半導体層に選択的に不純物元素を導入してソース領域およびドレイン領域を形成し、前記ゲート電極の下方にチャネル形成領域を形成し、
前記絶縁膜および前記ゲート電極に接して層間絶縁膜を形成し、
前記層間絶縁膜上に、前記ソース領域に電気的に接続するソース電極および前記ドレイン領域に電気的に接続するドレイン電極を形成し、
前記ソース電極および前記ドレイン電極に電圧を印加して前記チャネル形成領域から前記ソース領域または前記ドレイン領域に前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 非晶質半導体膜に結晶化を助長する金属元素を導入し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜をエッチングして島状半導体層を形成し、
前記島状半導体層上に絶縁膜を形成し、
前記絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとして前記島状半導体層に選択的に不純物元素を導入してソース領域およびドレイン領域を形成し、前記ゲート電極の下方にチャネル形成領域を形成し、
前記絶縁膜および前記ゲート電極に接して層間絶縁膜を形成し、
前記層間絶縁膜上に、前記ソース領域に電気的に接続するソース電極および前記ドレイン領域に電気的に接続するドレイン電極を形成し、
前記ゲート電極、前記ソース電極および前記ドレイン電極に電圧を印加して前記チャネル形成領域から前記ソース領域または前記ドレイン領域に前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 請求項１乃至５のいずれか一項において、
前記島状半導体層を加熱しながら、前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。 - 請求項６において、
前記島状半導体層を加熱する温度は、２００℃であることを特徴とする半導体装置の作製方法。 - 請求項１乃至７のいずれか一項において、
前記不純物元素は前記島状半導体層にｎ型またはｐ型を付与する不純物元素であることを特徴とする半導体装置の作製方法。 - 請求項１乃至８のいずれか一項において、
前記半導体装置は、液晶表示装置、ＥＬ表示装置またはイメージセンサであることを特徴とする半導体装置の作製方法。 - 請求項１乃至９のいずれか一項において、
前記半導体装置は、携帯電話、ビデオカメラ、デジタルカメラ、プロジェクター、ゴーグル型ディスプレイ、パーソナルコンピュータ、ＤＶＤプレイヤー、電子辞書、または携帯型情報端末であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192476A JP4573953B2 (ja) | 2000-06-27 | 2000-06-27 | 半導体装置の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000192476A JP4573953B2 (ja) | 2000-06-27 | 2000-06-27 | 半導体装置の作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002016256A JP2002016256A (ja) | 2002-01-18 |
| JP2002016256A5 JP2002016256A5 (ja) | 2007-08-23 |
| JP4573953B2 true JP4573953B2 (ja) | 2010-11-04 |
Family
ID=18691604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000192476A Expired - Fee Related JP4573953B2 (ja) | 2000-06-27 | 2000-06-27 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4573953B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4115158B2 (ja) | 2002-04-24 | 2008-07-09 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2003330388A (ja) * | 2002-05-15 | 2003-11-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| CN116216630B (zh) * | 2023-04-28 | 2023-07-21 | 润芯感知科技(南昌)有限公司 | 一种半导体器件及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999034432A1 (en) * | 1997-12-23 | 1999-07-08 | Koninklijke Philips Electronics N.V. | Method of providing a gettering scheme in the manufacture of silicon-on-insulator (soi) integrated circuits |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03248471A (ja) * | 1990-02-26 | 1991-11-06 | Sanyo Electric Co Ltd | 電界効果型トランジスタ |
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-
2000
- 2000-06-27 JP JP2000192476A patent/JP4573953B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002016256A (ja) | 2002-01-18 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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