JP4566915B2 - 半導体装置の実装体、半導体装置実装体の製造方法 - Google Patents

半導体装置の実装体、半導体装置実装体の製造方法 Download PDF

Info

Publication number
JP4566915B2
JP4566915B2 JP2006002691A JP2006002691A JP4566915B2 JP 4566915 B2 JP4566915 B2 JP 4566915B2 JP 2006002691 A JP2006002691 A JP 2006002691A JP 2006002691 A JP2006002691 A JP 2006002691A JP 4566915 B2 JP4566915 B2 JP 4566915B2
Authority
JP
Japan
Prior art keywords
pad
semiconductor device
wiring pattern
conductor layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006002691A
Other languages
English (en)
Other versions
JP2006140525A (ja
Inventor
浩之 平井
義孝 福岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2006002691A priority Critical patent/JP4566915B2/ja
Publication of JP2006140525A publication Critical patent/JP2006140525A/ja
Application granted granted Critical
Publication of JP4566915B2 publication Critical patent/JP4566915B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

本発明は、外部接続を行なうためのパッドを有する半導体装置を実装した半導体装置の実装体および半導体装置実装体の製造方法に係り、特に、フリップチップ接続の生産性向上に適する半導体装置の実装体およびその製造方法に関する。
半導体チップを配線板にフリップチップ接続する一般的な方法例について説明する。図７は、従来のフリップチップ接続工程例を説明するプロセス図である。まず、図７（ａ）に示すように、外部接続用のパッド１０１ａを複数有する半導体チップ１０１のそのパッド１０１ａ上に例えば金の突起電極（バンプ）１０１ｂを形成する。このような突起電極１０１ｂは、例えば、金線の端部をボンディングツール（キャピラリ）１０１ｃでパッド１０１ａ上にボンディングし、同時にごく短い適当な位置でその金線をカットすることによって形成することができる。
次に、図７（ｂ）に示すように、突起電極１０１ｂが形成された半導体チップ１０１の背面（機能面とは反対側の面）をフリップチップボンダヘッド１０４で吸着保持し、半導体チップ１０１が実装されるべき（フリップチップ実装されるべき）配線板１０２の実装面（配線パターン１０２ａが存在する面）に対向して位置させる。なお、配線板１０２には、接続間隙を封止しかつ突起電極１０１ｂと配線パターン１０２ａとの電気的接続を確実にするための異方性導電フィルム１０３があらかじめ貼付されている。
次に、半導体チップ１０１と配線板１０２との相対的な位置合わせを行なう。合わせるべき方向は、ｘ方向（左右方向）、ｙ方向（奥手前方向）、θ方向（ｘｙ平面に垂直な軸の回り方向）である。これにより、電気的接続されるべき突起電極１０１ｂと配線パターン１０２ａとの位置がｚ方向（上下方向）を除きそろう。
次に、図７（ｃ）に示すように、半導体チップ１０１と配線板１０２とをフリップチップボンダヘッド１０４により密着させて、加圧、加熱を行なう。これにより、異方性導電フィルム１０３が熱硬化し、半導体チップ１０１と配線板１０２との間隙を封止しつつ接着状態に至らせることができる。突起電極１０１ｂと配線パターン１０２ａと間に挟まった異方性導電フィルム１０３においては、フィラーである金属微小粒が突起電極１０１ｂと配線パターン１０２ａとの間を仲介して電気的接続を確実化する。
なお、このようなフリップチップ接続については、例えば特開平１０−１１２４７５を参照することもできる。
特開平１０−１１２４７５号公報
上記のようなフリップチップ接続においては、半導体チップ１０１と配線板１０２との相対的な位置合わせに精度を要する。半導体チップ１０１のパッド１０１ａは、例えば０．１ｍｍ角程度であり、これに応ずるように配線板１０２の配線パターン１０２ａも形成されるからである。このような寸法の場合、半導体チップ１０１の搭載精度は±０．０２ｍｍ程度は必要である。
したがって、位置合わせ精度が優れた高価なフリップチップボンダを必要とすることや位置合わせに時間を要することにより生産性が向上できないなどの事情が生じ、生産される製品のコストにも影響する。
本発明は、上記した事情を考慮してなされたもので、外部接続を行なうためのパッドを有する半導体装置の実装体および半導体装置実装体の製造方法において、フリップチップ接続の生産性を向上することが可能な半導体装置の実装体および半導体装置実装体の製造方法を提供することを目的とする。
上記の課題を解決するため、本発明に係る半導体装置の実装体は、外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置と、配線パターンを有し、該配線パターンを介して前記半導体装置が実装された配線板とを具備し、前記半導体装置の前記導電体層と前記配線パターンとの電気的接続が、該導電体層の面と該配線パターンの面との間に挟設された、導電性粒子と樹脂とを含むバンプ状の導電性組成物を介してなされており、前記配線板の前記配線パターン上であって前記導電性組成物外の領域上に、前記半導体装置の前記導電体層と該配線パターンとの絶縁性を確保するレジストが設けられていることを特徴とする。
この実装体の半導体装置では、外部接続のための端子として、チップに形成されているパッドに代えてこれより大面積の導電体層を用いる。したがって、フリップチップ接続されるべき配線板の配線パターンの細かさが例え元のままであっても、半導体装置の位置合わせ精度は上記導電体層が大きい分だけ粗にしてもよい。したがって、位置合わせを効率的に行なうことが可能になりフリップチップ接続の生産性が向上している。
なお、導電体層と配線パターンとの電気的接続のためには、その仲介に例えば導電性粒子と樹脂とを含む導電性組成物（後述）を用いることができる。また、前記導電体層は、Ａｌ（アルミニウム）またはＡｕ（金）を有するように形成することができる。Ａｌの場合は、半導体チップに形成されているパッドの材質と同じであることから製造上の整合がよく、Ａｕの場合はパッドのＡｌと接続性がよくかつ化学的にも安定だからである。半導体チップのパッドがＡｌ以外（例えばＣｕなど）である場合には、その材質と接続性のよい導電体層としての材料を適宜選択することができる。
なお、半導体装置と配線板との間隙を封止するには、封止樹脂を注入する方法や、あらかじめ絶縁フィルムを配線板に貼付しておくなどの方法を用いることができる。さらには、導電性組成物を配線板の配線パターン上に突起状に形成し、かつあらかじめ異方性導電フィルムを配線板に貼付して行なうようにしてもよい。突起された導電性組成物を用いる場合、配線パターンとの電気的接続が異方性導電フィルムに含有された金属粒により確実化する。
また、導電性組成物には、例えば、銀粒（あるいは、半田粒、銅粒など）を分散させた樹脂を用いることができる。導電性組成物は、当初は液状またはペースト状でありかつ熱硬化性および熱可塑性を有するものであると製造後に安定した電気的接続状態を維持できる。
また、本発明に係る半導体装置実装体の製造方法は、外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置を、前記導電体層が配された面とは反対側の面から保持する工程と、導電性粒子と樹脂とを含むバンプ状の導電性組成物が形成されかつ該導電性組成物外の領域上にレジストの形成された、配線板の配線パターン上に、前記保持された半導体装置を、前記導電体層と該配線パターンとが前記導電性組成物を介して電気的導通するように、フリップチップ実装する工程とを具備することを特徴とする。
ここで用いられる半導体装置では、外部接続のための端子として、チップに形成されているパッドより大面積の導電体層が形成されており、フリップチップ実装に際しての半導体装置の位置合わせ精度は上記導電体層が大きい分だけ粗にしてもよい。したがって、位置合わせを効率的に行なうことが可能になりフリップチップ接続の生産性が向上する。
なお、この製造工程は、複数の半導体装置を一つのボンダで一度にその裏面から保持し、同時にそれらの半導体装置を配線板に実装するようにしてもよい。これにより、さらに効率的にフリップチップ接続をすることができる。これは、個々の半導体装置の位置合わせ精度がより粗で済むようになったことにより生じる利点の一つである。
すなわち、外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置を、複数一度に、前記導電体層が配された面とは反対側の面から保持する工程と、前記保持された複数の半導体装置を、導電性粒子と樹脂とを含むバンプ状の導電性組成物が形成された配線板の配線パターン上に、前記導電体層と該配線パターンとが前記導電性組成物を介して電気的導通するように、フリップチップ実装する工程とを具備するものである。
本発明によれば、外部接続を行なうためのパッドを有する半導体装置の実装体および半導体装置実装体の製造方法において、フリップチップ接続の生産性を向上することができる。
以下、本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係る半導体装置の実装体を製造するための前提となる半導体装置の製造工程を模式的に示す断面図である。まず、図１（ａ）に示すように、半導体ウエハ１１であってその面上に複数の半導体デバイスがすでに形成されたものを用意する。半導体ウエハ１１の面上には、それぞれの半導体デバイスの外部接続部としてパッド１１ａが形成されている。なお、パッド１１ａは例えば０．１ｍｍ角であり、ワイヤボンディングを行なうのに必要な面積に設定されているものである。
次に、図１（ｂ）に示すように、パッド１１ａを覆うように半導体ウエハ１１上全面に絶縁層１２を形成する。形成方法は、周知の方法を用いてよいが、例えば、半導体ウエハ１１上に絶縁材料であるポリイミドを滴下してスピンコートし厚さ例えば１μｍ程度に形成することができる。
次に、図１（ｃ）に示すように、パッド１１ａ上の絶縁層１２を選択的にエッチング除去し絶縁層に貫通孔１２ａを形成する。選択的にエッチングするには、フォトリソグラフィなどの周知の方法を適用することができる。なお、図１（ｂ）および図１（ｃ）に示す方法に代えて、パッド１１ａ上を除き選択的に絶縁層１２を形成する方法を用いてもよい。選択的に絶縁層１２を形成するのも同様に周知の方法により行なうことができる。
貫通孔１２ａを形成したら、次に、図１（ｄ）に示すように、貫通孔１２ａを充填しかつパッド１１ａより大面積の導電体層１３を絶縁層１２上に選択的に形成する。導電体には、材質としてＡｌやＡｕなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材質を考慮して適当なものを選択することができる。選択的に形成するには、使用する材質を考慮の上、ウエハ１１上に全面的に形成したあと不要部分をエッチング除去するか、レジストマスクを形成した面に導電体層１３を形成するかして行なうことができる。なお、導電体層１３は、その厚さを例えば１μｍ程度、その面積を例えば０．４ｍｍ角程度にする。
最後に、図１（ｅ）に示すように、大面積の導電体層１３が形成された半導体ウエハ１１をダイシングし個々の半導体チップ１４を得る。このようにして得られた半導体チップ１４は、外部接続用として大面積の導電体層１３を有するので、フリップチップ接続される場合に位置合わせ精度を粗にすることができる。詳しくは後述する。
なお、図１においては、ダイシングする前のウエハ１１を用いて導電体層１３を形成する方法を説明したが、これは、より生産性を上げて形成する例を示したものであり、当然ながらダイシングしたあとの個々の半導体チップに対しても同様の方法で大面積の導電体層１３を形成することができる。
図２は、図１に示した工程により製造された半導体チップ１４を機能面（導電体層１３が形成された面）に対向する方向からみた概略の平面図である。図２において、図１に示した構成要素と同じものには同一番号を付してある。この例では、パッド１１ａおよび導電体層１３が６つ存在するものを示しているが、その数がいくつの場合でも同様である。
なお、もともとパッド１１ａの存在密度が非常に密である場合には、導電体層１３による接続部の大面積化はさほどでもなくなるが、世上、パッドの存在密度が粗であるチップは数多く存在する。チップ面積の割に外部入出力端子の数が少なくて済む集積回路がこれであり、その場合でも、パッドの面積は、通常、ワイヤボンディングを行なうのに必要な面積分あればよいので特に大きくは形成されない。
図３は、図１に示した工程により製造された半導体チップ１４を配線板にフリップチップ実装する工程例を模式的に示す正面図である。図３において、すでに説明した部分には同一の番号を付してある。
まず、図３（ａ）に示すように、大面積の導電体層１３が形成された半導体チップ１４の背面（機能面と反対の面）をフリップチップボンダヘッド３４で吸着保持し、実装すべき配線板３１に対向して位置させる。なお、配線板３１は、あらかじめ配線パターン３２上であって半導体チップ１４と接続されるべき部位に導電性組成物３３が付着されている。導電性組成物３３は、例えば当初ペースト状または液状でありかつ熱硬化性により接着性を発揮するものである。また、図示省略しているが、配線パターン３２上であって半導体チップ１４と接続されない部位は、通常、レジストが塗布され絶縁性が確保されている。
図３（ａ）に示す状態で、半導体チップ１４の位置合わせを行なう。これによれば、導電体層１３が大面積である分、位置合わせの精度は粗でよい。例えば、導電体層１３が０．４ｍｍ角であれば、±０．２ｍｍ程度の精度とすることができる。もともとのパッドが０．１ｍｍ角であるときのフリップチップ接続に必要な位置精度は±０．０２ｍｍ程度と見込まれるので、その差は歴然である。
なお、配線板３１の配線パターン３２の側で接続部面積を大面積にする方法も考えられるが、配線板３１側は高密度実装のため通常は配線パターン３２が密に形成されておりそのような余裕がない場合が多い。
半導体チップ１４の位置合わせを終えたら、次に、図３（ｂ）に示すように、フリップチップボンダヘッド３４を配線板３１方向に降下して半導体チップ１４を加圧、加熱し導電性組成物３３を熱硬化させる。
次に、図３（ｃ）に示すように、半導体チップ１４と配線板３１との間隙を封止樹脂３５で充填する。これには、例えば、液状の樹脂を間隙に注入しそのあと熱硬化させる方法を用いることができる。以上説明の方法により、半導体チップ１４の配線板３１へのフリップチップ接続がより容易になる。
図４は、図１に示した工程により製造された半導体チップ１４を配線板にフリップチップ実装する工程の別の例を模式的に示す正面図である。図４において、すでに説明した部分には同一の番号を付してある。この例では、複数の半導体チップ１４を一度に配線板上にフリップチップ接続する。
すなわち、図４（ａ）に示すように、フリップチップボンダヘッド４１は、複数の半導体チップ１４を同時に吸着保持し、これらが実装されるべき配線板３１に対向して位置される。図４（ｂ）は、このように複数の半導体チップ１４を同時に吸着保持したフリップチップボンダヘッド４１の吸着面を示すものである。
図４（ａ）、（ｂ）に示すような、フリップチップボンダヘッド４１による複数の半導体チップ４１の吸着保持は、例えば、相対的な位置合わせがされるように複数の半導体チップ４１を保持するトレイを用い、このトレイから複数の半導体チップ４１を一度に吸着して引き上げることにより行なうことができる。
なお、図４（ａ）において、配線板３１については図３（ａ）と同様に、あらかじめ配線パターン３２上であって半導体チップ１４と接続されるべき部位に導電性組成物３３が付着されている。
上記の配置状態から、配線板３１に対する複数の半導体チップ１４の位置合わせを行ない、以下、図３（ｂ）に示したのと同様にフリップチップ接続を行なう。さらに、半導体チップ１４と配線板３１との間隙を封止樹脂３５で充填する。図５は、以上のようにして得られた半導体チップ１４の実装体を模式的に示す断面図である。
図４、図５に示すフリップチップ実装は、実装されるべき個々の半導体チップ１４についての位置精度がそれぞれより粗で済むようになったことから採用できたものである。すなわち、複数の半導体チップ１４のフリップチップ実装を一度に行なうには、一般的には、それらの相対的な位置ずれが問題となるが、その相対的な位置ずれを大面積の導電体層１３で吸収するからである。したがって、例えば、相対的な位置合わせ手段を兼ねる、複数の半導体チップ４１を保持するトレイによってこれが実現できるものである。
なお、図４、図５に示した例では、同種の半導体チップ１４を同時にフリップチップ接続する方法を述べているが、半導体チップ１４は、それぞれ異品種のものであってももちろんよい。
図６は、図１に示した工程により製造された半導体チップ１４を配線板３１にフリップチップ実装する工程のさらに別の例を模式的に示す正面図である。図６において、すでに説明した部分には同一の番号を付してある。この例でも、複数の半導体チップ１４を一度に配線板３１上にフリップチップ接続する。したがって、配線板３１に対する複数の半導体チップ１４の位置合わせについては図４、図５に示した実施形態と同様である。
図６に示す実施形態では、図６（ａ）に示すように、配線板３１の配線パターン３２上であって半導体チップ１４と接続されるべき部位に導電性組成物として円錐状のペーストバンプ６１があらかじめ形成される。このようなペーストバンプ６１は、例えばスクリーン印刷を用いて形成することができる。すなわち、スクリーン版のピット（貫通孔）を通して硬化前のペーストが配線パターン３２上に印刷されるようにスキージでスクリーン版を掃引する。ある程度の高さに形成するには、例えば乾燥工程を繰り返しながら複数回印刷を行なう。
円錐状のペーストバンプ６１が形成されたら乾燥してある程度の硬さにする。そして、図６（ｂ）に示すように、半導体チップ１４がフリップチップ接続される位置に異方性導電フィルム６２を貼付する。
次に、図６（ｃ）に示すように、複数の半導体チップ１４を吸着保持したフリップチップボンダヘッド４１を配線板３１方向に加圧し同時に加熱する。これにより、ペーストバンプ６１の先端と半導体チップ１４の導電体層１３とが電気的に接触する状態が確立する。なお、このとき、これらの間には、異方性導電性フィルム６２のフィラーである金属粒が挟まれた状態となり電気的接続の信頼性が向上する。また、半導体チップ１４と配線板３１との間の間隙は、異方性導電フィルム６２の熱可塑性、熱硬化性により封止された状態となる。
この実施形態では、図４、図５で説明した実施形態が有する効果に加え、封止樹脂３５（図５）の充填工程が不要になる効果がある。この例では、上記のように異方性導電フィルム６２を用いているが、これに代えて絶縁フィルムを用いるようにすることもできる。絶縁フィルムであっても円錐状のペーストバンプ６１がつき抜けやすいものを選択すれば導電体層１３との電気的接続が図れ、かつペーストバンプ６１の塑性変形によってその接続状態が十分なものとなるからである。また、この場合でも半導体チップ１４と配線板３１との間の間隙は、絶縁フィルムの熱可塑性、熱硬化性により封止された状態とすることができる。
本発明の一実施形態に係る半導体装置の実装体を製造するための前提となる半導体装置の製造工程を模式的に示す断面図。 図１に示した工程により製造された半導体チップ１４を機能面（導電体層１３が形成された面）に対向する方向からみた概略の平面図。 図１に示した工程により製造された半導体チップ１４を配線板にフリップチップ実装する工程例を模式的に示す正面図。 図１に示した工程により製造された半導体チップ１４を配線板にフリップチップ実装する工程の別の例を模式的に示す正面図。 図４に示すようにして得られた、半導体チップ１４の実装体を模式的に示す断面図。 図１に示した工程により製造された半導体チップ１４を配線板にフリップチップ実装する工程のさらに別の例を模式的に示す正面図。 従来のフリップチップ接続工程例を説明するプロセス図。
符号の説明
１１…半導体ウエハ、１１ａ…パッド、１２…絶縁層、１２ａ…貫通孔、１３…導電体層、１４…半導体チップ、３１…配線板、３２…配線パターン、３３…導電性組成物、３４，４１…フリップチップボンダヘッド、３５…封止樹脂、６１…ペーストバンプ、６２…異方性導電フィルム。

Claims (7)

  1. 外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置と、
    配線パターンを有し、該配線パターンを介して前記半導体装置が実装された配線板とを具備し、
    前記半導体装置の前記導電体層と前記配線パターンとの電気的接続が、該導電体層の面と該配線パターンの面との間に挟設された、導電性粒子と樹脂とを含むバンプ状の導電性組成物を介してなされており、
    前記配線板の前記配線パターン上であって前記導電性組成物外の領域上に、前記半導体装置の前記導電体層と該配線パターンとの絶縁性を確保するレジストが設けられていること
    を特徴とする半導体装置の実装体。
  2. 外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置と、
    配線パターンを有し、該配線パターンを介して前記半導体装置が実装された配線板とを具備し、
    前記半導体装置の前記導電体層と前記配線パターンとの電気的接続が、異方性導電フィルムと、導電性粒子と樹脂とを含むバンプ状の導電性組成物とを介してなされ、該異方性導電フィルムおよび該導電性組成物が、前記導電体層の面と前記配線パターンの面との間に挟設されており、
    前記配線板の前記配線パターン上であって前記導電性組成物外の領域上に、前記半導体装置の前記導電体層と該配線パターンとの絶縁性を確保するレジストが設けられていること
    を特徴とする半導体装置の実装体。
  3. 前記導電性組成物が、銀粒を分散させた樹脂であることを特徴とする請求項１または２記載の半導体装置の実装体。
  4. 前記導電性組成物が、ほぼ円錐の形状を有することを特徴とする請求項２記載の半導体装置の実装体。
  5. 前記半導体装置の前記導電体層が、Ａｌ（アルミニウム）またはＡｕ（金）を有することを特徴とする請求項１または２記載の半導体装置の実装体。
  6. 外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置を、前記導電体層が配された面とは反対側の面から保持する工程と、
    導電性粒子と樹脂とを含むバンプ状の導電性組成物が形成されかつ該導電性組成物外の領域上にレジストの形成された、配線板の配線パターン上に、前記保持された半導体装置を、前記導電体層と該配線パターンとが前記導電性組成物を介して電気的導通するように、フリップチップ実装する工程と
    を具備することを特徴とする半導体装置実装体の製造方法。
  7. 外部接続のためのパッドを有する半導体チップと、前記半導体チップの前記パッドを有する面に形成された絶縁層と、前記絶縁層上に前記パッドと重なるように形成され、前記パッドの面積より大きな面積を有しかつ前記絶縁層を貫通する導電体により前記パッドと電気的に接続されている導電体層とを備えた半導体装置を、複数一度に、前記導電体層が配された面とは反対側の面から保持する工程と、
    前記保持された複数の半導体装置を、導電性粒子と樹脂とを含むバンプ状の導電性組成物が形成された配線板の配線パターン上に、前記導電体層と該配線パターンとが前記導電性組成物を介して電気的導通するように、フリップチップ実装する工程と
    を具備することを特徴とする半導体装置実装体の製造方法。
JP2006002691A 2006-01-10 2006-01-10 半導体装置の実装体、半導体装置実装体の製造方法 Expired - Fee Related JP4566915B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006002691A JP4566915B2 (ja) 2006-01-10 2006-01-10 半導体装置の実装体、半導体装置実装体の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006002691A JP4566915B2 (ja) 2006-01-10 2006-01-10 半導体装置の実装体、半導体装置実装体の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2001356263A Division JP3785442B2 (ja) 2001-11-21 2001-11-21 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006140525A JP2006140525A (ja) 2006-06-01
JP4566915B2 true JP4566915B2 (ja) 2010-10-20

Family

ID=36621053

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006002691A Expired - Fee Related JP4566915B2 (ja) 2006-01-10 2006-01-10 半導体装置の実装体、半導体装置実装体の製造方法

Country Status (1)

Country Link
JP (1) JP4566915B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009111307A (ja) * 2007-11-01 2009-05-21 Dainippon Printing Co Ltd 部品内蔵配線板

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218042A (ja) * 1992-02-05 1993-08-27 Toshiba Corp 半導体装置
JPH06342794A (ja) * 1993-06-01 1994-12-13 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法
JPH09330998A (ja) * 1996-06-12 1997-12-22 Nippon Motorola Ltd 集積回路装置及びそのパッケージング方法
JPH10112475A (ja) * 1996-10-08 1998-04-28 Sony Corp 半導体装置及び半導体装置の製造方法
JP2000124354A (ja) * 1998-10-21 2000-04-28 Matsushita Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
JP2000150557A (ja) * 1998-11-13 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001257237A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置、その製造方法、実装装置及び実装方法並びにそれに用いられるフリップチップ実装用基板

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218042A (ja) * 1992-02-05 1993-08-27 Toshiba Corp 半導体装置
JPH06342794A (ja) * 1993-06-01 1994-12-13 Mitsubishi Electric Corp 樹脂封止型半導体パッケージおよびその製造方法
JPH09330998A (ja) * 1996-06-12 1997-12-22 Nippon Motorola Ltd 集積回路装置及びそのパッケージング方法
JPH10112475A (ja) * 1996-10-08 1998-04-28 Sony Corp 半導体装置及び半導体装置の製造方法
JP2000124354A (ja) * 1998-10-21 2000-04-28 Matsushita Electric Ind Co Ltd チップサイズパッケージ及びその製造方法
JP2000150557A (ja) * 1998-11-13 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
JP2001257237A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置、その製造方法、実装装置及び実装方法並びにそれに用いられるフリップチップ実装用基板

Also Published As

Publication number Publication date
JP2006140525A (ja) 2006-06-01

Similar Documents

Publication Publication Date Title
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100606945B1 (ko) 반도체 장치 및 그 제조 방법
KR100652242B1 (ko) 플립칩형 반도체장치, 이의 제조를 위한 제조방법 및 이런 플립칩형 반도체장치를 사용하여 전자제품을 제조하기 위한 제조방법
JP3830125B2 (ja) 半導体装置の製造方法及び半導体装置
JP2004538619A (ja) バンプのない積層配線構造を有する超小型電子パッケージ
KR20010098592A (ko) 반도체패키지 및 그 제조방법
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
KR101009110B1 (ko) 매립 솔더 범프를 갖는 인쇄회로기판 및 그 제조방법
JP2003007902A (ja) 電子部品の実装基板及び実装構造
JP2002076055A (ja) 半導体装置の実装方法および実装構造
JP2003007916A (ja) 回路装置の製造方法
JP2000277649A (ja) 半導体装置及びその製造方法
JP3559554B2 (ja) 半導体装置およびその製造方法
JP5036397B2 (ja) チップ内蔵基板の製造方法
JP2000150560A (ja) バンプ形成方法及びバンプ形成用ボンディングツール、半導体ウエーハ、半導体チップ及び半導体装置並びにこれらの製造方法、回路基板並びに電子機器
JP4566915B2 (ja) 半導体装置の実装体、半導体装置実装体の製造方法
JP3582513B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3785442B2 (ja) 半導体装置の製造方法
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP3350454B2 (ja) 半導体集積回路装置およびその製造方法並びに製造装置
CN113257772A (zh) 半导体装置及其制造方法
JP3362007B2 (ja) 半導体装置、その製造方法及びテープキャリア
JP4619104B2 (ja) 半導体装置
JP4265478B2 (ja) 半導体装置及びその製造方法
JP2000100868A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080617

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090317

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100420

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100804

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees