JP4565965B2 - Extraction apparatus, extraction method and program - Google Patents
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Description
本発明は、抽出装置、抽出方法及びプログラムに関し、特に論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出する装置等に関する。 The present invention relates to an extraction apparatus, an extraction method, and a program , and more particularly to an apparatus for extracting a deterministic value included in an external input value in a test pattern for a logic circuit.
通常、製造されたＬＳＩのチップに対しては、出荷前にそのチップが不良品でないことが確認され、良品と判定されたものは市場へ出荷され、不良品と判定されたものは廃棄されるという出荷テストが行われる。出荷テストで行われるテストのひとつとして、ＬＳＩテスタを用いて、ＬＳＩの外部入力ピンから値を印加して、外部出力ピンでの応答値が正しいか否かを判定するというものがある。このとき外部入力ピンに印加する値は、一般に自動テストパターン生成と呼ばれるツールで作成されたテストパターンが使用される。これまでは、主に回路中の単一縮退故障を仮定し、テストパターン生成が行われていた。ここで、単一縮退故障とは、実際にＬＳＩ中におこる物理的欠陥をモデル化したもののひとつで、論理回路中の一箇所のみで論理回路を構成する論理ゲートの入出力信号線の値が０または１に固定する故障をいう。 Usually, for manufactured LSI chips, it is confirmed that the chip is not defective before shipment, and those determined to be non-defective are shipped to the market, and those determined to be defective are discarded. A shipping test is performed. One of the tests performed in the shipping test is to use an LSI tester to apply a value from the external input pin of the LSI and determine whether or not the response value at the external output pin is correct. At this time, a test pattern created by a tool called automatic test pattern generation is generally used as a value to be applied to the external input pin. Until now, test patterns have been generated mainly assuming single stuck-at faults in the circuit. Here, a single stuck-at fault is one that models a physical defect that actually occurs in an LSI, and the value of the input / output signal lines of the logic gate that constitutes the logic circuit at only one location in the logic circuit is the same. A failure that is fixed at 0 or 1.
テストパターン生成時にはＬＳＩのテスト時に入力する値が０でも１でもよいドントケアの信号値があるものの、ＬＳＩの検査を行う際はドントケアの信号値部分が０か１で埋められたテストパターンが使用される。そのため、通常、テストパターン生成において出力されるテストパターンは、０と１で埋められており、ドントケアは含まれない。 When generating a test pattern, there is a don't care signal value that can be 0 or 1 when the LSI is tested, but when testing an LSI, a test pattern in which the don't care signal value portion is filled with 0 or 1 is used. The Therefore, the test pattern output in the test pattern generation is normally filled with 0 and 1, and don't care is not included.
そして、テストパターンから故障検出率を低下させることなくドントケアを抽出する方法についての技術も開示されている（非特許文献１、非特許文献２参照）。以下、非特許文献１に記載されている技術を説明する。
And the technique about the method of extracting don't care from a test pattern, without reducing a failure detection rate is also disclosed (refer
図１４は、従来のドントケア抽出処理を含んだテストパターン抽出処理と故障シミュレーション処理についてのフローチャートである。 FIG. 14 is a flowchart of test pattern extraction processing and failure simulation processing including conventional don't care extraction processing.
ステップＳ１０では、ドントケア入りテストパターンの初期化が行われる。テストパターンの初期状態では全ての信号値がドントケアとされる。ステップＳ２０では、テストパターン生成において出力されたテストパターン（以下、「元のテストパターン」とよぶ。なお、ここでの元のテストパターンは０と１とで埋められたテストパターンである。）が使用され、故障シミュレーションが実行される。通常の故障シミュレーションでは、テストパターン中のテストベクトル順に、故障が設定され、シミュレーションが行われる。１つのテストベクトルにおいて、１つの故障が１回検出されるとそれ以降のテストベクトルでは、その故障に関してシミュレーションは行われず、故障リストから削除される（以下、「故障ドロップ」とよぶ。）。但し、このステップＳ２０では、２回検出された後、故障ドロップが行われる。ステップＳ３０では、ステップＳ２０の故障シミュレーションにおいて、１回以上検出された故障のリストが作成される。なお、ドントケア入りテストパターン抽出の目的は、ここで作成された故障リストを全て検出するドントケア入りのテストパターンを元のテストパターンから抽出する処理を行うことであるが、そのために以下のような処理をここでは実行することにしている。 In step S10, the test pattern with don't care is initialized. In the initial state of the test pattern, all signal values are don't care. In step S20, the test pattern output in the test pattern generation (hereinafter referred to as “original test pattern”. Here, the original test pattern is a test pattern filled with 0 and 1). Used and fault simulation is performed. In normal fault simulation, faults are set in the order of test vectors in the test pattern, and simulation is performed. When one failure is detected once in one test vector, the subsequent test vectors are not simulated for the failure and are deleted from the failure list (hereinafter referred to as “failure drop”). However, in this step S20, a failure drop is performed after two detections. In step S30, a list of faults detected at least once in the fault simulation of step S20 is created. The purpose of extracting the test pattern with don't care is to extract the test pattern with don't care that detects all the failure lists created here from the original test pattern. I am going to run here.
ステップＳ４０では、ステップＳ２０の処理で１回しか検出されなかった故障（以下、「必須故障」とよぶ。）のリストが抽出される。ステップＳ５０では、ステップＳ４０で抽出された必須故障に対して、ドントケア入りのテストパターンが抽出される。ステップＳ６０では、ステップＳ５０で作成されたドントケア入りテストパターンが使用されて故障シミュレーションが実行される。 In step S40, a list of faults that have been detected only once in the process of step S20 (hereinafter referred to as “essential faults”) is extracted. In step S50, a test pattern with don't care is extracted for the essential failure extracted in step S40. In step S60, a failure simulation is executed using the test pattern with don't care created in step S50.
ステップＳ７０では、ステップＳ６０で検出されなかった故障（以下、「未検出故障」とよぶ。）のリストが抽出される。ステップＳ８０では、ステップＳ７０で抽出された未検出故障に対して、ドントケア入りのテストパターンが抽出される。ステップＳ９０では、ステップＳ８０で作成されたドントケア入りテストパターンが使用されて故障シミュレーションが実行される。 In step S70, a list of faults not detected in step S60 (hereinafter referred to as “undetected faults”) is extracted. In step S80, a test pattern with don't care is extracted for the undetected failure extracted in step S70. In step S90, a failure simulation is executed using the test pattern with don't care created in step S80.
ステップＳ１００では、ステップＳ９０で検出されなかった故障（以下、「見逃し故障」とよぶ。）のリストが抽出される。ステップＳ１１０では、ステップＳ１００で抽出された見逃し故障に対して、ドントケア入りのテストパターンが抽出される。ステップＳ１２０では、ステップＳ１１０で作成されたドントケア入りテストパターンが使用されて故障シミュレーションが実行される。 In step S100, a list of faults not detected in step S90 (hereinafter referred to as “missing faults”) is extracted. In step S110, a test pattern with don't care is extracted for the missed failure extracted in step S100. In step S120, the failure simulation is executed using the test pattern with don't care created in step S110.
図１５は、図１４のステップＳ５０の処理を詳細に示したフローチャートである。 FIG. 15 is a flowchart showing in detail the process in step S50 of FIG.
ステップＳ５１では、全テストベクトルについて処理を行ったか否かが確認される。行っていれば処理は終了し、行っていなければステップＳ５２に進む。ステップＳ５２では、現在のテストベクトルにおける全必須故障に対して処理を行ったか否かが確認される。行っていればステップＳ５１に戻り、行っていなければステップＳ５３に進む。ステップＳ５３では、必須故障が並列に設定される。ステップＳ５４では、ステップＳ５３で設定された故障に対して、故障シミュレーションが行われる。ステップＳ５５では、ステップＳ５４で行った故障シミュレーションの結果を元に故障伝搬経路が決定される。通常、設定された故障の伝搬経路はひとつとは限らず、複数の経路を伝搬する可能性がある。しかし、故障伝搬経路の決定では、各故障についてひとつの伝搬経路をとおして、外部出力および擬似外部出力まで故障の影響が伝搬すればよいので、ステップＳ５３で設定された故障の影響が多く伝搬している外部出力および擬似外部出力から優先的に選択し、選択された外部出力および擬似外部出力から設定した故障箇所までの経路を故障伝搬経路とする。故障の影響が多く伝搬している外部出力および擬似外部出力から優先的に処理することにより、同じ伝搬経路を多くの故障が伝搬することになり、結果的に設定された故障の検出に必要な信号値の割当が少なくなると考えられる。ステップＳ５６では後述する前方含意操作、限定後方含意操作、或いは限定正当化操作が行われ、外部入力及び擬似外部入力の値が決定される。 In step S51, it is confirmed whether or not processing has been performed for all test vectors. If so, the process ends. If not, the process proceeds to step S52. In step S52, it is confirmed whether or not processing has been performed for all essential faults in the current test vector. If so, the process returns to step S51. If not, the process proceeds to step S53. In step S53, essential faults are set in parallel. In step S54, failure simulation is performed for the failure set in step S53. In step S55, a failure propagation path is determined based on the result of the failure simulation performed in step S54. Normally, the set propagation path of a failure is not limited to one, and there is a possibility of propagating a plurality of paths. However, in determining the failure propagation path, it is only necessary that the influence of the failure propagates to the external output and the pseudo external output through one propagation path for each failure. Therefore, the influence of the failure set in step S53 propagates a lot. A preferential selection is made from the external output and the pseudo external output, and the path from the selected external output and pseudo external output to the set fault location is set as a fault propagation path. By preferentially processing from the external output and pseudo external output that propagate the influence of many faults, many faults propagate through the same propagation path, and as a result, it is necessary to detect the set fault. It is considered that the signal value allocation is reduced. In step S56, a forward implication operation, a limited backward implication operation, or a limited justification operation, which will be described later, is performed, and values of external input and pseudo external input are determined.
図１６は、限定後方含意操作、限定正当化操作を説明するための図であって、図１６（ａ）は限定後方含意操作を説明するための図であり、図１６（ｂ）は限定正当化操作を説明するための図である。図１７は拡張後方含意操作を説明するための図である。ここで、図１６及び図１７では、全ての図において、信号線ｄに値０が設定される場合が示されており、各図に書かれている値は、左側の値がドントケア入りテストパターンの論理値、括弧で書かれている右側の値が元のテストパターンの論理値を表している。
FIG. 16 is a diagram for explaining the limited backward implication operation and the limited justification operation. FIG. 16A is a diagram for explaining the limited backward implication operation, and FIG. It is a figure for demonstrating an operation. FIG. 17 is a diagram for explaining the extended backward implication operation. Here, FIGS. 16 and 17 show the case where the
ドントケア抽出では、元のテストパターンの論理値を参照して必要な値割当が行われるため、各信号線の値はドントケア値か或いは元のテストパターンでの論理値になる。 In the don't care extraction, necessary value assignment is performed with reference to the logical value of the original test pattern, so the value of each signal line is either the don't care value or the logical value of the original test pattern.
図１６（ａ）を参照して、限定後方含意操作では、信号線ｄの値を０にする場合、信号線ａの値を０にするという選択しかない。このように、選択の余地がないものを「含意操作」とよぶ。 Referring to FIG. 16A, in the limited backward implication operation, when the value of the signal line d is set to 0, there is only a selection that the value of the signal line a is set to 0. In this way, an item that has no room for selection is called an “entailment operation”.
図１６（ｂ）を参照して、限定正当化操作では、信号線ｄの値を０にする場合、信号線ａの値を０にする又は信号線ｃの値を０にするという選択がある。このように、選択の余地があるものを「正当化操作」とよぶ。 Referring to FIG. 16B, in the limited justification operation, when the value of the signal line d is set to 0, there is a selection that the value of the signal line a is set to 0 or the value of the signal line c is set to 0. . In this way, what has room for selection is called a “justification operation”.
図１７を参照して、詳細は後述する拡張後方含意操作は、信号線ｄの値を０にする場合、その信号線に対する入力の信号線全ての値を元のテストパターンでの論理値にする操作である。 Referring to FIG. 17, in the extended backward implication operation, which will be described in detail later, when the value of signal line d is set to 0, the values of all the input signal lines for that signal line are converted to logical values in the original test pattern. It is an operation.
図１５に戻って、ステップＳ５５で決定された故障伝搬経路上の信号線は、限定後方含意操作用のスタック（以下、「限定後方含意スタック」とよぶ。）に記憶される。また、故障伝搬経路上の信号線で信号線が複数に分岐している元の信号線は、前方含意操作用のスタック（以下、「前方含意スタック」とよぶ。）に記憶される。なお、前方含意操作は、テストパターン生成で用いられる操作と原理は同じものである。 Returning to FIG. 15, the signal line on the failure propagation path determined in step S55 is stored in a stack for limited back implication operation (hereinafter referred to as “limited back implication stack”). In addition, the original signal line in which the signal line is branched into a plurality of signal lines on the failure propagation path is stored in a stack for forward implication operation (hereinafter referred to as “front implication stack”). Note that the forward implication operation has the same principle as the operation used in test pattern generation.
ステップＳ５６では、前述したような前方含意操作、限定後方含意操作、或いは限定正当化操作が行われるが、その際には前方含意スタック、限定後方含意スタック、限定正当化スタックに記憶されている情報が使用される。 In step S56, the forward implication operation, the limited backward implication operation, or the limited justification operation as described above is performed. At this time, information stored in the forward implication stack, the limited backward implication stack, and the limited justification stack is stored. Is used.
図１８から図２０は、図１５のステップＳ５６の処理を詳細に示したフローチャートである。 18 to 20 are flowcharts showing in detail the process of step S56 of FIG.
ステップＳ５６１では、前方含意スタックに記憶されている信号線があるか否かが確認される。空の場合にはステップＳ５６６に進み、空ではない場合にはステップＳ５６２に進む。 In step S561, it is confirmed whether there is a signal line stored in the front implication stack. If it is empty, the process proceeds to step S566. If it is not empty, the process proceeds to step S562.
ステップＳ５６２では、前方含意スタックに記憶されている信号線が一つ選択される。ステップＳ５６３では、ステップＳ５６２で選択された信号線に対して、前方含意操作が行われる。ステップＳ５６４では、ステップＳ５６３の処理により、ステップＳ５６２で選択された信号線の出力信号値が更新されるか否かが確認される。更新不要の場合にはステップＳ５６１に戻り、更新される場合にはステップＳ５６５に進む。ステップＳ５６５では、ステップＳ５６４において出力信号値が更新されることが確認された信号線が前方含意スタックに記憶される。なお、出力信号線が外部出力又は擬似外部出力の場合は、前方含意スタックへの記憶は行われない。ステップＳ５６５の処理の後は、ステップＳ５６１に戻る。 In step S562, one signal line stored in the front implication stack is selected. In step S563, a forward implication operation is performed on the signal line selected in step S562. In step S564, it is confirmed whether or not the output signal value of the signal line selected in step S562 is updated by the process of step S563. If no update is required, the process returns to step S561, and if updated, the process proceeds to step S565. In step S565, the signal line whose output signal value is confirmed to be updated in step S564 is stored in the front implication stack. When the output signal line is an external output or a pseudo external output, storage in the front implication stack is not performed. After the process of step S565, the process returns to step S561.
ステップＳ５６６では、限定後方含意スタックに記憶されている信号線があるか否かが確認される。空の場合にはステップＳ５７４に進み、空ではない場合にはステップＳ５６７に進む。ステップＳ５６７では、限定後方含意スタックに記憶されている信号線が一つ選択される。ステップＳ５６８では、ステップＳ５６７で選択された信号線が限定後方含意操作可能か否かについて確認される。可能ではない場合にはステップＳ５７３に進み、可能な場合にはステップＳ５６９に進んでステップＳ５６７で選択された信号線に対して限定後方含意操作が行われる。ステップＳ５７０では、ステップＳ５６９の処理により、ステップＳ５６７で選択された信号値を含意した入力信号線が限定後方含意スタックに記憶される。なお、ステップＳ５６７で選択された信号値を含意した入力信号線が外部入力又は擬似外部入力の場合は、限定後方含意スタックへの記憶は行われない。ステップＳ５７１では、ステップＳ５６９の処理により、ステップＳ５６７で選択された信号値を含意した入力信号線が、又は後述するステップＳ５７６の処理により正当化した入力信号線が（図２０参照）、複数に分岐しているか否かが確認される。分岐していない場合にはステップＳ５６６に戻り、分岐している場合にはステップＳ５７２に進む。ステップＳ５７２では、ステップＳ５７１で複数に分岐しているか確認された信号線が前方含意スタックに記憶され、それに引き続く処理としてステップＳ５６１に戻る。 In step S566, it is confirmed whether there is a signal line stored in the limited rear implication stack. If it is empty, the process proceeds to step S574, and if it is not empty, the process proceeds to step S567. In step S567, one signal line stored in the limited back implication stack is selected. In step S568, it is confirmed whether or not the signal line selected in step S567 is capable of the limited rear implication operation. If not possible, the process proceeds to step S573. If possible, the process proceeds to step S569, and the limited back implication operation is performed on the signal line selected in step S567. In step S570, the input signal line implying the signal value selected in step S567 is stored in the limited rear implication stack by the process of step S569. If the input signal line implying the signal value selected in step S567 is an external input or a pseudo external input, no storage in the limited rear implication stack is performed. In step S571, the input signal line implying the signal value selected in step S567 by the process of step S569 or the input signal line justified by the process of step S576 described later (see FIG. 20) is branched into a plurality. It is confirmed whether or not. If it is not branched, the process returns to step S566, and if it is branched, the process proceeds to step S572. In step S572, the signal line confirmed to be branched into a plurality in step S571 is stored in the front implication stack, and the process returns to step S561 as a subsequent process.
ステップＳ５７３では、ステップＳ５６７で選択された信号線が限定正当化スタックに記憶され、それに引き続く処理としてステップＳ５６６に戻る。 In step S573, the signal line selected in step S567 is stored in the limited justification stack, and the process returns to step S566 as subsequent processing.
ステップＳ５７４では、限定正当化スタックに記憶されている信号線があるか否かが確認され、空の場合には処理が終了し、空ではない場合にはステップＳ５７５に進む。ステップＳ５７５では、限定正当化スタックに記憶されている信号線が一つ選択される。ステップＳ５７６では、ステップＳ５７５で選択された信号線に対して、限定正当化操作が行われる。ステップＳ５７７では、ステップＳ５７６の処理により、ステップＳ５７５で選択された信号値を正当化した入力信号線が限定後方含意スタックに記憶される。なお、ステップＳ５７５で選択された信号値を正当化した入力信号線が外部入力又は擬似外部入力の場合は、限定後方含意スタックへの記憶は行われない。これに引き続く処理としては、ステップＳ５７１に進む。 In step S574, it is confirmed whether there is a signal line stored in the limited justification stack. If the signal line is empty, the process ends. If not empty, the process proceeds to step S575. In step S575, one signal line stored in the limited justification stack is selected. In step S576, a limiting justification operation is performed on the signal line selected in step S575. In step S577, the input signal line that justifies the signal value selected in step S575 is stored in the limited rear implication stack by the process in step S576. When the input signal line that justifies the signal value selected in step S575 is an external input or a pseudo external input, the storage to the limited back implication stack is not performed. As a process subsequent to this, the process proceeds to step S571.
ところで、図１４のステップＳ８０の処理はステップＳ５０の処理と同様であり、ステップＳ５０およびＳ８０の値割当時（ステップＳ５６参照）、（ａ）限定後方含意操作、（ｂ）限定正当化操作を使用することで、元のテストパターンで検出できる故障のほとんどを検出可能なドントケア入りのテストパターンが得られる。しかし、稀に見逃される故障があり、この見逃し故障に関しては、図１４のステップＳ１１０の値割当時に、（ｂ）限定正当化操作を使用せず、（ａ）限定後方含意操作と（ｃ）拡張後方含意操作が使用される。 By the way, the process of step S80 of FIG. 14 is the same as the process of step S50, and at the time of value assignment of steps S50 and S80 (see step S56), (a) limited backward implication operation and (b) limited justification operation are used. By doing so, a test pattern with don't care that can detect most of the faults that can be detected with the original test pattern is obtained. However, there is a fault that is rarely overlooked. Regarding this missed fault, (b) the limited justification operation and (c) the extended back implication operation are not used when assigning the value in step S110 of FIG. Back implication operation is used.
図２１は、図１４におけるステップＳ１１０での値割当処理（図１５のステップＳ５６に対応する。）を詳細に示したフローチャートである。なお、図１５のステップＳ５５に対応するステップＳ１１０内の処理では、限定後方含意スタックに記憶していた信号線を後方含意操作用スタックに記憶し、前方含意スタックへの記憶は行われないものとしている。 FIG. 21 is a flowchart showing in detail the value assignment process (corresponding to step S56 in FIG. 15) in step S110 in FIG. In the processing in step S110 corresponding to step S55 in FIG. 15, the signal line stored in the limited rear implication stack is stored in the rear implication stack, and is not stored in the front implication stack. Yes.
ステップＳ１１０１では、後方含意スタックに記憶されている信号線があるか否かが確認される。空の場合には処理が終了し、空ではない場合にはステップＳ１１０２に進む。ステップＳ１１０２では、後方含意スタックに記憶されている信号線が一つ選択される。ステップＳ１１０３では、ステップＳ１１０２で選択された信号線に故障の影響が伝搬しているか否かが確認される。伝搬していることが確認された場合にはステップＳ１１０６に進み、伝搬していることが確認されない場合にはステップＳ１１０４に進む。ステップＳ１１０４では、ステップＳ１１０２で選択された信号線に対して、限定後方含意操作が行われる。ステップＳ１１０５では、ステップＳ１１０４の処理により、ステップＳ１１０２で選択された信号値を含意した入力信号線が後方含意スタックに記憶される。なお、ステップＳ１１０２で選択された信号値を含意した入力信号線が外部入力又は擬似外部入力の場合は行われない。ステップＳ１１０６では、ステップＳ１１０２で選択された信号線に対して、拡張後方含意操作が行われる。ステップＳ１１０７では、ステップＳ１１０４の処理により、ステップＳ１１０２で選択された信号値を含意した入力信号線が後方含意スタックに記憶される。なお、ステップＳ１１０２で選択された信号値を含意した入力信号線が外部入力又は擬似外部入力の場合は、後方含意スタックへの記憶は行われない。 In step S1101, it is confirmed whether there is a signal line stored in the rear implication stack. If it is empty, the process ends. If it is not empty, the process proceeds to step S1102. In step S1102, one signal line stored in the rear implication stack is selected. In step S1103, it is confirmed whether or not the influence of the failure is propagated to the signal line selected in step S1102. If it is confirmed that it is propagated, the process proceeds to step S1106. If it is not confirmed that it is propagated, the process proceeds to step S1104. In step S1104, a limited back implication operation is performed on the signal line selected in step S1102. In step S1105, the input signal line implying the signal value selected in step S1102 is stored in the rear implication stack by the process of step S1104. It is not performed when the input signal line implying the signal value selected in step S1102 is an external input or a pseudo external input. In step S1106, an extended backward implication operation is performed on the signal line selected in step S1102. In step S1107, the input signal line implying the signal value selected in step S1102 is stored in the rear implication stack by the process of step S1104. Note that if the input signal line implying the signal value selected in step S1102 is an external input or a pseudo external input, storage in the rear implication stack is not performed.
ところで、ＬＳＩの大規模化・高速化・微細化に伴い、これまでにはなかったテストへの様々な要求や問題が生じてきている。例えば、単一縮退故障に対して生成されたテストパターンでは検出できない遅延故障などの他の故障モデルへの対応、テストデータ量やテスト時間の削減、テスト時の消費電力の低減が挙げられる。このような問題等は、ドントケアの数が多いほど解決される可能性が高い。 By the way, with the increase in scale, speed, and miniaturization of LSIs, various demands and problems for tests that have not existed before have arisen. For example, it is possible to cope with other fault models such as delay faults that cannot be detected by a test pattern generated for a single stuck-at fault, reduction of test data amount and test time, and reduction of power consumption during testing. Such problems and the like are more likely to be solved as the number of don't cares increases.
しかしながら、従来の方法では、図１６に示すとおり、（ａ）限定後方含意操作、（ｃ）拡張後方含意操作では値が一意に決定するが、（ｂ）限定正当化操作では選択の余地がある。そのため、（ｂ）限定正当化操作を用いた場合、図１４のステップＳ５０およびＳ８０内の値割当の結果、得られるドントケア入りのテストパターンはドントケア数が最多のものとはいえない。 However, in the conventional method, as shown in FIG. 16, the value is uniquely determined in (a) limited backward implication operation and (c) extended backward implication operation, but (b) there is room for selection in the limited justification operation. . Therefore, when (b) limited justification operation is used, the test pattern with don't care obtained as a result of value assignment in steps S50 and S80 in FIG. 14 cannot be said to have the largest number of don't cares.
ゆえに、本発明の目的は、論理回路に対するテストパターンにおける外部入力値に含まれるドントケア値の数を多くし、テストパターンの最適化を図ってテスト時の消費電力の削減等を実現可能な抽出方法を提供することである。 Therefore, an object of the present invention is to provide an extraction method capable of increasing the number of don't care values included in external input values in a test pattern for a logic circuit, optimizing the test pattern, and reducing power consumption during testing. Is to provide.
本発明は、請求項１に係る発明が、論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出する装置であって、前記論理回路における正当化すべき所定の信号線を選択する選択手段と、前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするマーク手段と、前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線に対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てる割当手段と、前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求める演算手段と、を備える。また、請求項２に係る発明は、論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出する方法であって、選択手段が、前記論理回路における正当化すべき所定の信号線を選択するステップと、マーク手段が、前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするステップと、割当手段が、前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線に対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てるステップと、演算手段が、前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めるステップと、を含む。さらに、請求項３に係る発明は、コンピュータに、選択手段が、前記論理回路における正当化すべき所定の信号線を選択するステップと、マーク手段が、前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするステップと、割当手段が、前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線に対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てるステップと、演算手段が、前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めるステップと、を実行させて、前記論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出するためのプログラムである。
The invention according to
これにより、外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めることができ、言い換えればドントケア値の個数が最大となる信号値の組み合わせを求めることができる。 Accordingly, a combination of signal values that minimizes the number of definite values included in the external input value can be obtained, in other words, a combination of signal values that maximizes the number of don't care values can be obtained.
なお、上記選択される所定の信号線が単数の場合には割り当てられた論理関数の従属問題を解けばよいが、上記選択される所定の信号線が複数の場合にはそれぞれに対して割り当てられた論理関数の積によって定まる論理関数の従属問題を解けばよい。 Note that when the number of the predetermined signal lines selected is single, it is sufficient to solve the dependency problem of the assigned logical function. However, when the number of the predetermined signal lines selected is plural, the assignment is performed for each. Solving the logic function dependency problem determined by the product of the logic functions.
また、上記発明は論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出する方法としているが、論理回路に対するテストパターンにおける外部入力値に含まれるドントケア値を抽出する方法発明として捉えなおしてもよく、テストパターン生成方法という方法発明として捉えなおしてもよい。 Further, the above invention is a method for extracting a deterministic value included in an external input value in a test pattern for a logic circuit, but it is reinterpreted as a method invention for extracting a don't care value included in an external input value in a test pattern for a logic circuit. Alternatively, it may be reinterpreted as a method invention called a test pattern generation method.
さらに、本発明を含む上記これらの方法発明に対し、その方法をコンピュータに実行させることが可能なプログラムという発明として捉えなおしてもよく、そのプログラムを記録した記録媒体という発明として捉えなおしてもよい。 Furthermore, the above method inventions including the present invention may be reconsidered as an invention of a program capable of causing a computer to execute the method, or may be reconsidered as an invention of a recording medium recording the program. .
さらに、本発明を含む上記これらの方法発明ではなく、装置発明として捉えなおしてもよい。 Furthermore, it may be re-recognized as an apparatus invention instead of the above method inventions including the present invention.
本発明によれば、外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めることができ、言い換えればドントケア値の個数が最大となる信号値の組み合わせを求めることができる。それにより、単一縮退故障の検出は保証したうえで、テストベクトルの統合によるテスト圧縮、テストパターンの符号化やＬＦＳＲを用いたテストパターン発生によるテスト圧縮、テスト時の消費電力の削減、単一縮退故障以外の故障検出能力の向上、精確な故障位置指摘等において、その効果を最大限に引き出すテストパターンを求めることができる。 According to the present invention, a combination of signal values that minimizes the number of deterministic values included in the external input value can be obtained, in other words, a combination of signal values that maximizes the number of don't care values can be obtained. This guarantees the detection of single stuck-at faults, test compression by integrating test vectors, test compression by test pattern encoding and test pattern generation using LFSR, reduction of power consumption during testing, single It is possible to obtain a test pattern that maximizes the effect of improving fault detection capability other than stuck-at faults and accurately indicating fault locations.
図１は本発明の実施の形態にかかるテストパターン生成装置を示したブロック図であり、図２は図１のドントケア入りテストパターン抽出部の内部構成を示した図である。 FIG. 1 is a block diagram showing a test pattern generation apparatus according to an embodiment of the present invention, and FIG. 2 is a diagram showing an internal configuration of a test pattern extraction unit with don't care shown in FIG.
テストパターン生成装置１は、処理部３と、メモリ部５とを備える。処理部３は、ネットリスト読込み部７と、初期故障リスト生成部９と、検出目標故障リスト選択部１１と、故障シミュレーション部１３と、ドントケア入りテストパターン抽出部１５と、テストパターン読込み部１７とを備える。
The test
図２に示すようにドントケア入りテストパターン抽出部１５は確定値抽出部１５１を備え、確定値抽出部１５１は、選択部１５１１と、マーク部１５１２と、割当部１５１３と、演算部１５１４とを備える。
As shown in FIG. 2, the test
図１に戻って、メモリ部５は、回路情報部１９と、故障リスト部２１と、ドントケア入りテストパターン部２３と、テストパターン部２５とを備える。
Returning to FIG. 1, the
テストパターン生成装置１は、データ記憶装置２７との間においてデータ通信を行え得る。具体的には、データ記憶装置２７に記憶されているネットリストを示すデータが処理部３のネットリスト読込み部７により読み込まれ、データ記憶装置２７に記憶されているテストパターンを示すデータが処理部３のテストパターン読込み部１７により読み込まれ、処理部３のドントケア入りテストパターン抽出部１５が抽出したドントケア抽出テストパターンを示すデータがデータ記憶装置２７に記憶される。ネットリスト読込み部７から回路情報部１９には読み込まれたネットリストを示すデータが送られ、回路情報部１９には回路情報が蓄積され、その回路情報が初期故障リスト生成部９及び故障シミュレーション部１３に送られる。初期故障リスト生成部９で生成された初期故障リストを示すデータは故障リスト部２１に送られる。故障リスト部２１は、検出目標故障リスト選択部１１及び故障シミュレーション部１３とデータ交換をして故障リストを更新するとともに、故障リストを示すデータをドントケア入りテストパターン抽出部１５に送る。また、テストパターン読込み部１７で読み込まれたテストパターンを示すデータは、テストパターン部２５に送られ、それからさらにドントケア入りテストパターン抽出部１５及び故障シミュレーション部１３に送られる。ドントケア入りテストパターン抽出部１５は、テストパターン部２５から受け取ったテストパターンについての情報と故障リスト部２１から受け取った故障リストについての情報から抽出したドントケア入りテストパターンを示すデータをドントケア入りテストパターン部２３に送る。故障シミュレーション部１３はこのドントケア入りテストパターン部２３からのドントケア入りテストパターンを示すデータも受け取っており、上記した他の入力されたデータをも用いてシミュレーションを実行する。なお、テストパターン生成装置１は、入出力制御装置２９を介して入力装置３１からのデータ入力を受けることができ、入出力制御装置２９を介して出力装置３３に対してデータ出力を行える。
The test
図３から図５は、本発明の実施の形態にかかる抽出方法を説明するためのフローチャートである。 3 to 5 are flowcharts for explaining the extraction method according to the embodiment of the present invention.
図３から図５は、図１８から図２０に対応しており、図１９及び図２０に示すステップＳ５７３以降の処理に代えてステップＳＴ５７３以降の処理が図４及び図５では採用されている。なお、以下の図３から図５に示す処理説明において、ステップＳ５６１からステップＳ５７２までの処理は共通であるため説明を省略する。 FIGS. 3 to 5 correspond to FIGS. 18 to 20, and the processes after step ST 573 are employed in FIGS. 4 and 5 instead of the processes after step S 573 shown in FIGS. 19 and 20. In the process description shown in FIGS. 3 to 5 below, the process from step S561 to step S572 is the same, and the description is omitted.
ステップＳＴ５７３とステップＳＴ５７４の処理は図１９のステップＳ５７３と図２０のステップＳ５７４と同様であるが、ステップＳＴ５７４において正当化が必要な信号線を記憶するスタック（以下、「正当化スタック」とよぶ。）に記憶されている信号線があるか否かが確認される。空の場合にはステップＳＴ５７８に進み、空ではない場合にはステップＳＴ５７５に進む。ステップＳＴ５７５では、図２の選択部１５１１により正当化スタックに記憶されている信号線が一つ選択される。ステップＳＴ５７６では、図２のマーク部１５１２により、ステップＳＴ５７５で選択された信号線を正当化するのに関係のある信号線がマークされる。ステップＳＴ５７７では、割当部１５１３により、ステップＳＴ５７５で選択された信号線を正当化する論理関数が作成されて割り当てられる。この論理関数は、マークされた信号線のうち外部入力信号線から選択された信号線までの論理回路の信号線に対して適用される論理関数であって、選択された信号線を正当化するための所定の演算規則に従って割り当てられたものである。そして、ステップＳＴ５７７の処理に引き続く処理はステップＳＴ５７４の処理であり、このループ処理が行われた結果、正当化スタックが空であると確認されるとステップＳＴ５７８では、ステップＳＴ５７７で作成された各信号線を正当化する論理関数の積をとった論理関数が作成されて割り当てられる。そして、ステップＳＴ５７９では、図２の演算部１５１４により、ステップＳＴ５７８で作成された論理関数の従属問題が解かれる。
The processing in step ST573 and step ST574 is the same as that in step S573 in FIG. 19 and step S574 in FIG. 20, but a stack for storing signal lines that need to be justified in step ST574 (hereinafter referred to as “justification stack”). ) Is confirmed whether there is a signal line stored. If it is empty, the process proceeds to step ST578. If it is not empty, the process proceeds to step ST575. In step ST575, one signal line stored in the justification stack is selected by the
図６は、図５のステップＳＴ５７６の処理を詳細に示したフローチャートである。図７は上記マークに使われる追跡規則の一例を示した図である。 FIG. 6 is a flowchart showing in detail the process of step ST 576 of FIG. FIG. 7 is a diagram showing an example of the tracking rule used for the mark.
図５のステップＳＴ５７６では、ステップＳＴ５７５で選択された信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするため、入力側に向かって追跡を行う。ここでの追跡規則は図７のようなものであり、図中に書かれている値は元のテストパターンの論理値を表している。 In step ST576 of FIG. 5, the signal lines related to justify the signal line selected in step ST575 are traced toward the input side in order to mark the signal lines according to a predetermined tracking rule. The tracking rule here is as shown in FIG. 7, and the value written in the figure represents the logical value of the original test pattern.
図７に示すように、基本的には、追跡規則は（ａ）出力値が制御されているとき、（ｂ）出力値が制御されていないときに分けられる。ここで、出力値が制御されているときとは、あるゲートにおいて、入力値が一つでもある値ならば他の入力値に関わらず、出力値が決定する状態のことをいう。例えば、ＡＮＤゲートの場合、一つでも入力値が０ならば、出力値は０になる。このような状態を出力値が制御されているという。図７（ａ）の出力値が制御されているときは、入力が制御値の信号線がマークされる。図７の（ａ）において、ｄの出力値は０で制御されているので、入力で制御値をもっている信号線ａとｃがマークされる。一方、図７の（ｂ）の出力値が制御されていないときは、全ての入力信号線がマークされる。図７の（ｂ）において、ｄの出力値は１で制御されていないので、全ての入力信号線ａ、ｂ、ｃがマークされる。なお、ＸＯＲゲートのように出力値が制御されていないゲートやＮＯＴゲートのように出力信号線に対して、入力信号線が一つしかないゲートについては、全ての入力信号線がマークされる。つまり、（ｂ）の出力値が制御されていないときと同様な処理が行われる。 As shown in FIG. 7, basically, the tracking rule is divided when (a) the output value is controlled and (b) when the output value is not controlled. Here, when the output value is controlled, it means a state in which an output value is determined regardless of other input values in a certain gate if there is even one input value. For example, in the case of an AND gate, if even one input value is 0, the output value is 0. This state is called output value control. When the output value in FIG. 7A is controlled, a signal line whose input is a control value is marked. In FIG. 7A, since the output value of d is controlled at 0, the signal lines a and c having the control value at the input are marked. On the other hand, when the output value in FIG. 7B is not controlled, all input signal lines are marked. In FIG. 7B, since the output value of d is not controlled by 1, all the input signal lines a, b and c are marked. Note that all input signal lines are marked for a gate that has only one input signal line relative to an output signal line, such as a gate whose output value is not controlled, such as an XOR gate, or a NOT gate. That is, the same processing as when the output value of (b) is not controlled is performed.
図６を用いて、このような追跡規則を考慮した処理を説明する。 With reference to FIG. 6, processing that considers such tracking rules will be described.
ステップＳＴ５７６１では、正当化信号線が追跡スタックに格納される。追跡スタックとは、正当化に関係のある信号線を格納するためのスタックであり、格納されている信号線について、図７のような追跡規則を適用する。ステップＳＴ５７６２では、追跡スタックが空であるか否かが確認される。空の場合には処理が終了し、空ではない場合にはステップＳＴ５７６３に進み、追跡スタックに記憶されている信号線が一つ選択される。ステップＳＴ５７６４では、ステップＳＴ５７６３で選択された信号線がマークされる。ステップＳＴ５７６５では、ステップＳＴ５７６３で選択された信号線が外部入力または擬似外部入力であるか否かが確認される。外部入力または擬似外部入力である場合にはステップＳＴ５７６２に戻り、外部入力または擬似外部入力でない場合にはステップＳＴ５７６６へ進む。ステップＳＴ５７６６では、ステップＳＴ５７６３で選択された信号線の値が制御されているか否かが確認される。制御されている場合にはステップＳＴ５７６８に進み、制御されていない場合にはステップＳＴ５７６７に進む。ステップＳＴ５７６７では、ステップＳ５７６３で選択された信号線の全入力信号線が追跡スタックに格納される。ステップＳ５７６８では、ステップＳ５７６４で選択された信号線の入力信号線のうち、信号値が制御値である信号線が追跡スタックに格納される。 In Step ST5761, the justified signal line is stored in the tracking stack. The tracking stack is a stack for storing signal lines related to justification, and the tracking rule as shown in FIG. 7 is applied to the stored signal lines. In Step ST5762, it is confirmed whether or not the tracking stack is empty. If it is empty, the process ends. If it is not empty, the process proceeds to step ST5763, and one signal line stored in the tracking stack is selected. In step ST5764, the signal line selected in step ST5763 is marked. In step ST5765, it is confirmed whether or not the signal line selected in step ST5763 is an external input or a pseudo external input. If it is an external input or pseudo external input, the process returns to step ST5762, and if it is not an external input or pseudo external input, the process proceeds to step ST5766. In step ST5766, it is confirmed whether or not the value of the signal line selected in step ST5763 is controlled. If it is controlled, the process proceeds to step ST5768. If it is not controlled, the process proceeds to step ST5767. In step ST5767, all the input signal lines of the signal line selected in step S5763 are stored in the tracking stack. In step S5768, the signal line whose signal value is the control value among the input signal lines selected in step S5764 is stored in the tracking stack.
図８は、正当化信号線がｌの時に図７の追跡規則に従って図６のフローを適用したときの例を示した図であり、結果として信号線ｂ、ｃ、ｅ、ｇ、ｈ、ｊ、ｌがマークされる。具体的には、以下のような処理となる。ステップＳＴ５７６１において追跡スタックに信号線ｌが格納される。ステップＳＴ５７６２において追跡スタックに信号線ｌが格納されているため、空でないことが確認される。ステップＳＴ５７６３において追跡スタックから信号線ｌが選択される。ステップＳＴ５７６４において信号線ｌがマークされる。ステップＳＴ５７６５において信号線ｌが外部入力および擬似外部入力でないことが確認される。ステップＳＴ５７６６において信号線ｌの値０は制御されていることが確認される。ステップＳＴ５７６８において信号線ｌの入力信号線ｅおよびｊが制御値であるため、信号線ｅ、ｊが追跡スタックに格納される。ステップＳＴ５７６２において追跡スタックに信号線ｅ、ｊが格納されているため、空でないことが確認される。ステップＳＴ５７６３において追跡スタックから信号線ｅが選択される。ステップＳＴ５７６４において信号線ｅがマークされる。ステップＳＴ５７６５において信号線ｅが外部入力であることが確認される。ステップＳＴ５７６２において追跡スタックに信号線ｊが格納されているため、空でないことが確認される。ステップＳＴ５７６３において追跡スタックから信号線ｊが選択される。ステップＳＴ５７６４において信号線ｊがマークされる。ステップＳＴ５７６５において信号線ｊが外部入力および擬似外部入力でないことが確認される。ステップＳＴ５７６６において信号線ｊの値０はＯＲゲートの出力であり、ｇ，ｈによって制御されていないことが確認される。ステップＳＴ５７６７において信号線ｊの全入力信号線ｇおよびｈが追跡スタックに格納される。以上のような操作を繰り返すことにより、信号線ｂ、ｃ、ｅ、ｇ、ｈ、ｊ、ｌがマークされる。
FIG. 8 is a diagram showing an example of applying the flow of FIG. 6 according to the tracking rule of FIG. 7 when the justification signal line is l, and as a result, the signal lines b, c, e, g, h, j , L are marked. Specifically, the processing is as follows. In step ST5761, the signal line l is stored in the tracking stack. In step ST5762, since the signal line l is stored in the tracking stack, it is confirmed that it is not empty. In step ST5763, the signal line l is selected from the tracking stack. In step ST5764, the signal line l is marked. In step ST5765, it is confirmed that the signal line l is not an external input or a pseudo external input. In step ST5766, it is confirmed that the
図９は、図５のステップＳＴ５７７の詳細を示すフローチャートである。図１０は前述した論理関数の割当に使われる演算規則の一例を示した図である。 FIG. 9 is a flowchart showing details of step ST577 in FIG. FIG. 10 is a diagram showing an example of calculation rules used for the above-described logical function assignment.
図５のステップＳＴ５７７では、ステップＳＴ５７５で選択された信号線を正当化するために確定しなければならない外部出力および擬似外部出力の組合せを判定する論理関数を求めるため、ステップＳＴ５７６でマークされた外部入力および擬似外部入力からＳ５７５で選択された信号線までの集合演算が行われる。ここでの演算規則は、図１０のようになる。図中に書かれている値は、元のテストパターンの論理値を表している。図中の太線の信号線は、図５のステップＳＴ５７６でマークされた信号線を表している。また、Ｌａという表記は、入力側から図１０の演算規則により信号線ａに伝搬されてきた要素を表す。 In step ST577 of FIG. 5, in order to obtain a logical function for determining the combination of the external output and the pseudo external output that must be confirmed in order to justify the signal line selected in step ST575, the external marked in step ST576 is obtained. A set operation from the input and pseudo external input to the signal line selected in S575 is performed. The calculation rule here is as shown in FIG. The value written in the figure represents the logical value of the original test pattern. The thick signal lines in the figure represent the signal lines marked in step ST576 in FIG. The notation La represents an element that has been propagated from the input side to the signal line a according to the calculation rule of FIG.
図１０に示すように、基本的に、演算規則は、（ａ）出力値が制御されているとき、（ｂ）出力値が制御されていないときにわけられる。図１０（ａ）の出力値が制御されているときは、マークされておりかつ制御値をもつ入力信号線に伝搬している要素の和演算が行われる。図１０（ａ）において、ｄの出力値は０で制御されているので、マークされておりかつ制御値をもっている入力信号線ａとｃに伝搬している要素ＬａとＬｃの和がとられる。一方、図１０（ｂ）の出力値が制御されていないときは、マークされている全入力信号線に伝搬している要素の積演算が行われる。図１０（ｂ）において、ｄの出力値は１で制御されていないので、マークされている入力信号線ａ、ｂ、ｃに伝搬している要素ＬａとＬｂとＬｃの積がとられる。なお、ＸＯＲゲートのように出力値が制御されないゲートやＮＯＴゲートのように出力信号線に対して入力信号線が１つしかないゲートについては、マークされている全入力信号線に伝搬している要素の積演算が行われる。つまり、（ｂ）の出力値が制御されていないときと同じ処理が行われる。 As shown in FIG. 10, the calculation rule is basically divided into (a) when the output value is controlled and (b) when the output value is not controlled. When the output value in FIG. 10A is controlled, the sum operation of the elements that are marked and propagated to the input signal line having the control value is performed. In FIG. 10A, since the output value of d is controlled at 0, the sum of elements La and Lc propagating to the input signal lines a and c that are marked and have the control value is taken. On the other hand, when the output value in FIG. 10B is not controlled, the product operation of the elements propagated to all the input signal lines marked is performed. In FIG. 10B, since the output value of d is not controlled by 1, the product of the elements La, Lb and Lc propagating to the marked input signal lines a, b and c is taken. Note that gates whose output values are not controlled, such as XOR gates, and gates that have only one input signal line relative to the output signal line, such as NOT gates, are propagated to all input signal lines that are marked. Element product operation is performed. That is, the same processing as when the output value of (b) is not controlled is performed.
図９を用いて、このような演算規則を考慮した処理について説明する。 With reference to FIG. 9, processing in consideration of such calculation rules will be described.
ステップＳＴ５７７１では、図５のステップ５７６によりマークされた外部入力および擬似外部入力の要素がその信号線自身とされる。ステップＳＴ５７７２では、図５のステップＳＴ５７６によりマークされた外部入力および擬似外部入力の出力でマークがある信号線がイベントリストに登録される。ステップＳＴ５７７３では、イベントリストが空であるか否かが確認される。空である場合にはステップＳＴ５７７９に進み、空ではない場合にはステップＳＴ５７７４に進む。ステップＳＴ５７７４では、イベントリスト順に登録されている適当な信号線が一つ選択される。信号線は、外部入力および擬似外部入力に近いものから順番に選択される。ステップＳＴ５７７５では、ステップＳＴ５７７４で選択された信号線の値が制御されているか否かが確認される。制御されている場合にはステップＳＴ５７７７に進み、制御されていない場合にはステップＳＴ５７７６に進む。ステップＳＴ５７７６では、ステップＳＴ５７７４で選択された信号線の入力信号線のうちマークがある全信号線に伝搬している要素の積集合がとられる。ステップＳＴ５７７７では、ステップＳＴ５７７４で選択された信号線の入力信号線のうちマークがあり制御値をもつ全信号線に伝搬している要素の和集合がとられる。ステップＳＴ５７７８では、ステップＳＴ５７７４で選択された信号線の出力信号線のうちマークがある全信号線がインベントリストへ登録される。ステップＳＴ５７７９では、正当化したい信号線に伝搬している要素の和集合がひとつの論理関数として記憶され、処理が終了する。 In step ST5771, the elements of the external input and pseudo external input marked in step 576 in FIG. 5 are the signal lines themselves. In step ST 5772, signal lines with marks in the external input and pseudo external input outputs marked in step ST 576 in FIG. 5 are registered in the event list. In step ST5773, it is confirmed whether or not the event list is empty. If it is empty, the process proceeds to step ST5779. If it is not empty, the process proceeds to step ST5774. In Step ST5774, one appropriate signal line registered in the order of the event list is selected. The signal lines are selected in order from those close to the external input and the pseudo external input. In step ST5775, it is confirmed whether or not the value of the signal line selected in step ST5774 is controlled. If it is controlled, the process proceeds to step ST5777, and if it is not controlled, the process proceeds to step ST5777. In step ST5776, a product set of elements propagating to all signal lines with marks among the input signal lines selected in step ST5774 is taken. In step ST5777, the union of the elements propagated to all the signal lines that have the mark and have the control value among the input signal lines of the signal line selected in step ST5774 is taken. In step ST5778, all signal lines with marks are registered in the inventory list among the output signal lines selected in step ST5774. In Step ST5779, the union of elements propagating to the signal line to be justified is stored as one logical function, and the process ends.
図１１は、正当化信号線がｌの時に、図１０の演算規則に従い、図９のフローを適用したときの例を説明するための図であり、結果として得られる論理関数は、Ｆl=（ｂｃ）v（ｅ）である。具体的には、以下のような処理となる。ステップＳＴ５７７１において、マークがある外部入力線ｂとｃとｅに自分自身Ｌｂ＝｛ｂ｝、Ｌｃ＝｛ｃ｝、Ｌｅ＝｛ｅ｝が記憶される。ステップＳＴ５７７２において、マークがある外部入力線ｂとｃとｅの出力でマークがある信号線ｇ、ｈ、ｌがベントリストに登録される。ステップＳＴ５７７３において、信号線ｇ、ｈ、ｌが登録されているため、空でないことが確認される。ステップＳＴ５７７４において、イベントリストに登録されている信号線のうち外部入力に近い信号線ｇが選択される。ステップＳＴ５７７５において、信号線ｇは信号線ｂが枝分かれしており、出力値が制御されていないと確認される。ステップＳＴ５７７６において、選択信号線ｇの入力信号線でマークがある信号線ｂに伝搬している要素Ｌｂ＝｛ｂ｝の積集合がとられ、Ｌｇ＝｛ｂ｝とする。選択信号線ｇの出力でマークがある信号線ｊがイベントリストへ登録される。ステップＳＴ５７７３において、信号線ｈ、ｊ、ｌが登録されているため、空でないことが確認される。ステップＳＴ５７７４において、イベントリストに登録されている信号線のうち外部入力に近い信号線ｈが選択される。ステップＳＴ５７７５において、信号線ｈはＡＮＤゲートの出力で値が０なので、制御されていると確認される。ステップＳＴ５７７７において、選択信号線ｈの入力信号線でマークがあり制御値をもつ信号線ｃに伝搬している要素Ｌｃ＝｛ｃ｝の和集合がとられ、Ｌｈ＝｛ｃ｝とする。以上のような操作を繰り返すことにより、正当化信号線ｌに伝搬している要素はＬｌ＝｛ｂｃ、ｅ｝となる。ステップＳＴ５７７９において、正当化信号線ｌに伝搬している要素Ｌｌ＝｛ｂｃ、ｅ｝の和演算が行われ、論理関数Ｆl=（ｂｃ）v（ｅ）が得られる。ここで、得られる論理関数を正当化積和形論理関数とよぶ。正当化積和形論理関数ＦについてＦ＝１とする信号線の組合せが、正当化したい信号線を正当化するために設定必要な信号線となる。この例の場合、Ｆｌ=（ｂｃ）v（ｅ）＝１となるのは、（ｂ，ｃ）＝（１，１）または（ｅ）＝（１）なので、外部入力ｂ，ｃまたは外部入力ｅを元の値、つまり、（ｂ，ｃ）＝（０，０）または（ｅ）＝（０）と設定することで、信号線ｌを値０に正当化することができる。このことにより、信号線ｌを正当化するために必要な確定値の数を最小とする割当は、（ｅ）＝（０）とすればよいことがわかる。
FIG. 11 is a diagram for explaining an example in which the flow of FIG. 9 is applied according to the operation rule of FIG. 10 when the justification signal line is l, and the resulting logical function is Fl = ( bc) v (e). Specifically, the processing is as follows. In Step ST5771, Lb = {b}, Lc = {c}, and Le = {e} are stored in the external input lines b, c, and e with marks. In step ST 5772, the signal lines g, h, and l with the marks at the outputs of the external input lines b, c, and e with the marks are registered in the vent list. In step ST5773, since the signal lines g, h, and l are registered, it is confirmed that they are not empty. In step ST5774, the signal line g close to the external input is selected from the signal lines registered in the event list. In Step ST5775, it is confirmed that the signal line g is branched from the signal line g and the output value is not controlled. In Step ST5776, a product set of elements Lb = {b} propagating to the signal line b with the mark on the input signal line of the selection signal line g is taken, and Lg = {b} is set. A signal line j with a mark at the output of the selection signal line g is registered in the event list. In step ST5773, since the signal lines h, j, and l are registered, it is confirmed that they are not empty. In Step ST5774, the signal line h close to the external input is selected from the signal lines registered in the event list. In Step ST5775, since the signal line h is the output of the AND gate and has a value of 0, it is confirmed that it is controlled. In Step ST5777, the union of the elements Lc = {c} that are propagated to the signal line c that has a mark on the input signal line of the selection signal line h and has the control value is taken, and Lh = {c}. By repeating the above operation, the element propagating to the justification signal line l becomes Ll = {bc, e}. In step ST5779, the sum operation of the elements Ll = {bc, e} propagating to the justification signal line l is performed, and the logical function Fl = (bc) v (e) is obtained. Here, the obtained logic function is called a justified product-sum type logic function. A combination of signal lines with F = 1 for the justified product-sum logic function F becomes a signal line that needs to be set in order to justify the signal line to be justified. In this example, Fl = (bc) v (e) = 1 is (b, c) = (1, 1) or (e) = (1), so that the external input b, c or the external input By setting e to the original value, that is, (b, c) = (0, 0) or (e) = (0), the signal line l can be justified to the
図１２は、図１１に示した例示の場合（正当化する信号線が１つの場合）と異なり、複数の正当化する信号線が存在する場合において、図１０の演算規則に従い、図９のフローを適用したときの例を説明するための図である。ここでの正当化する信号線はｋ、ｌと複数存在している。正当化する信号線ｋおよびｌのそれぞれに対して、図５のステップＳ５７５からステップＳＴ５７７が適用される。その結果、それぞれの正当化積和形論理関数が下記のように求まる。 FIG. 12 is different from the example shown in FIG. 11 (in the case where there is one signal line to be justified), in the case where there are a plurality of signal lines to be justified, according to the operation rule of FIG. It is a figure for demonstrating an example when applying. Here, there are a plurality of signal lines to be justified, k and l. Steps S575 to ST577 in FIG. 5 are applied to each of the signal lines k and l to be justified. As a result, each justified product-sum type logic function is obtained as follows.
信号線ｋを正当化する正当化積和形論理関数Ｆｋ＝（ａ）v（ｂ）
信号線ｌを正当化する正当化積和形論理関数Ｆｌ＝（ｂｃ）v（ｅ）
Justified product-sum logic function Fk = (a) v (b) that justifies the signal line k
Justified product-sum logic function Fl = (bc) v (e) that justifies the signal line l
正当化する信号線全ての正当化積和形論理関数の積をとったものを正当化積和積形論理関数とよぶ。この例の場合の正当化積和積形論理関数は、Ｆ＝（（ａ）v（ｂ））・（（ｂｃ）v（ｅ））であり、Ｆ=１を満たす入力組合せを列挙することにより、複数の信号線を正当化するのに必要な確定値の数を最小とする外部入力の割当を求めることができる。 The product of the justified product-sum logic functions of all the signal lines to be justified is called a justified product-sum product logic function. The justified product-sum product logical function in this example is F = ((a) v (b)). ((Bc) v (e)), and enumerates input combinations that satisfy F = 1. Thus, it is possible to obtain the external input allocation that minimizes the number of definite values necessary to justify the plurality of signal lines.
なお、正当化積和積形論理関数を解く方法としては、ＢＤＤ（binary decision diagram）の他、真理値表を作成して調べる方法、ＳＡＴ-solver（Boolean Satisfiablity solver）を用いた方法などが考えられる。そして、Ｆ＝（（ａ）v（ｂ））・（（ｂｃ）v（ｅ））＝１となる最小の組合せは（ｂ，ｃ）＝（１，１）なので、外部入力ｂ、ｃに元の値、つまり、（ｂ，ｃ）＝（０，０）を設定することで、信号線ｋを値１に、信号線ｌを値０に正当化することができる。
In addition to BDD (binary decision diagram), as a method of solving a justified product-sum product logical function, a method of creating and examining a truth table, a method using a SAT-solver (Boolean Satisfiablity solver), etc. are considered. It is done. Since the minimum combination of F = ((a) v (b)). ((Bc) v (e)) = 1 is (b, c) = (1,1), the external inputs b and c By setting the original value, that is, (b, c) = (0, 0), it is possible to justify the signal line k to the
このように、外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めることができ、言い換えればドントケア値の個数が最大となる信号値の組み合わせを求めることができる。それにより、単一縮退故障の検出は保証したうえで、テストベクトルの統合によるテスト圧縮、テストパターンの符号化やＬＦＳＲを用いたテストパターン発生によるテスト圧縮、テスト時の消費電力の削減、単一縮退故障以外の故障検出能力の向上、精確な故障位置指摘等において、その効果を最大限に引き出すテストパターンを求めることができる。具体的には、例えば以下のことが効果として挙げられる。 In this way, a combination of signal values that minimizes the number of definite values included in the external input value can be obtained, in other words, a combination of signal values that maximizes the number of don't care values can be obtained. This guarantees the detection of single stuck-at faults, test compression by integrating test vectors, test compression by test pattern encoding and test pattern generation using LFSR, reduction of power consumption during testing, single It is possible to obtain a test pattern that maximizes the effect of improving fault detection capability other than stuck-at faults and accurately indicating fault locations. Specifically, for example, the following can be mentioned as an effect.
図１３には、テストベクトルの統合によるテスト圧縮の例が示されている。以下、具体的に説明する。図１３（ａ）のテストベクトル番号の列がそのテストベクトル番号を、元のテストベクトルの列が０と１で埋められた元のテストベクトルを、ドントケア入りテストベクトルの列が元のテストテストパターンに対して、ドントケア抽出をしたときに得られるテストベクトルを表している。また、図中のＸはドントケアを表している。ドントケア部分は、値が０と１どちらでもいいので、できるだけテストベクトル同士を圧縮するようにする。例えば、図１３（ａ）におけるテストベクトル番号ｔ１のテストベクトル１Ｘ１０１とｔ２のテストベクトル１０ＸＸ１は、圧縮されたテストベクトル（圧縮テストベクトルとよぶ）１０１０１に圧縮可能である。このような圧縮を行うと、図１３（ａ）のドントケア入りテストパターンから図１３（ｂ）の圧縮されたテストパターンが得られる。これは、元のテストパターンでは、７個のテストベクトルで検出できる故障が、圧縮テストパターンでは、４個のテストベクトルで検出できることを意味する。この例のように、ドントケアを利用して、テストベクトルの圧縮を行うことにより、テストデータ量の削減やテスト時間の削減が期待できる。 FIG. 13 shows an example of test compression by integrating test vectors. This will be specifically described below. The test vector number column in FIG. 13A is the test vector number, the original test vector column is the original test vector filled with 0 and 1, and the don't-care test vector column is the original test test pattern. Represents a test vector obtained when don't care extraction is performed. In the figure, X represents don't care. Since the value of the don't care portion may be either 0 or 1, the test vectors are compressed as much as possible. For example, test vector 1X101 of test vector number t1 and test vector 10XX1 of t2 in FIG. 13A can be compressed into a compressed test vector (referred to as a compressed test vector) 101 0 1. When such compression is performed, the compressed test pattern of FIG. 13B is obtained from the test pattern with don't care of FIG. 13A. This means that a fault that can be detected with 7 test vectors in the original test pattern can be detected with 4 test vectors in the compressed test pattern. As in this example, by using test vector compression using don't care, it is possible to reduce the amount of test data and the test time.
また、図１３に示した場合のほか、ハフマン符号やランレングス符号などのデータ圧縮方法を用いて、元のテストパターンを符号化し、圧縮されたデータをデコードする回路を元の回路に付加し、テストデータ量を削減する方法があるが、元のテストパターンに対して、ドントケアを抽出し、データ圧縮が最も有効となるように、ドントケア部に０と１を再割当することにより、さらなるテストデータ量の削減が期待できる。さらに、ドントケア抽出されたテストパターンに０または１を再割当することにより、テスト時の消費電力の低減するテストパターン、単一縮退故障以外の故障検出能力の向上するテストパターン、精確な故障位置指摘が可能なテストパターンなどを生成できる効果がある。 In addition to the case shown in FIG. 13, a data compression method such as a Huffman code or a run length code is used to encode the original test pattern and add a circuit for decoding the compressed data to the original circuit. There is a way to reduce the amount of test data, but by extracting don't care for the original test pattern and reallocating 0 and 1 to the don't care part so that data compression is most effective, further test data A reduction in volume can be expected. Furthermore, by reassigning 0 or 1 to the don't care extracted test patterns, test patterns that reduce power consumption during testing, test patterns that improve fault detection capabilities other than single stuck-at faults, accurate fault location indication It is possible to generate test patterns that can be used.
Claims (3)
前記論理回路における正当化すべき所定の信号線を選択する選択手段と、Selecting means for selecting a predetermined signal line to be justified in the logic circuit;
前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするマーク手段と、Marking means for marking the signal lines relevant to justify the selected predetermined signal lines according to a predetermined tracking rule;
前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線のそれぞれに対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てる割当手段と、Among the marked signal lines, when the signal line is controlled for each of the external input signal line and the output signal line, the signal line is propagated to the input signal line having a control value. If the signal line is not controlled, the product set of the elements propagating to all the input signals with the mark is taken, and the sum set and the product set are After the processing to be taken, the selected predetermined signal line is selected from the external input signal line by taking the sum of the elements propagating to the selected predetermined signal line to obtain a justified product-sum type logic function Assigning means for assigning a logic function to the signal lines of the logic circuit up to,
前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求める演算手段と、を備える抽出装置。An extraction device comprising: an arithmetic unit that solves a dependency problem using the assigned logical function and obtains a combination of signal values that minimizes the number of definite values included in the external input value.
選択手段が、前記論理回路における正当化すべき所定の信号線を選択するステップと、
マーク手段が、前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするステップと、
割当手段が、前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線のそれぞれに対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てるステップと、
演算手段が、前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めるステップと、を含む抽出方法。 A method for extracting a deterministic value included in an external input value in a test pattern for a logic circuit,
Selecting means for selecting a predetermined signal line to be justified in the logic circuit;
Marking means marking a signal line relevant to justify the selected predetermined signal line according to a predetermined tracking rule;
When the allocating means controls each of the marked signal lines for each of the external input signal lines and the output signal lines, the input having a mark and a control value is provided. Take the union of the elements propagating to the signal line, and if the signal line is not controlled, take the product set of the elements propagating to all input signals with marks, and After completion of the process of taking the product set, the selected element from the external input signal line is obtained by taking the sum of the elements propagating to the selected predetermined signal line to obtain a justified product-sum logic function assigning a hand logical function to the signal line of the logic circuit to a predetermined signal line,
And a calculation means for solving the dependency problem using the assigned logical function to obtain a combination of signal values that minimizes the number of deterministic values included in the external input value.
選択手段が、前記論理回路における正当化すべき所定の信号線を選択するステップと、Selecting means for selecting a predetermined signal line to be justified in the logic circuit;
マーク手段が、前記選択された所定の信号線を正当化するために関係がある信号線を所定の追跡規則に従ってマークするステップと、Marking means for marking the signal lines that are relevant to justify the selected predetermined signal lines according to predetermined tracking rules;
割当手段が、前記マークされた信号線のうち、外部入力信号線及びその出力となる信号線のそれぞれに対して、当該信号線が制御されている場合には、マークがあり制御値をもつ入力信号線に伝播している要素の和集合をとり、当該信号線が制御されていない場合には、マークがある全入力信号に伝播している要素の積集合をとり、さらに、前記和集合及び前記積集合をとる処理の終了後に、前記選択された所定の信号線に伝播している要素の和をとって正当化積和形論理関数とすることにより、外部入力信号線から前記選択された所定の信号線までの論理回路の信号線に対して論理関数を割り当てるステップと、When the allocating means controls each of the marked signal lines for each of the external input signal lines and the output signal lines, the input having a mark and a control value is provided. Take the union of the elements propagating to the signal line, and if the signal line is not controlled, take the product set of the elements propagating to all input signals with marks, and After completion of the process of taking the product set, the selected element from the external input signal line is obtained by taking the sum of the elements propagating to the selected predetermined signal line to obtain a justified product-sum logic function Assigning a logic function to signal lines of a logic circuit up to a predetermined signal line;
演算手段が、前記割り当てられた論理関数を用いた従属問題を解いて前記外部入力値に含まれる確定値の個数が最小となる信号値の組み合わせを求めるステップと、A computing means for solving a dependent problem using the assigned logic function to obtain a combination of signal values that minimizes the number of deterministic values included in the external input value;
を実行させて、前記論理回路に対するテストパターンにおける外部入力値に含まれる確定値を抽出するためのプログラム。To extract a deterministic value included in an external input value in a test pattern for the logic circuit.
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