JP4564145B2 - 液晶駆動回路及びそれを用いた液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ゲートドライバやデータドライバ等の液晶駆動回路及びそれを用いた液晶表示装置に関し、特に、ガラス基板上に画素領域と共に一体的に形成される液晶駆動回路及びそれを用いた液晶表示装置に関する。
【0002】
【従来の技術】
液晶表示装置は、アレイ基板と対向基板とを所定の間隙で貼り合わせ、当該間隙に液晶を封入している。アクティブマトリクス型の液晶表示装置の場合、アレイ基板上には複数のデータバスラインが互いに平行に形成されている。また、データバスラインとほぼ直交する方向に延びる複数のゲートバスラインが互いに平行に形成されている。各データバスラインはデータバスライン駆動回路に接続されており、データバスライン毎に所定の階調電圧が印加されるようになっている。また、複数のゲートバスラインのそれぞれは、ゲートバスライン駆動回路に接続されている。ゲートバスライン駆動回路は内蔵のシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン上に順にゲートパルスを出力するようになっている。
【0003】
ゲートバスラインとデータバスラインとで画定される領域が画素領域となる。
マトリクス状に配置される各画素領域には薄膜トランジスタと表示電極とが形成されている。各ゲートバスラインは、行方向に並ぶ複数の薄膜トランジスタのゲート電極に接続されている。また、各データバスラインは、列方向に並ぶ複数の薄膜トランジスタのドレイン電極に接続されている。
【0004】
ゲートバスライン駆動回路により複数のゲートバスラインのいずれか1つにゲートパルスが出力されると、当該ゲートバスラインに接続されている複数の薄膜トランジスタがオン状態になる。これにより、データバスライン駆動回路から複数のデータバスラインのそれぞれに印加されている階調電圧が各画素電極に印加される。
【0005】
近年の低温ポリシリコンプロセス技術の発展に伴い、アレイ基板上に画素領域を形成するのと同時に周辺回路を形成する周辺回路一体型液晶表示装置が製造されるようになってきている。周辺回路として上述のゲートバスライン駆動回路やデータバスライン駆動回路が含まれる。
【0006】
周辺回路一体型液晶表示装置には一般に、ガラス基板上に一体的に形成した周辺回路に断線や短絡等の欠陥が生じても、当該欠陥を自動的に修正する欠陥救済用の冗長回路が設けられている。冗長回路を持たせることにより、欠陥の生じたアレイ基板を廃棄したりする無駄を防止でき、製造歩留まりの低下を極力抑えることができる。
【0007】
周辺回路の一つであるゲートバスライン駆動回路やデータバスライン駆動回路にも欠陥救済用の冗長回路が設けられている。例えば、ゲートバスライン駆動回路内の欠陥救済の冗長回路として以下のようなものがある。図9は、ゲートバスライン駆動回路内のシフトレジスタの欠陥を救済する従来の冗長回路を示している。図9に示す冗長回路は、まず、複数系統(図9では2系統)のシフトレジスタ100、102を有している。なお、ここでは、シフトレジスタ100、102を用いて3本のゲートバスラインLn−2、Ln−1、Lnのいずれかを選択してゲートパルスを出力する場合を例にとっているが、より多数の例えばゲートバスラインL1〜Lnを2系統のシフトレジスタのそれぞれを用いて制御するようにしてもよい。
【0008】
正常動作時の各シフトレジスタ100、102は、スタートインプット信号SIの入力後、ビット出力線Qn−2、Qn−1、Qnの出力がこの順に所定時間だけ“H(ハイ)”レベルになるように動作する。
【0009】
シフトレジスタ100のビット出力線Qn−2は、2入力オア(OR)回路104の一入力端子に接続され、シフトレジスタ102のビット出力線Qn−2は、2入力OR回路104の他入力端子に接続されている。2入力OR回路104の出力端子は、ゲートバスラインLn−2に接続されている。
【0010】
同様に、シフトレジスタ100のビット出力線Qn−1は、2入力OR回路106の一入力端子に接続され、シフトレジスタ102のビット出力線Qn−1は、2入力OR回路106の他入力端子に接続されている。2入力OR回路106の出力端子は、ゲートバスラインLn−1に接続されている。
【0011】
シフトレジスタ100のビット出力線Qnは、2入力OR回路108の一入力端子に接続され、シフトレジスタ102のビット出力線Qnは、2入力OR回路108の他入力端子に接続されている。2入力OR回路108の出力端子は、ゲートバスラインLnに接続されている。
【0012】
このように、2系統のシフトレジスタ100、102を用意して各ビット出力線のORをとる冗長回路を持たせることにより、シフトレジスタ100、102のいずれか一方の回路で断線等のオープン欠陥が生じても自動的に修正することができる。例えばシフトレジスタ100内の回路が断線して、ビット出力線Qn−1の出力が常時“L(ロー)”となる“L”固定不良が生じても、OR回路106でシフトレジスタ100、102の2つのビット出力線Qn−1の論理和が得られるため、シフトレジスタ102のビット出力線Qn−1の正常な出力を利用して所定のタイミングで一定期間だけゲートバスラインLn−1にゲートパルスを出力することができる。
【0013】
ところが、この冗長回路ではシフトレジスタ100、102のいずれか一方の回路内で配線短絡によるショート欠陥が生じた場合には修正することができない。例えばシフトレジスタ100内のショート欠陥によりビット出力線Qn−1に常時“H”が出力される“H”固定不良が生じると、OR回路106の出力は常時“H”になってしまい欠陥の修正ができない。
【0014】
そこで、図9に示す冗長回路を改良した図10に示す冗長回路が用いられている。図10は、図9に示すシフトレジスタ100、102のうちシフトレジスタ100側の系統だけを示している。シフトレジスタ102側の構成も図10と同様であるのでその説明は省略する。
【0015】
シフトレジスタ100のビット出力線Qn−2は、2入力アンド(AND)回路118の一入力端子に接続されると共に、排他的論理和(EXOR)回路112の一入力端子に接続されている。ビット出力線Qn−1は、2入力AND回路120の一入力端子に接続されると共に、EXOR回路112の他入力端子、及びEXOR回路114の一入力端子に接続されている。ビット出力線Qnは、2入力AND回路122の一入力端子に接続されると共に、EXOR回路114の他入力端子、及びEXOR回路116の一入力端子に接続されている。
【0016】
EXOR回路112の出力端子はAND回路118の他入力端子に接続されている。EXOR回路114の出力端子はAND回路120の他入力端子に接続されている。EXOR回路116の出力端子はAND回路122の他入力端子に接続されている。
【0017】
AND回路118の出力端子は図9に示すOR回路104の一入力端子に接続されている。AND回路120の出力端子は図9に示すOR回路106の一入力端子に接続されている。AND回路122の出力端子は図9に示すOR回路108の一入力端子に接続されている。
【0018】
この構成における正常時の動作について、ゲートバスラインLn−1を選択してゲートパルスを出力させる場合を例にとって説明する。シフトレジスタ100のビット出力線Qn−2の出力は“H”から“L”に変化し、ビット出力線Qn−1の出力は“L”から“H”に変化し、ビット出力線Qnの出力は“L”に維持されている。
【0019】
このため、EXOR回路112は、ビット出力線Qn−2の出力が“H”になり、ビット出力線Qn−1の出力が“L”になるため“H”を出力する。AND回路118は、ビット出力線Qn−2の出力が“L”になり、EXOR回路112から“H”が入力するため“L”を出力する。
【0020】
EXOR回路114は、ビット出力線Qn−1から“H”が入力し、ビット出力線Qnから“L”が入力するため“H”を出力する。AND回路120は、ビット出力線Qn−1から“H”が入力し、EXOR回路114から“H”が入力するため“H”を出力する。
【0021】
EXOR回路116は、ビット出力線Qnから“L”が入力し、不図示のビット出力線Qn+1から“L”が入力するため“L”を出力する。AND回路122は、ビット出力線Qnから“L”が入力し、EXOR回路116から“L”が入力するため“L”を出力する。
【0022】
このようにAND回路120の出力だけが“H”になりOR回路106(図9参照)の出力だけが“H”になってゲートバスラインLn−1にゲートパルスが出力される。
【0023】
次に、この構成における欠陥時の動作について、ゲートバスラインLn−1を選択してゲートパルスを出力させる場合を例にとって説明する。ここでシフトレジスタ100内の回路の欠陥によりビット出力線Qn−1に“L”固定不良が生じたとする。すると、シフトレジスタ100のビット出力線Qn−1は本来“L”から“H”に変化すべき期間も“L”レベルに維持される。このため、AND回路120の一入力端子に“L”が入力するのでAND回路120の出力は“L”となる。しかしながら、もう一つの系統のシフトレジスタ102側が正常であれば、シフトレジスタ102のビット出力線Qn−1の出力は“H”であるのでOR回路106は“H”を出力してゲートバスラインLn−1にゲートパルスが出力され、シフトレジスタ100のビット出力線Qn−1の“L”固定不良は自動的に修正される。
【0024】
次に、シフトレジスタ100内の回路の欠陥によりビット出力線Qn−1に“H”固定不良が生じたとする。Dフリップフロップ(DFF)を複数段接続して各DFFの出力端子Qが次段のDFFの入力端子Dに接続される構成のシフトレジスタでは、“H”固定不良が生じたビット出力線より後段のビット出力線は全て“H”固定になってしまう。従って、ビット出力線Qn−1の出力は常時“H”に維持されると共にビット出力線Qnも“H”に固定される。
【0025】
このため、ビット出力線Qn−2の出力が“H”になっても、EXOR回路112は、ビット出力線Qn−1から“H”が入力するため“L”を出力する。AND回路118は、ビット出力線Qn−2から“H”が入力し、EXOR回路112から“L”が入力するため“L”を出力する。つまり、ビット出力線Qn−1の“H”固定不良により、AND回路118からは常に“L”が出力される。
【0026】
EXOR回路114は、ビット出力線Qn−1から“H”が入力し、ビット出力線Qnから“H”が入力するため“L”を出力する。AND回路120は、ビット出力線Qn−1から“H”が入力し、EXOR回路114から“L”が入力するため常に“L”を出力する。
【0027】
EXOR回路116は、ビット出力線Qnから“H”が入力し、不図示のビット出力線Qn+1から“H”が入力するため“L”を出力する。AND回路122は、ビット出力線Qnから“H”が入力し、EXOR回路116から“L”が入力するため常に“L”を出力する。
このようにビット出力線Qn−1に“H”固定不良が生じるとビット出力線Qn−2、Qn−1、QnのAND回路118、120、122からは常時“L”が出力される。このため、ゲートバスラインLn−2以降について、OR回路104、106、108(図9参照)により、正常なシフトレジスタ102側の出力により所定のゲートバスラインLn−2、Ln−1、Lnが順次選択されて順次ゲートパルスが出力され、シフトレジスタ100の“H”固定不良は自動的に修正される。このように図10に示した冗長回路によれば、“L”固定不良だけでなく“H”固定不良についても自動的に修正することが可能である。
【0028】
次に、3系続以上のシフトレジスタを用いた冗長回路について図11を用いて説明する。図11において、3系統のシフトレジスタ(不図示)で所定のゲートバスラインGを選択するビット出力線をそれぞれA、B、Cとする。ビット出力線Aは、例えばNチャネルMOSFET(金属酸化物半導体型電界効果トランジスタ)128のドレイン電極に接続されると共に、EXOR回路124の一入力端子に接続されている。
【0029】
ビット出力線Bは、EXOR回路124の他入力端子に接続されている。ビット出力線Cは、例えばNチャネルMOSFET130のドレイン電極に接続されている。MOSFET128と130のソース電極は共通接続されてゲートバスラインGに接続されている。EXOR回路124の出力端子はMOSFET130のゲート電極に接続されると共に、インバータ126を介してMOSFET128のゲート電極にも接続されている。
【0030】
さて、このような冗長回路において、回路に欠陥がない場合の動作について説明する。ビット出力線AとBの出力が“L”あるいは“H”であるとEXOR回路は“L”を出力する。これにより、NチャネルMOSFET128はオン状態になり、NチャネルMOSFET130はオフ状態になる。従って、ビット出力線Aの状態レベルがゲートバスラインGに出力される。
【0031】
次に、上記冗長回路において、回路に欠陥が生じている場合の動作について説明する。初めにビット出力線Aに“L”固定不良が存在する場合について説明する。ゲートバスラインGにゲートパルスを出力する場合には、ビット出力線Bに“H”が出力される結果、EXOR回路124からは“H”が出力されて、MOSFET128がオフになると共にMOSFET130がオンになる。これにより、ビット出力線Aは遮断されてビット出力線Cの出力“H”が選択される。
【0032】
ゲートバスラインGにゲートパルスを出力しない場合には、ビット出力線Bに“L”が出力される結果、EXOR回路124からは“L”が出力されて、MOSFET128がオンになると共にMOSFET130がオフになる。これにより、ビット出力線Aの出力“L”が選択される。
【0033】
次に、ビット出力線Aに“H”固定不良が存在する場合の動作について説明する。ゲートバスラインGにゲートパルスを出力する場合には、ビット出力線Bに“H”が出力される結果、EXOR回路124からは“L”が出力されて、MOSFET128がオンになると共にMOSFET130がオフになる。これにより、ビット出力線Aの出力“H”が選択される。
【0034】
ゲートバスラインGにゲートパルスを出力しない場合には、ビット出力線Bに“L”が出力される結果、EXOR回路124からは“H”が出力されて、MOSFET128がオフになると共にMOSFET130がオンになる。これにより、ビット出力線Aは遮断されてビット出力線Cの出力“L”が選択される。
上記図11の構成によれば、“H”固定不良、“L”固定不良のいずれが生じている場合にも、誤りなくゲートバスラインGを駆動することができる。
【0035】
【発明が解決しようとする課題】
このように図10を用いて説明した冗長回路は、“H” 固定不良、“L”固定不良のいずれの場合も不良シフトレジスタからの出力レベルを強制的に“L”にすることにより、正常シフトレジスタの出力レベルに応じてゲートバスラインを駆動するようにしている。
【0036】
また、図11用いて説明した冗長回路も、3系統のシフトレジスタを用意して同一のゲートバスラインを選択するビット出力線A、B、Cのうち出力線A、Bの状態をEXOR回路124で比較して、ビット出力線AとCとを切り替えることにより、シフトレジスタの“H”、“L”固定不良のいずれも救済できるようにしている。
【0037】
しかしながらいずれの冗長回路も、2系統のシフトレジスタのビット出力線のレベルを比較するEXOR回路等の比較回路をゲートバスライン毎に設けることになるので、比較回路を構成するトランジスタ等の素子数が増加して冗長回路を配置する回路規模(占有面積)が大きくなってしまう。このため固定不良を救済できるものの、周辺回路一体型のアレイ基板上での占有面積が増加して製造歩留まりが低下してしまうという問題がある。また、アレイ基板上での冗長回路の専有面積が増加することは相対的に表示領域より額縁領域が広がることになり好ましくない。
【0038】
本発明の目的は、素子数を減らして回路規模の小さな冗長回路を有する液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
本発明の目的は、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる液晶駆動回路及びそれを用いた液晶表示装置を提供することにある。
【0039】
【課題を解決するための手段】
上記目的は、n本のバスラインに供給すべきn個の第1の駆動信号を順次生成し、n番目の前記第1の駆動信号の次に第1の比較信号を生成する第1のシフトレジスタと、前記n番目の第1の駆動信号の信号レベルと前記第1の比較信号の信号レベルとを比較して第1の比較結果を出力する第1の比較回路と、前記第1の比較結果に基づいて、前記第1のシフトレジスタへの電力の供給/遮断を切り替える第1の切替部とを有することを特徴とする液晶駆動回路によって達成される。
【0040】
上記本発明の液晶駆動回路において、前記第1のシフトレジスタに同期して、前記n本のバスラインに供給すべきn個の第2の駆動信号を順次生成し、n番目の前記第2の駆動信号の次に第2の比較信号を生成する第2のシフトレジスタと、前記n番目の第2の駆動信号の信号レベルと前記第2の比較信号の信号レベルとを比較して第2の比較結果を出力する第2の比較回路と、前記第2の比較結果に基づいて、前記第2のシフトレジスタへの電力の供給/遮断を切り替える第2の切替部と前記第1及び第2の駆動信号の論理和を出力する論理和回路とを有することを特徴とする。
【0041】
また、上記本発明の液晶駆動回路において、前記第1及び第2の比較回路は、排他的論理和回路を有していることを特徴とする。
【0042】
また、上記本発明の液晶駆動回路において、前記第1及び第2の切替部は、入力クロックに同期して出力が変化するDフリップフロップと、前記Dフリップフロップの出力に基づいて前記電力の供給/遮断を切り替えるスイッチング素子とを有していることを特徴とする。
【0043】
また、上記目的は、2枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、前記液晶駆動回路は、上記本発明の液晶駆動回路を用いていることを特徴とする液晶表示装置によって達成される。
【0044】
【発明の実施の形態】
本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置を図1乃至図8を用いて説明する。図1は本実施例による液晶駆動回路及びそれを備えた液晶表示装置の概略の構成を示している。アレイ基板1上には、薄膜トランジスタ2と表示電極を有する画素領域4がマトリクス状に多数配置された表示領域6が画定されている。
【0045】
表示領域6の周囲には、低温ポリシリコンプロセスにより形成された周辺回路が配置されている。周辺回路として液晶駆動回路が配置されており、液晶駆動回路として図中左方にはゲートバスライン駆動回路8が配置され、図上方にはデータバスライン駆動回路10が配置されている。
【0046】
また、システム側からのドットクロックや、水平同期信号(Hsync)、垂直同期信号(Vsync)、及びRGBデータが入力する入力端子12が図中パネル上方に設けられている。アレイ基板1は図示しないシール剤を介して対向基板14と対向して貼り合わされている。アレイ基板1と対向基板14との間のセルギャップに液晶lcが封入されている。アレイ基板1上の表示電極と対向基板4上の対向電極、及びそれらに挟まれた液晶lcで液晶容量Clcが形成されている。一方、アレイ基板1側で表示電極と不図示のゲート絶縁膜を介して蓄積容量電極が形成されて蓄積容量Csが形成されている。
【0047】
表示領域6内には図中上下方向に延びるデータバスライン16が図中左右方向に平行に複数形成されている。複数のデータバスライン16のそれぞれはデータバスライン駆動回路10に接続されており、データバスライン16毎に所定の階調電圧が印加されるようになっている。
【0048】
また、データバスライン16とほぼ直交する方向に延びるゲートバスライン18が図中上下方向に平行に複数形成されている。複数のゲートバスライン18のそれぞれは、ゲートバスライン駆動回路8に接続されている。ゲートバスライン駆動回路8は、内蔵したシフトレジスタから出力されるビット出力に同期して、複数のゲートバスライン18に対して順にゲートパルスを出力するようになっている。
【0049】
ゲートバスライン駆動回路8により複数のゲートバスライン18のいずれか1つにゲートパルスが出力されると、当該ゲートバスライン18に接続されている複数の薄膜トランジスタ2がオン状態になる。これにより、データバスライン駆動回路10から複数のデータバスライン16のそれぞれに印加されている階調電圧が各画素電極に印加される。
【0050】
次に、本実施の形態による液晶駆動回路としてのゲートバスライン駆動回路8における欠陥救済用の冗長回路について図2を用いて説明する。図2は、ゲートバスライン駆動回路8内のシフトレジスタの欠陥を救済する冗長回路を示している。図2に示す冗長回路は、まず、複数系統(図2では2系統)のシフトレジスタ20、22を有している。なお、図2では説明の都合上、シフトレジスタ20、22が3本のゲートバスラインLn−2、Ln−1、Lnのいずれかを選択してゲートパルスを出力するように表示しているが、ゲートバスラインLn−2より前段のゲートバスラインL1〜Ln−3もシフトレジスタ20、22のそれぞれを用いて駆動している。
【0051】
正常動作時の各シフトレジスタ20、22は、スタートインプット信号SIの入力後、ビット出力線Qn−2、Qn−1、Qnの出力がこの順に所定時間だけ“H(ハイ)”レベルになるように動作する。
【0052】
シフトレジスタ20のビット出力線Qn−2は、2入力OR回路24の一入力端子に接続され、シフトレジスタ22のビット出力線Qn−2は、2入力OR回路24の他入力端子に接続されている。2入力OR回路24の出力端子は、ゲートバスラインLn−2に接続されている。
【0053】
同様に、シフトレジスタ20のビット出力線Qn−1は、2入力OR回路26の一入力端子に接続され、シフトレジスタ22のビット出力線Qn−1は、2入力OR回路26の他入力端子に接続されている。2入力OR回路26の出力端子は、ゲートバスラインLn−1に接続されている。
【0054】
シフトレジスタ20のビット出力線Qnは、2入力OR回路28の一入力端子に接続され、シフトレジスタ22のビット出力線Qnは、2入力OR回路28の他入力端子に接続されている。2入力OR回路28の出力端子は、ゲートバスラインLnに接続されている。
【0055】
このように、2系統のシフトレジスタ20、22を用意して各ビット出力線のORをとる冗長回路を持たせることにより、シフトレジスタ20、22のいずれか一方にビット出力線の断線等のオープン欠陥が生じても自動的に修正することができる。例えばシフトレジスタ20のビット出力線Qn−1が断線して、“L”固定不良が生じても、OR回路26でシフトレジスタ20、22の2つのビット出力線Qn−1の論理和が得られるため、シフトレジスタ22のビット出力線Qn−1の正常な出力を利用して所定のタイミングで一定期間だけゲートバスラインLn−1にゲートパルスを出力することができる。
【0056】
さて、本実施の形態による冗長回路はさらに以下のような構成を備えている。
まず、シフトレジスタ20、22は本来的には、n本のゲートバスラインL1〜Lnを順次選択してゲートパルスを出力させるためn段のビット出力線を備えていればよいが、本実施の形態のシフトレジスタ20、22にはさらにn+1段目のビット出力線Qn+1が設けられている。
【0057】
また、シフトレジスタ20側の系統にはEXOR回路30とラッチ回路34とが設けられている。そして、シフトレジスタ20のビット出力線Qnは、OR回路28に接続されると共にEXOR回路30の一入力端子に接続されている。シフトレジスタ20のビット出力線Qn+1は、EXOR回路30の他入力端子に接続されている。EXOR回路30の出力端子はラッチ回路34に接続されている。ラッチ回路34は、EXOR回路30の出力状態に応じてシフトレジスタ20に対して電源VDDの供給あるいは遮断を切り替えることができるようになっている。ラッチ回路34の回路構成例については後程図3を用いて説明する。
【0058】
また、シフトレジスタ22側の系統にはEXOR回路32とラッチ回路36とが設けられている。そして、シフトレジスタ22のビット出力線Qnは、OR回路28に接続されると共にEXOR回路32の一入力端子に接続されている。シフトレジスタ22のビット出力線Qn+1は、EXOR回路32の他入力端子に接続されている。EXOR回路32の出力端子はラッチ回路36に接続されている。ラッチ回路36は、EXOR回路32の出力状態に応じてシフトレジスタ22に対して電源VDDの供給あるいは遮断を切り替えることができるようになっている。
【0059】
次に、ラッチ回路34、36の回路構成例について説明する。図3は、ラッチ回路34の回路構成について示している。ラッチ回路36も同様の構成を有しているのでその説明は省略する。図3において、ラッチ回路34は、Dフリップフロップ(DFF)38を有している。DFF38の入力端子DにはEXOR回路30の出力端子が接続されている。クロック入力端子CLKには、ラッチ(LT)信号が入力するようになっている。また、DFF38の出力端子Qは、電源VDDとシフトレジスタ20の電源ラインとの間に挿入されたスイッチング素子40に接続されている。スイッチング素子40は例えばNチャネルMOSFETで構成され、そのドレイン電極が電源VDDに接続されソース電極がシフトレジスタ20側に接続されている。また、DFF38の出力端子Qはゲート電極に接続されている。
【0060】
以上の構成を有する本実施の形態による冗長回路を備えたゲートバスライン駆動回路8の動作について図1乃至図3を参照しつつ図4乃至図8を用いて説明する。以下の説明において、図4乃至図8は、シフトレジスタ20、22のいずれか一方、例えばシフトレジスタ20側の系統におけるタイミングチャートを示している。以下の説明において、シフトレジスタ22側の系統に不良は発生せず正常状態が維持され、シフトレジスタ20側に正常状態や不良状態が生じる場合を例にとって説明する。
【0061】
図4はシフトレジスタ20側に不良が発生していない正常な状態におけるパルス発生のタイミングを示している。図4(a)は、横軸に時間経過をとってシフトレジスタ20のビット出力線Qn−2の出力レベル変化を示している。同様に、図4(b)、(c)、(d)は、横軸に時間経過をとってシフトレジスタ20のビット出力線Qn−1、Qn、Qn+1の出力レベルの変化をそれぞれ示している。図4(e)は、横軸に時間経過をとってEXOR回路30の出力状態レベルEXoutの変化を示している。
【0062】
図4(a)〜(d)から明らかなように、回路に欠陥が生じていない場合には、ビット出力線Qn−2、Qn−1、Qn、Qn+1の出力がこの順に所定時間だけ“H”レベルになるように動作する。
【0063】
また、EXOR回路30は、ビット出力線QnとQn+1との状態を比較して両者が異なる状態レベルで“H”を、同一の状態レベルで“L”を出力する。従って、正常状態においてEXOR回路30は図4(e)に示すように、ビット出力線QnとQn+1の出力のいずれかが“H”を維持している期間中“H”を出力する。
【0064】
このような正常状態におけるラッチ回路34の動作について図5に示すタイミングチャートを用いて説明する。図5(a)は、DFF38のクロック入力端子CLKに入力するLT信号を横軸に時間経過をとって示している。同様にして図5(b)は、DFF38の入力端子Dに入力するEXOR回路30の出力信号EXoutの状態変化を示している。図5(c)は、DFF38の出力端子Qから出力される出力信号の状態変化を示している。
【0065】
まず、電源投入時あるいは画像表示における1フレーム期間の開始時にDFF38(図3参照)のリセット入力端子RESETにリセット信号が入力する。これにより、出力端子Qの初期状態は“H”にセットされてスイッチング素子40がオン状態になり、シフトレジスタ20の電源ラインに電源VDDが接続されて動作可能状態になる。
【0066】
次いで、1フレーム中に順次ゲートバスラインLが選択され、1フレーム中の最後のゲートバスラインLnを選択するためにビット出力線Qnの出力が“H”になった直後にLT信号が入力端子CLKに入力する。このLT信号は、例えばSI(スタートインプット)信号を遅延素子(図示せず)に入力して、ビット出力線Qnの状態が変化した直後まで遅延させることにより容易に生成できる。
【0067】
図5(b)に示すように、EXOR回路30の出力EXoutが“L”から“H”に遷移した直後に、図5(a)に示すLT信号がDFF38のクロック入力端子CLKに入力し、LT信号の立ち上がりエッジに基づいて出力端子Qの状態を“H”に変化させる。但し図5(c)に示すようにDFF38の出力端子Qは元々“H”状態を維持しているので、結局出力端子Qの状態は変化しない。このため、スイッチング素子40はオン状態を維持し、シフトレジスタ20の電源ラインに電源VDDが接続された動作可能状態が維持される。
【0068】
次に、図6及び図7を用いてシフトレジスタ20側に不良が発生した場合の動作について説明する。図6はビット出力線Qn−2より前のビット出力線Q1〜Qn−3のいずれかに“L”固定不良が生じた状態におけるビット出力線Qn−2以後の出力状態を示している。図7はビット出力線Qn−2より前のビット出力線Q1〜Qn−3のいずれかに“H”固定不良が生じた状態におけるビット出力線Qn−2以後の出力状態を示している。図6及び図7の(a)、(b)、(c)、(d)は、シフトレジスタ20のビット出力線Qn−2、Qn−1、Qn、Qn+1の出力レベルの変化を横軸に時間経過をとってそれぞれ示している。
図6(e)及び図7(e)は、横軸に時間経過をとってEXOR回路30の出力状態レベルEXoutの変化を示している。
【0069】
詳しい説明は省略するが、DFFを複数段接続して各DFFの出力端子Qが次段のDFFの入力端子Dに接続される構成のシフトレジスタでは、“L”固定不良が生じたビット出力線より後段のビット出力線は全て“L”固定になってしまう。また、“H”固定不良が生じたビット出力線より後段のビット出力線は全て“H”固定になってしまう。従って、図6(a)〜(d)に示すように、ビット出力線Qn−2より前段に生じた“L”固定不良により、ビット出力線Qn−2、Qn−1、Qn、Qn+1は全て“L”状態に維持される。また、図7(a)〜(d)に示すように、ビット出力線Qn−2より前段に生じた“H”固定不良により、ビット出力線Qn−2、Qn−1、Qn、Qn+1は全て“H”状態に維持される。
【0070】
また、図6及び図7に示すように、“L”固定不良あるいは“H”固定不良のいずれであっても、EXOR回路30は、ビット出力線QnとQn+1との状態を比較して両者が同一の状態レベルであるため常時“L”を出力する。
【0071】
以上説明したような不良状態におけるラッチ回路34の動作について図8に示すタイミングチャートを用いて説明する。図8(a)は、横軸に時間経過をとってDFF38の入力端子CLKに入力するLT信号を示している。同様にして図8(b)は、DFF38の入力端子Dに入力するEXOR回路30の出力信号EXoutの状態変化を示している。図8(c)は、DFF38の出力端子Qから出力される出力信号の状態変化を示している。
【0072】
まず、1フレーム中に複数のゲートバスラインLが順次選択され、1フレーム中の最後のゲートバスラインLnにゲートパルスを出力させるためにビット出力線Qnが選択された直後にLT信号が入力端子CLKに入力する。
【0073】
図8(b)に示すように、EXOR回路30の出力EXoutが“L”のままであるので、図8(a)に示すLT信号がDFF38の入力端子CLKに入力し、LT信号の立ち上がりエッジに基づいて出力端子Qの状態レベルを“H”から“L”に変化させる。このため、スイッチング素子40のゲート電極が“L”レベルになるためNチャネルMOSFETであるスイッチング素子40はオフ状態となる。これにより、シフトレジスタ20の電源ラインが電源VDDから電気的に遮断されてシフトレジスタ20は動作停止状態に移行する。
【0074】
このように本実施の形態による冗長回路によれば、“L”固定不良あるいは“H”固定不良のいずれにも対応して、欠陥を有するシフトレジスタ20への電力供給を遮断して動作停止状態にすることができる。動作停止状態のシフトレジスタ20の各ビット出力線の状態レベルは常時“L”となる。
【0075】
このため、残りの正常なシフトレジスタ22のビット出力線と常時“L”に維持されたシフトレジスタ20のビット出力線との論理和を出力するOR回路(例えばゲートバスラインLn−2〜Lnに対応するOR回路24〜28)により、正常なシフトレジスタ22のビット出力線の出力が各ゲートバスラインLに出力されて所定のゲートバスラインを駆動することができる。
【0076】
以上説明した実施形態をまとめると本実施の形態による液晶駆動回路は、(n+1)段のビット出力線を有するシフトレジスタ20を有している。シフトレジスタ20の第1段から第n段までのビット出力線の出力(第1の駆動信号)によりn本のバスラインL1〜Lnに供給すべきn個のゲートパルスが順次生成される。また、n番目のゲートパルスの生成後、第(n+1)段目のビット出力線により第1の比較信号が生成される。
【0077】
そして、第n段目のビット出力線の出力レベルと第(n+1)段目のビット出力線の出力レベルとがEXOR回路30(第1の比較回路)に入力して比較され、EXOR回路30の出力(第1の比較結果)がラッチ回路34(第1の切替部)に入力される。ラッチ回路34では、第1の比較結果に基づいて、シフトレジスタ20への電力の供給/遮断を切り替える。シフトレジスタ20への電力供給が絶たれるとシフトレジスタ20の各ビット出力線は“L”レベルに固定される。
【0078】
また、本実施の形態による液晶駆動回路は、上記構成に加えて(n+1)段のビット出力線を有するシフトレジスタ22を有している。シフトレジスタ20に同期して、シフトレジスタ22の第1段から第n段までのビット出力線の出力(第2の駆動信号)によりn本のバスラインL1〜Lnに供給すべきn個のゲートパルスが順次生成される。また、n番目のゲートパルスの生成後、第(n+1)段目のビット出力線により第2の比較信号が生成される。
【0079】
そして、シフトレジスタ22の第n段目のビット出力線の出力レベルと第(n+1)段目のビット出力線の出力レベルとがEXOR回路32(第2の比較回路)に入力して比較され、EXOR回路32の出力(第2の比較結果)がラッチ回路36(第2の切替部)に入力される。ラッチ回路36では、第2の比較結果に基づいて、シフトレジスタ22への電力の供給/遮断を切り替える。シフトレジスタ22への電力供給が絶たれるとシフトレジスタ22の各ビット出力線は“L”レベルに固定される。
【0080】
また、シフトレジスタ20または22のいずれか一方が不良により電力供給を絶たれたとしても、バスラインL1〜Ln毎に第1及び第2の駆動信号の論理和を出力する論理和回路(例えば、バスラインLn−2、Ln−1、LnにおけるOR回路24、26、28等)により、他方の正常なシフトレジスタ20または22のビット出力線からの出力が選択される。
【0081】
本実施の形態による液晶駆動回路によれば、ゲートバスライン毎にビット出力線の比較回路を設ける必要がないので、比較回路を構成するトランジスタ等の素子数を従来に比して極端に減少させることができる。このため、冗長回路を配置する回路規模(占有面積)を大幅に縮小させることができ、周辺回路一体型のアレイ基板上での占有面積を減少させて製造歩留まりを向上することができる。また、アレイ基板上での冗長回路の専有面積を減少させることができるので額縁領域を小さくすることができる。なお、本実施の形態による冗長回路は、従来の低温ポリシリコンプロセス技術を用いたアレイ工程で容易に実現できる。
【0082】
本発明は、上記実施の形態に限らず種々の変形が可能である。
例えば、上記実施の形態ではゲートバスラインを駆動するゲートバスライン駆動回路に本発明を適用したが、本発明はこれに限らず、データバスライン駆動回路にも適用可能である。
【0083】
また、上記実施の形態では、比較回路としてEXOR回路を用いたが、これに代えて例えばEXNOR回路を用いるようにして回路を構成することももちろん可能である。
【0084】
【発明の効果】
以上の通り、本発明によれば、素子数を減らして回路規模の小さな冗長回路を実現できる。また、本発明によれば、製造歩留まりが向上すると共に額縁領域の大きさを抑えることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態による液晶駆動回路及びそれを用いた液晶表示装置の概略構成を示す図である。
【図2】本発明の一実施の形態による液晶駆動回路としてのゲートバスライン駆動回路8における欠陥救済用の冗長回路の概略構成を示す図である。
【図3】本発明の一実施の形態によるゲートバスライン駆動回路8の冗長回路におけるラッチ回路の概略構成を示す図である。
【図4】本発明の一実施の形態によるゲートバスライン駆動回路8のシフトレジスタ20側が正常状態における、シフトレジスタ20の各ビット出力線及びEXOR回路30でのパルス発生のタイミングを示す図である。
【図5】本発明の一実施の形態によるゲートバスライン駆動回路8のシフトレジスタ20側が正常状態におけるラッチ回路34の動作を示す図である。
【図6】本発明の一実施の形態によるゲートバスライン駆動回路8のシフトレジスタ20側においてビット出力線Qn−2より前のビット出力線Q1〜Qn−3のいずれかに“L”固定不良が生じた状態におけるビット出力線Qn−2以後の出力状態を示す図である。
【図7】本発明の一実施の形態によるゲートバスライン駆動回路8のシフトレジスタ20側においてビット出力線Qn−2より前のビット出力線Q1〜Qn−3のいずれかに“H”固定不良が生じた状態におけるビット出力線Qn−2以後の出力状態を示す図である。
【図8】本発明の一実施の形態によるゲートバスライン駆動回路8のシフトレジスタ20側が不良状態におけるラッチ回路34の動作を示す図である。
【図9】従来のゲートバスライン駆動回路に用いられている冗長回路の概略を示す図である。
【図10】従来のゲートバスライン駆動回路に用いられている他の冗長回路の概略を示す図である。
【図11】従来のゲートバスライン駆動回路に用いられているさらに他の冗長回路の概略を示す図である。
【符号の説明】
1 アレイ基板
2 薄膜トランジスタ
4 画素領域
6 表示領域
8 ゲートバスライン駆動回路
10 データバスライン駆動回路
12 入力端子
14 対向基板
16 データバスライン
18 ゲートバスライン
20、22、100、102 シフトレジスタ
24、26、28、104、106、108 2入力OR回路
30、32、112、114、116、124 EXOR回路
34、36 ラッチ回路
38 DFF
40 スイッチング素子
118、120、122 AND回路
126 インバータ
128、130 MOSFET
Claims (3)
- n本のバスラインに供給すべきn個の第1の駆動信号を順次生成し、n番目の前記第1の駆動信号の次に第1の比較信号を生成する第1のシフトレジスタと、
前記n番目の第1の駆動信号の信号レベルと前記第1の比較信号の信号レベルとを比較して第1の比較結果を出力する第1の排他的論理和回路と、
前記第1の比較結果に基づいて、前記第1のシフトレジスタへの電力の供給/遮断を切り替える第1の切替部と、
前記第1のシフトレジスタに同期して、前記n本のバスラインに供給すべきn個の第2の駆動信号を順次生成し、n番目の前記第2の駆動信号の次に第2の比較信号を生成する第2のシフトレジスタと、
前記n番目の第2の駆動信号の信号レベルと前記第2の比較信号の信号レベルとを比較して第2の比較結果を出力する第2の排他的論理和回路と、
前記第2の比較結果に基づいて、前記第2のシフトレジスタへの電力の供給/遮断を切り替える第2の切替部と、
前記第1及び第2の駆動信号の論理和を出力する論理和回路と
を有することを特徴とする液晶駆動回路。 - 請求項1記載の液晶駆動回路において、
前記第1の切替部は、
前記第1の排他的論理和回路の出力信号が入力し、入力クロックに同期して出力が変化する第1のDフリップフロップと、
前記第1のDフリップフロップの出力に基づいて前記電力の供給/遮断を切り替える第1のスイッチング素子とを有し、
前記第2の切替部は、
前記第2の排他的論理和回路の出力信号が入力し、前記入力クロックに同期して出力が変化する第2のDフリップフロップと、
前記第2のDフリップフロップの出力に基づいて前記電力の供給/遮断を切り替える第2のスイッチング素子とを有していること
を特徴とする液晶駆動回路。 - 2枚の基板間に液晶を封止し、前記基板上に形成された複数のバスラインを制御して前記液晶を駆動する液晶駆動回路を備えた液晶表示装置において、
前記液晶駆動回路は、前記請求項1又は2に記載の液晶駆動回路を用いていること
を特徴とする液晶表示装置。
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