JP4562107B2 - 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジン - Google Patents
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Description
【技術分野】
本発明はマイクロコントローラにおけるダイレクトメモリアクセス制御に関し、より具体的には、複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジンに関する。
【0002】
【背景技術】
マイクロコントローラ
技術が進歩するにつれて、従来はマイクロプロセッサが、またはコンピュータシステムが全体として供給していた特定のサービスを、コンピュータシステムのコンポーネントが提供するようになってきた。この進歩する技術の主要なものはマイクロコントローラすなわち組込み式コントローラとして知られており、これは要するにパーソナルコンピュータにおいて用いられるようなマイクロプロセッサであるが、同じモノリシック半導体基板(すなわちチップ)上に非常に多くの付加的な機能が組み合わされたものである。典型的なパーソナルコンピュータでは、マイクロプロセッサが基礎的な計算機能を行なう一方、ネットワークを介した通信、コンピュータメモリの制御およびユーザとの入力/出力を提供するなどの機能は、その他の集積回路が行なう。
【0003】
典型的なマイクロコントローラでは、これらの機能の多くが集積回路チップ自体の内部に組込まれている。典型的なマイクロコントローラ、たとえばカリフォルニア州サニィベイルのアドバンスト・マイクロ・ディバイシズ・インコーポレイテッドによるAm186EMまたはAM186ESは、コアマイクロプロセッサを含むだけでなく、メモリコントローラ、ダイレクトメモリアクセス(DMA)コントローラ、割込みコントローラ、ならびに非同期および同期の両シリアルインターフェイスもさらに含む。コンピュータシステムにおいて、典型的にはこれらの装置は別々の集積回路として実現されるので、より大きな面積を必要とし、製品のサイズを大きくする。これらの機能を単一チップ内に組込むことにより、サイズが著しく減じられる。これは消費者製品において重要であることが多い。
【0004】
消費者製品の設計者の観点からみれば、特定の付加された特徴の組合わせにより、ある特定のマイクロコントローラが所与のアプリケーションに対して魅力的になることがよくある。標準の80x86マイクロプロセッサ命令を用いる多くのマイクロコントローラが利用可能であり、このようなマイクロコントローラに対してはソフトウェアの開発が容易である。実行ユニットの命令セットが類似しているので、付加された特徴が、特定のマイクロコントローラ間を区別する主要な基準となることが多い。
【0005】
マイクロコントローラを組込みシステムにおいて実現する際には、他のよくある要求または所望される特徴は、マイクロコントローラの何らかの特定の部分がその他の部分と折衝するときに必要な帯域幅を減じることである。たとえば、マイクロコントローラのコアは実行ユニットであり、これは本質的にはマイクロプロセッサコアである。実行ユニットはそれ専用にプログラムされたタスクを自由に行なうべきであり、マイクロコントローラ内の他のユニットを待って時間を費やすべきではない。
【0006】
ダイレクトメモリアクセス
実行ユニットを解放するのにしばしば有用なものとして、ダイレクトメモリアクセス(DMA)ユニット、タイマ制御ユニット、および割込み制御ユニットがある。このようなユニットはある外部トランザクションが生ずるのを待機するタスクの負荷をなくし、さらにDMAユニットの場合は、実際にタスクそれ自体の負荷を軽減する。DMAユニットは、記憶位置間の転送、入力/出力ポート間の転送、およびある記憶位置とある入力/出力ポートとの間の転送を行なうようプログラムされ得る。これらのタスクの負荷をなくすことにより、実行ユニットは、このような転送が行なわれる間待機しなくてもよくなり、これによってコンピュータシステムの全体の速度が速くなり得る。
【0007】
DMAユニットは、マイクロプロセッサが関与することなく、DMAユニットの制御レジスタを転送制御情報で初期化することによって機能する。転送制御情報は、通常、ソースアドレス(転送されるデータのブロックの先頭のアドレス)、デスティネーションアドレス(データのブロックの先頭の転送先のアドレス)、およびデータブロックのサイズを含む。マイクロプロセッサおよびDMAユニットの両者とも、適切なアドレスへデータを分配する前に内部にデータを記憶するが、DMAユニットは、ペリフェラルもしくはメモリ装置へ、またはペリフェラルもしくはメモリ装置からの、アドレスとバス制御信号とを供給し、そのペリフェラルまたはメモリ装置が読出または書込サイクルの間にあるペリフェラルまたはメモリ装置にアクセスするようにできる。
【0008】
DMAユニットでは特定のチャネルが実現され、ペリフェラル装置またはメモリ装置が他のペリフェラルまたはメモリ装置へ/から(DMAユニットによる内部データ記憶を伴ってまたは伴わずに)データを転送できるようにする。チャネルは、ペリフェラルまたはメモリ装置からのDMAリクエスト信号(DREQ)を介してアクティブにされ得る。DMAユニットはDREQを受け、DMAアクノレッジ信号(DACK)またはそれをシミュレートしたものを与え、チャネルを介してペリフェラルまたはメモリ装置へ/からデータを転送する。DMAチャネルをよく使用するペリフェラル装置には、DRAM(ダイナミックランダムアクセスメモリ)リフレッシュ回路、サウンドカード、SCSIホストアダプタ、パラレルポート、テープカード、ネットワークカード、モデム、およびフロッピーディスクコントローラがある。
【0009】
ダイレクトメモリアクセスチャネルは従来、ハードウェアでサポートされており、ダイレクトメモリアクセスコントローラ内の制御論理によって管理されている。この制御論理は、典型的には複数のレジスタ(たとえばDMAコマンドレジスタ、DMAモードレジスタ、DMAステータスレジスタ、DMAマスクレジスタ、DMAリクエストレジスタ、DMAカウントレジスタ、およびDMAアドレスレジスタなど)の形態をとり、貴重なシリコンスペースを取ってしまう。各ダイレクトメモリアクセスチャネルは制御論理中の固有の部分(たとえばDMAカウントレジスタおよびDMAアドレスレジスタ)と対応づけられている。
【0010】
US−A−5,619,727は、n個のDMAブロックが直列に接続され、各DMAブロックがデータ転送のためのm個の独立したチャネルを有する、複数チャネルのダイレクトメモリアクセス装置を開示する。ソースアドレスおよびデスティネーションアドレスなど、DMA転送を制御するためのパラメタは、m個のチャネルの各々に対してメモリ内に格納される。この装置では、各DMAブロックが、それ自体の物理制御回路およびそれ自体の物理制御レジスタを備える物理DMAチャネルを有する。
本発明によれば、複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジンが提供され、このダイレクトメモリアクセスエンジンはダイレクトメモリアクセスコントローラを含み、ダイレクトメモリアクセスコントローラは、物理ダイレクトメモリアクセス制御ブロックと、物理ダイレクトメモリアクセスチャネルリソースと、物理ダイレクトメモリアクセス制御ブロックに結合されて物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアクセスチャネルリソースを共有する複数の仮想ダイレクトメモリアクセスチャネルとを含み、上記ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレクトメモリアクセスチャネルに対するパラメタを格納するパラメタテーブルを含むメモリを含み、上記ダイレクトメモリアクセスコントローラはさらに、物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアクセスチャネルリソースに結合される物理ダイレクトメモリアクセスチャネルとを含む。
好ましくは、ダイレクトメモリアクセスエンジンはさらに、複数の仮想ダイレクトメモリアクセスチャネルのアクティブチャネルに対するダイレクトメモリアクセスリクエスト線およびダイレクトメモリアクセスアクノレッジ線を含む。
【0011】
本発明により、各ダイレクトメモリアクセスチャネルをそれ自体の制御論理と対応づける必要がなくなる。このようにして、複数のダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費やすのではなく、単一のダイレクトメモリアクセスに対するダイレクトメモリアクセス制御情報を記憶するために、メモリが用いられる。
【0012】
添付の図面を参照するとともに以下の発明の詳細な説明を考察することにより、本発明をよりよく理解することができる。
【0013】
【発明の実施の形態】
ここで図面を参照して、図1は、本発明に従ったマイクロコントローラMのアーキテクチャ例のブロック図である。マイクロコントローラMは種々のオンチップユニットをサポートし得る。図示したアーキテクチャでは、実行ユニット100と、メモリユニット102と、バス制御ユニット104と、ダイレクトメモリアクセス(DMA)ユニット106と、テストアクセスポート108と、タイマユニット110と、ペリフェラル制御ユニット112と、割込み制御ユニット114と、プログラマブルI/Oユニット116と、ポートユニット118とが、各々、システムバス120に結合される。システムバス120は、これらの結合されたユニットのいずれかの間に、データ、アドレスおよび制御情報を通信するためのデータバス、アドレスバスおよび制御バスを含み得る。
【0014】
実行ユニット100には、メモリユニット102により記憶されたコードを実行するための高度に集積化されたプロセッサ101が備えられ得る。開示した実施例における実行ユニット100は、カリフォルニア州サニィベイルのアドバンスト・マイクロ・ディバイシズからの種々のマイクロコントローラに実装されたAm186命令セットと互換性がある。この実行ユニット100の代わりに他のさまざまな実行ユニットを用いてもよい。
【0015】
メモリユニット102は、オンチップまたはオフチップメモリ装置への、およびオンチップまたはオフチップメモリ装置からのデータ通信を制御するための、複数のメモリコントローラをサポートし得る。これらのメモリ装置は、たとえば、ダイナミックランダムアクセスメモリ(DRAM)、読出専用メモリ(ROM)、および/またはフラッシュメモリを含み得る。メモリコントローラの一例として、拡張データ出力(EDO)および同期DRAM(SDRAM)サポート、書込バッファリングサポート、ならびに先読みバッファリングサポートを提供するDRAMコントローラが挙げられる。
【0016】
バス制御ユニット104は、種々のバスを制御し、かつそれらのバスに接続されたペリフェラルをサポートするためのバスコントローラのホストを提供し得る。これらのバスコントローラは、たとえば、USB(Universal Serial Bus)コントローラ、ISA(Industry Standard Architecture)バスコントローラ、PCI(Peripheral Component Interconnect)バスコントローラ、汎用バスコントローラ、および/またはVL−バスコントローラを含み得る。バス制御ユニット104は、このように、マイクロコントローラMが多数の外部バスおよびペリフェラルをサポートできるようにする。
【0017】
DMAユニット106には、マイクロコントローラMのユニット間のダイレクトメモリアクセス転送を制御するためのいくつかのDMAチャネルを有する複数のDMAコントローラが備えられ得る。本発明によれば、DMAユニット106は、複数の仮想DMAチャネルをサポートするためのDMAエンジン150を備える。テストアクセスポート108は、製造環境においてマイクロコントローラMをテストするためのスキャンインターフェイスをもたらし、ポート108のテスト論理を制御するためのテストアクセスポート(TAP)コントローラをサポートする。
【0018】
ペリフェラル制御ユニット112は、種々のペリフェラル装置を制御するための集積化されたペリフェラルコントローラのホストを提供し得る。これらのペリフェラルコントローラは、たとえば、グラフィックコントローラ、キーボードコントローラ、および/またはPCカードコントローラを含み得る。グラフィックコントローラは、内部の統合メモリアーキテクチャ(UMA)および種々のグラフィックアダプタとのソフトウェア互換性をもたらす。PCカードコントローラまたはアダプタは、PCMCIA(パーソナルコンピュータメモリカード国際協会)の規格に従うのが好ましい。
【0019】
割込み制御ユニット114は、複数の割込みリクエストをサポートするための複数の割込みコントローラを備え得る。各割込みコントローラは、それに対応する割込みリクエストの発行および受理を規制し得る。プログラマブルI/Oユニット116は、複数の汎用I/Oピンをサポートする。これらのピンは、マイクロコントローラMに外部装置のためのパラレルインターフェイスを与える。ポートユニット118は、標準パラレルポートインターフェイス、シリアルポートインターフェイス、および/または赤外ポートインターフェイスをもたらし得る。パラレルポートインターフェイスは、高速転送のための強化パラレルポート(EPP)モードをサポートし得る。シリアルポートインターフェイスおよび赤外インターフェイスは、PC互換性がもてるように、業界標準ユニバーサル非同期レシーバ/トランスミッタ(UART)により駆動され得る。
【0020】
マイクロコントローラMのこれらのユニットは、さまざまな構成および組合せが可能である。マイクロコントローラMは、たとえばAm186TMEDマイクロコントローラ、ElanTMSC400マイクロコントローラまたはAm186TMCCマイクロコントローラであり得る。当然ながら、開示されたユニットは例示的であり、網羅的ではない。さらに、マイクロコントローラMによりサポートされる特定のユニットの選択は、特定のマイクロコントローラのアプリケーションの機能であり得る。一例として、モバイルコンピューティングアプリケーションについては、赤外ポートインターフェイス、グラフィックコントローラ、およびPCカードコントローラがサポートされ得る。別の例としては、通信アプリケーションに関して、USBコントローラおよびHLDC(High-Level Data Link Control)コントローラがサポートされ得る。開示したマイクロコントローラMはこのように、アーキテクチャ的な柔軟性を備える。
【0021】
本発明に従った技術および回路は、多種多様のマイクロコントローラに適用可能である。「マイクロコントローラ」という用語自体が業界ではさまざまな異なる定義を有する。会社によっては、付加的特徴(I/Oなど)を備えるプロセッサコアがオン・ボードメモリを有さなければ「マイクロプロセッサ」であると呼ぶ場合もあり、今日では、デジタルシグナルプロセッサ(DSP)は専用および汎用の両方のコントローラ機能に対して用いられる。ここでは、「マイクロコントローラ」という用語はこれらの製品すべてを包含して用いられており、通常は、単一モノリシック集積回路上において付加機能がすべて実現された実行ユニットを意味する。
【0022】
図2を参照して、複数の仮想DMAチャネルをサポートするDMAエンジン150の一例の概略図が示される。DMAエンジン150は、DMAコントローラ200およびメモリ208を備える。DMAコントローラ200は、単一の物理DMAチャネル204および複数の仮想DMAチャネル202をサポートする。複数の仮想DMAチャネル202は、n(nは整数)個の仮想DMAチャネルとして表わされる。所与の時間には、複数の仮想DMAチャネル202のうち1つのチャネルがアクティブになり得る。アクティブな仮想DMAチャネルは、単一の物理DMAチャネル204を使用する。物理DMAチャネル204はこうして複数の仮想DMAチャネル204の間で変化する。図2において、斜線で示される物理DMAチャネル204は、VIRTURL_DMA_1チャネルに対応するものとして表わされる。
【0023】
アクティブ仮想DMAチャネル202によるDMA転送は、DMAコントローラ200の物理DMA制御ブロック206により制御される。物理DMA制御ブロック206は、5つの標準型の構成レジスタ228(DMAモードレジスタ、DMAステータスレジスタ、DMAマスクレジスタ、DMAリクエストレジスタ、およびDMAコマンドレジスタ)の何らかの組合せを含み得る。その時々で、物理DMA制御ブロック206は、物理DMAチャネル204を用いる仮想DMAチャネル202に適応するように構成され得る。DMAコントローラ200はさらに、物理DMAチャネルリソース220を含む。DMAコントローラ200のプログラミング状態の間に、物理DMAチャネルリソース220および物理DMA制御ブロック206が、アクティブ仮想DMAチャネルによるDMA転送に対するパラメタでプログラムされる。物理DMAチャネルリソース220は、単一の物理DMAチャネル204にのみ適応するように構成される。開示した実施例では、物理DMAチャネルリソース220は、単一のDMAチャネルに対して、DMA転送カウントレジスタ224およびDMAアドレスカウンタ(ソースおよびデスティネーション)226などの1組のDMA転送制御リソースを含み得る。これに代えて、本発明によれば、DMAコントローラ200は、より多数の仮想DMAチャネル202によって共有されるいかなる数の物理DMAチャネル204もサポートし得る。物理DMAチャネル204と同様、物理DMAチャネルリソース220の使用も複数の仮想DMAチャネル202の間で変化する。物理DMAチャネルリソース220は、ハードウェアを最小化するよう構成されるのが好ましい。
【0024】
DMAコントローラ200はさらに、メモリ208およびペリフェラル装置216に結合される。DMAコントローラ200は、メモリ208にメモリ読出信号MEM RDおよびメモリ書込信号MEM WRを与える。ペリフェラル装置216には、ペリフェラル読出信号DEV RDおよびペリフェラル書込信号DEV WRがDMAコントローラ200により与えられる。メモリ208は、複数の仮想DMAチャネル202に対するパラメタを格納するためのパラメタテーブルまたは同様のデータ構成210をもたらす。複数の仮想DMAチャネル202に対するパラメタが、実行ユニット100によりパラメタテーブル210にロードされ得る。メモリ208は実行ユニット100にアドレス線ADDRを与え、実行ユニット100がパラメタテーブル210をアドレス指定できるようにする。仮想DMAチャネル202がアクティブになると、特定の仮想DMAチャネル202に対するパラメタが、パラメタテーブル210から物理DMAチャネルリソース220および物理DMA制御ブロック206へ与えられる。開示した実施例では、関連のパラメタがDMAコントローラ200の物理DMAリソース220へ実行ユニット100によってロードされる。DMAコントローラ200は、ロードされたパラメタに基づいてDMA転送を行なう。DMA転送中、DMAコントローラ200は、メモリ208、ペリフェラル装置216および実行ユニット100に結合されたローカルデータバスDATAを所有する。
【0025】
言うまでもなく、開示した実施例において少なくとも4つのタイプのDMA転送が可能である。すなわち、メモリ−ペリフェラル装置転送、ペリフェラル−メモリ装置転送、メモリ−メモリ装置転送およびペリフェラル−ペリフェラル装置転送である。メモリ−ペリフェラル装置転送は、メモリ読出信号MEM RDおよびペリフェラル書込信号DEV WRに従って行なわれるメモリ装置208からペリフェラル装置216へのデータ転送である。ペリフェラル−メモリ装置転送は、ペリフェラル読出信号DEV RDおよびメモリ書込信号MEM WRに従って行なわれるペリフェラル装置216からメモリ装置208へのデータ転送である。
【0026】
メモリ−メモリ装置転送は、メモリ読出信号MEM RDおよびメモリ書込信号MEM WRに従って行なわれる、メモリ装置208のあるメモリアドレス領域からメモリ装置208の別のメモリアドレス領域へのデータ転送である。ペリフェラル−ペリフェラル装置転送は、ペリフェラル読出信号DEV RDおよびペリフェラル書込信号DEV WRに従って行なわれる、ペリフェラル装置216のあるI/Oアドレス領域からペリフェラル装置216の別のI/Oアドレス領域へのデータ転送である。メモリ−メモリ装置転送またはペリフェラル−ペリフェラル装置転送は、読出フェーズ、内部データ記憶フェーズ、および書込フェーズを含み得る。読出フェーズでは、読出アドレスがメモリ208またはペリフェラル装置216に与えられる。次に、読出データがDMAコントローラ200の一時レジスタ(図示せず)により記憶され得る。その後、書込アドレスがメモリ208またはペリフェラル装置216に与えられる。これに代えて、一時レジスタなしにメモリ−メモリ転送またはペリフェラル−ペリフェラル転送を行なうこともできる。簡略化のため、単一のメモリ装置208および単一のペリフェラル装置216が図示されるが、DMAエンジン150は、複数のメモリ装置および複数のペリフェラル装置の間でDMA転送を制御してもよい。開示した実施例では、仮想DMAチャネル202はメモリ装置208またはペリフェラル装置216に割当てられ得る。
【0027】
DMAエンジン150はさらに、DMAリクエスト/アクノレッジポートブロック212を含む。開示した実施例では、DMAリクエスト/アクノレッジポートブロック212は、ペリフェラル装置216またはメモリ装置208からリクエスト信号DREQ(n)を受け得る。ある装置が、DMAリクエスト信号DREQ(n)をDMAリクエスト/アクノレッジポートブロック212へ与え、DMA転送を要求する。DMAリクエスト/アクノレッジポートブロック212は、DMAアクノレッジ信号DACK(n)をペリフェラル装置216またはメモリ装置208へ供給し得る。DMAアクノレッジ信号DACK(n)がアクティブということは、仮想DMAチャネル202が可能化されており、DMAリクエストを発行した対応の装置がサービスを受けていることを示す。
【0028】
図3を参照して、仮想DMA制御処理の一例のフローチャートが示される。この仮想DMA制御プロセスの例は、仮想DMAチャネル202によるDMA転送の初期化および実行を表わす。ステップ300の始めに、ダイレクトメモリアクセスリクエスト信号DRQ(n)がペリフェラル装置216またはメモリ装置208によってDMAリクエスト/アクノレッジポートブロック212に対してアサートされているか否かが判断される。DRQ(n)がアサートされていなければ、またはアクティブでなければ、制御はステップ300にとどまる。DRQ(n)がアクティブであれば、制御はステップ302へ進み、ここでDMAリクエスト/アクノレッジポートブロック212により割込信号INTが実行ユニット100に与えられる。次に、ステップ304で、実行ユニット100は、CPU読出信号CPU RDを与えて、DMAリクエスト/アクノレッジポートブロック212を読出し、どの装置がサービスを要求しているかを判断する。ステップ304から、制御はステップ306に進み、ここでDMAコントローラ200は、DMA転送のために割り当てられた仮想DMAチャネル202に対するパラメタでロードされる。これらのパラメタは、パラメタテーブル210からDMA制御ブロック206および物理DMAリソース220へロードされる。パラメタのある一部はDMA制御ブロック206にロードされ、またパラメタのある一部は物理DMAチャネルリソース220にロードされ得る。
【0029】
DMAエンジン150はさらに、特定の調停方式に従って複数の仮想DMAチャネルリクエスト間で仮想DMAチャネル202を選択するためのDMAアービタ(図示せず)を含み得る。複数のダイレクトメモリアクセスリクエスト信号DRQ(n)が同時にアクティブになると、優先順位の最も高いダイレクトメモリアクセスリクエストDRQ(n)が選択される。
【0030】
次に、ステップ308で、DMAコントローラ200は要求を発した装置に通常のアクノレッジ信号ACKで肯定応答する。ステップ309で、アクノレッジ信号DACK(n)が、DMAリクエスト/アクノレッジポートブロック212により要求している装置に対してアサートされ、割当てられたまたはアクティブな仮想DMAチャネル202を可能化またはアクティブにする。適切なDACK(n)信号がDMAリクエスト/アクノレッジポートブロック212のステアリング論理214により決定される。ステアリング論理214は、本質的には、割当てられたまたはアクティブな仮想DMAチャネル202に対応する通常のアクノレッジ信号ACKを検出するので、要求を発した装置に対応のアクノレッジ信号DACK(n)が与えられ得る。このステアリングフェーズの前には、アクノレッジ信号DACK(n)は、複数の仮想DMAチャネル202により仮想的な意味で物理レベルで共有されている。物理的なレベルでは、物理的なDMAチャネル204は仮想的に通常のアクノレッジ信号ACKを共有する。通常のアクノレッジ信号ACKは適切なDACK(n)信号に振分けられる。
【0031】
ステップ310において、アクティブな仮想DMAチャネル202に対するDMA転送が、物理DMA制御ブロック206および物理DMAチャネルリソース220にロードされたパラメタに基づいて行なわれる。ステップ310から、制御はステップ312へ進み、ここで実行ユニット100は、たとえば割込みなどにより、仮想DMA動作が完了したことを通知される。制御はステップ314を経て終了し、このステップ314で仮想DMA制御処理が完了する。
【0032】
このように、本発明は、複数の仮想ダイレクトメモリアクセスチャネル202をサポートするためのダイレクトメモリアクセスエンジン150を提供する。ダイレクトメモリアクセスエンジン150は、ダイレクトメモリアクセスコントローラ200と、複数の仮想ダイレクトメモリアクセスチャネル202に対するパラメタを含むメモリ208内のパラメタテーブル210とを含む。ダイレクトメモリアクセスエンジン150は、単一の物理的なダイレクトメモリアクセスチャネル204および複数の仮想ダイレクトメモリアクセスチャネル202を備える。複数の仮想ダイレクトメモリアクセスチャネル202のうち1つのチャネルが、ある所与の時間にアクティブにされ得る。アクティブチャネル202に対するパラメタは、パラメタテーブル210から、ダイレクトメモリアクセスコントローラ200のダイレクトメモリアクセス制御ブロック206および物理ダイレクトメモリアクセスチャネルリソース220へロードされる。物理ダイレクトメモリアクセス制御ブロック206は、物理DMAチャネルリソース220を用いて、ロードされたパラメタに基づいてアクティブチャネル202に対するダイレクトメモリアクセス転送を行なう。物理DMAチャネルリソース220は、複数の仮想ダイレクトメモリアクセスチャネル202により共有される。ダイレクトメモリアクセスエンジン150はさらに、複数の仮想ダイレクトメモリアクセスチャネル202のアクティブチャネル202のためのダイレクトメモリアクセスリクエスト線DREQ(n)およびダイレクトメモリアクセスアクノレッジ線DACK(n)を含む。
【0033】
当然ながら、DMAコントローラ200は、より多数の仮想DMAチャネル202によって共有されるいかなる数の物理DMAチャネルにも適応できるように、複数の物理DMAチャネルリソース200および複数の物理DMA制御ブロック206をサポートし得る。
【0034】
本発明により、各ダイレクトメモリアクセスチャネルをその固有の制御論理と対応づける必要がなくなる。この方法で、複数のダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス制御論理で大きなシリコン面積を費やすのではなく、単一のダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス制御情報を記憶するためにメモリが用いられる。
【0035】
本発明の前述の開示および記述は本発明を例示しかつ説明するものであり、図示した回路、構造および動作方法の細部と同様、構成要素、回路要素、信号、レジスタおよび接続などを前掲の請求の範囲から逸脱することなくさまざまに変更することが可能である。
【図面の簡単な説明】
【図1】 本発明に従ったダイレクトメモリアクセスエンジンを備えるマイクロコントローラのブロック図である。
【図2】 本発明に従った図1のダイレクトメモリアクセスエンジンの一例の概略図である。
【図3】 本発明に従った仮想ダイレクトメモリアクセス制御処理の一例のフロー図である。
Claims (21)
- 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジンであって、
ダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラは、
物理ダイレクトメモリアクセス制御ブロックと、
物理ダイレクトメモリアクセスチャネルリソースと、
前記物理ダイレクトメモリアクセス制御ブロックに結合され、前記物理ダイレクトメモリアクセス制御ブロックおよび前記物理ダイレクトメモリアクセスチャネルリソースを共有する複数の仮想ダイレクトメモリアクセスチャネルとを含み、前記ダイレクトメモリアクセスエンジンはさらに、
前記複数の仮想ダイレクトメモリアクセスチャネルに対するパラメータを格納するパラメータテーブルを含むメモリと、
前記物理ダイレクトメモリアクセス制御ブロックおよび前記物理ダイレクトメモリアクセスチャネルリソースに結合される物理ダイレクトメモリアクセスチャネルとを含み、
アクティブな仮想ダイレクトメモリアクセスチャネルの前記パラメータは、前記パラメータテーブルから前記物理ダイレクトメモリアクセスチャネルリソースへロードされ、前記物理ダイレクトメモリアクセス制御ブロックは、前記物理ダイレクトメモリアクセスチャネルリソースを用いて、ロードされたパラメータに基づいてアクティブなチャネルに対するダイレクトメモリアクセス転送を行なう、ダイレクトメモリアクセスエンジン。 - 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのダイレクトメモリアクセスエンジンであって、
ダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラは、
物理ダイレクトメモリアクセス制御ブロックと、
物理ダイレクトメモリアクセスチャネルリソースと、
前記物理ダイレクトメモリアクセス制御ブロックおよび前記物理ダイレクトメモリアクセスチャネルリソースに結合された、物理ダイレクトメモリアクセスチャネルと、
前記物理ダイレクトメモリアクセス制御ブロックに結合され、前記物理ダイレクトメモリアクセスチャネル、前記物理ダイレクトメモリアクセス制御ブロックおよび前記物理ダイレクトメモリアクセスチャネルリソースを共有する複数の仮想ダイレクトメモリアクセスチャネルと、
前記複数の仮想ダイレクトメモリアクセスチャネルに対するパラメータを格納するパラメータテーブルを含むメモリとを含み、
アクティブな仮想ダイレクトメモリアクセスチャネルの前記パラメータは、前記パラメータテーブルから前記物理ダイレクトメモリアクセスチャネルリソースへロードされ、前記物理ダイレクトメモリアクセス制御ブロックは、前記物理ダイレクトメモリアクセスチャネルリソースを用いて、ロードされたパラメータに基づいてアクティブなチャネルに対するダイレクトメモリアクセス転送を行なう、ダイレクトメモリアクセスエンジン。 - 前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメータが、パラメータテーブルから物理ダイレクトメモリアクセスチャネルリソースおよび物理ダイレクトメモリアクセス制御ブロックにロードされる、請求項1または2記載のダイレクトメモリアクセスエンジン。
- 前記複数の仮想ダイレクトメモリアクセスチャネルのうちのアクティブな仮想ダイレクトメモリアクセスチャネルについてのパラメータを、前記パラメータテーブルから、前記物理ダイレクトメモリアクセスチャネルリソースおよび前記ダイレクトメモリアクセス制御ブロックにロードする実行ユニットをさらに含む、請求項1または2記載のダイレクトメモリアクセスエンジン。
- 所与の時間には前記複数の仮想ダイレクトメモリアクセスチャネルのうち1つのチャネルがアクティブになる、請求項1または2記載のダイレクトメモリアクセスエンジン。
- 前記物理ダイレクトメモリアクセスチャネルリソースおよび前記物理ダイレクトメモリアクセス制御ブロックが、前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメータを格納する、請求項1または2記載のダイレクトメモリアクセスエンジン。
- 前記ダイレクトメモリアクセスコントローラが、前記パラメータに基づいて、前記物理ダイレクトメモリアクセスチャネルを介して、前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブな仮想ダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なう、請求項1または2のいずれかに記載のダイレクトメモリアクセスエンジン。
- 前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメモリアクセスリクエスト線をさらに含む、請求項1または2記載のダイレクトメモリアクセスエンジン。
- 前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメモリアクセスアクノレッジ線をさらに含む、請求項1、2または4記載のダイレクトメモリアクセスエンジン。
- 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためのマイクロコントローラであって、
実行ユニットと、前記実行ユニットに結合されたダイレクトメモリアクセスユニットとを含み、
前記ダイレクトメモリアクセスユニットが、請求項1乃至9いずれか1項記載のダイレクトメモリアクセスエンジンを含む、
マイクロコントローラ。 - 前記ダイレクトメモリアクセスエンジンは、前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメモリアクセスリクエスト線と、前記複数の仮想ダイレクトメモリアクセスチャネルのうちアクティブなチャネルに対するダイレクトメモリアクセスアクノレッジ線とを含み、
前記ダイレクトメモリアクセスリクエスト線を受け、前記ダイレクトメモリアクセスアクノレッジ線を提供するために、前記ダイレクトメモリアクセスエンジンに結合されるダイレクトメモリアクセスリクエスト/アクノレッジポートブロックをさらに含む、
請求項10記載のマイクロコントローラ。 - 前記ダイレクトメモリアクセスリクエスト/アクノレッジポートブロックが、
前記アクティブな仮想ダイレクトメモリアクセスチャネルに対応するダイレクトメモリアクセスアクノレッジ信号を前記ダイレクトメモリアクセスコントローラから前記ダイレクトメモリアクセスアクノレッジ線へ導くためのステアリング論理を含む、請求項11記載のマイクロコントローラ。 - 前記ダイレクトメモリアクセスアクノレッジ信号を前記ダイレクトメモリアクセスリクエスト/アクノレッジポートブロックに与え、かつ前記ダイレクトメモリアクセスアクノレッジ信号を前記ダイレクトメモリアクセスリクエスト/アクノレッジポートブロックから受けるように前記ダイレクトメモリアクセスリクエスト/アクノレッジポートブロックに結合された装置をさらに含む、請求項11記載のマイクロコントローラ。
- 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためにダイレクトメモリアクセスエンジンを用いてダイレクトメモリアクセス転送を制御する方法であって、
ダイレクトメモリアクセスエンジンはダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラは、物理ダイレクトメモリアクセス制御ブロックと、物理ダイレクトメモリアクセスチャネルリソースと、複数の仮想ダイレクトメモリアクセスチャネルとを有し、
前記複数の仮想ダイレクトメモリアクセスチャネルは、前記物理ダイレクトメモリアクセス制御ブロックおよび前記物理ダイレクトメモリアクセスチャネルリソースを共有しており、
前記ダイレクトメモリアクセスエンジンはさらに物理ダイレクトメモリアクセスチャネルを有し、前記ダイレクトメモリアクセスエンジンはさらに、前記複数の仮想ダイレクトメモリアクセスチャネルに対するパラメータを格納するためのパラメータテーブルを有するメモリを含み、前記方法は、
前記複数の仮想ダイレクトメモリアクセスチャネルのうち第1のアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメータテーブルからのパラメータを前記ダイレクトメモリアクセスコントローラにロードするステップと、
前記ダイレクトメモリアクセスコントローラにロードされたパラメータに基づいて前記物理ダイレクトメモリアクセスチャネルを介して第1のアクティブな仮想ダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なうステップとを含む、方法。 - 複数の仮想ダイレクトメモリアクセスチャネルをサポートするためにダイレクトメモリアクセスエンジンを用いてダイレクトメモリアクセス転送を制御する方法であって、
ダイレクトメモリアクセスエンジンはダイレクトメモリアクセスコントローラを含み、前記ダイレクトメモリアクセスコントローラは、物理ダイレクトメモリアクセス制御ブロックと、物理ダイレクトメモリアクセスチャネルリソースと、物理ダイレクトメモリアクセスチャネルと、複数の仮想ダイレクトメモリアクセスチャネルとを有し、
前記複数の仮想ダイレクトメモリアクセスチャネルは、物理ダイレクトメモリアクセスチャネル、物理ダイレクトメモリアクセス制御ブロックおよび物理ダイレクトメモリアクセスチャネルリソースを共有しており、
前記ダイレクトメモリアクセスエンジンはさらに、前記複数の仮想ダイレクトメモリアクセスチャネルに対するパラメータを格納するためのパラメータテーブルを有するメモリを含み、前記方法は、
前記複数の仮想ダイレクトメモリアクセスチャネルのうち第1のアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメータテーブルからのパラメータを前記ダイレクトメモリアクセスコントローラにロードするステップと、
前記ダイレクトメモリアクセスコントローラにロードされたパラメータに基づいて前記物理ダイレクトメモリアクセスチャネルを介して第1のアクティブな仮想ダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なうステップとを含む、方法。 - 前記複数の仮想ダイレクトメモリアクセスチャネルのうち第2のアクティブな仮想ダイレクトメモリアクセスチャネルに対するパラメータテーブルからのパラメータを前記ダイレクトメモリアクセスコントローラにロードするステップと、
前記ダイレクトメモリアクセスコントローラにロードされたパラメータに基づいて前記物理ダイレクトメモリアクセスチャネルを介して第2のアクティブな仮想ダイレクトメモリアクセスチャネルに対するダイレクトメモリアクセス転送を行なうステップとをさらに含む、請求項14または15記載の方法。 - 前記ロードするステップが実行ユニットにより行なわれる、請求項14または15記載の方法。
- 前記ダイレクトメモリアクセス転送を行なうステップが、前記ダイレクトメモリアクセス制御ブロックにより制御される、請求項14または15記載の方法。
- マイクロコントローラ内に前記ダイレクトメモリアクセスエンジンを設けるステップをさらに含む、請求項14または15記載の方法。
- 前記ロードするステップが、
前記パラメータの一部を前記物理ダイレクトメモリアクセスチャネルリソースにロードするステップを含む、請求項14または15記載の方法。 - 前記ロードするステップが、
前記パラメータの一部を前記物理ダイレクトメモリアクセス制御ブロックにロードするステップをさらに含む、請求項14または15載の方法。
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