JP4552312B2 - 信号処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気記録媒体や光記録媒体に記録された情報を再生する再生系の信号処理回路に関し、再生信号をデジタル化した再生データが第1の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路に関する。
【0002】
【従来の技術】
DDS(Digital Data Storage)4規格に準拠したテープストリーマでは、例えば、図65に示すような回路構成の記録系110と図66に示すような構成の再生系120により、磁気テープ130を介してデータの記録/再生を行う。
【0003】
すなわち、DDS4規格に準拠したテープストリーマの記録系110では、図65に示すように、記録データが8/10変換部111によりブロック符号の1種である8/10変換される。そして、8/10変換された記録データが、記録増幅器112で電流に変換されてロータリトランス113を介して記録ヘッド114に供給され、この記録ヘッド114を介して磁気テープ130に記録される。
【0004】
また、上記テープストリーマの再生系120では、図66に示すように、磁気テープ130から再生ヘッド121により得られる再生RF信号が再生増幅器122で増幅されてロータリトランス123を介して第1の等化回路124に供給される。ここで、DDS4規格ではチャネル伝達特性としてパーシャルレスポンスクラス1(PR1)を採用しているので、上記記録系110の記録増幅器112から再生系120の第1の等化回路124の出力までの伝達特性が図67に示すPR1伝達特性になるべく近づくように、上記第1の等化回路124の伝達特性が調整される。そして、第1の等化回路124の出力信号からPLL回路125によってチャネルクロックが抽出され、このチャネルクロックで駆動されるアナログ・デジタル変換器(ADC:analog-to-digital converter)126により、図68に示すように、上記第1の等化回路124の出力信号の検出点電圧がサンプリングされる。
【0005】
上記ADC126により得られたサンプリングデータは、第2の等化回路127でより精密に等化され、等化誤差がミニマイズされてから、ビタビデコーダ128で2値信号とされる。上記第2の等化回路127は、第1の等化回路124の低精度性を補う役割を担う。
【0006】
すなわち、このテープストリーマの再生系120では、PLL回路125の前後に設けた第1の等化回路124と第2の等化回路127により2段階等化を行っている。
【0007】
そして、ビタビデコーダ128により得られた2値信号は、10/8変換部129で10/8変換され、再生データとして出力される。
【0008】
この再生系120における10/8変換部129による10/8変換は、上記記録系110における8/10変換部111による8/10変換に対応する逆変換処理である。
【0009】
【発明が解決しようとする課題】
ところで、DDS4規格に準拠した上記テープストリーマの再生系120では、上記第1の等化回路124にアナログCRフィルタが採用され、第2の等化回路127には適応等化回路127Aで制御されるデジタルトランスバーサルフィルタが採用されている。第1の等化回路124はADC126の前段でアナログ信号を扱うのでアナログCRフィルタが相応しく、また、第2の等化回路127はデジタル信号を扱うのでデジタルトランスバーサルフィルタが望ましい。
【0010】
アナログCRフィルタ及びデジタルトランスバーサルフィルタには、次の表1に示すような長所短所がある。
【0011】
【表1】
【0012】
ここで、PLL回路125の前後に設けた第1の等化回路124と第2の等化回路127による2段階等化2段階等化が成立するためには、
第1の等化回路の出力信号のSN比>PLL回路の動作限界SN比
なる前提が満たされる必要がある。すなわち、PLL回路125が正常に動作しなくなってしまうと第2の等化回路127が正常に動作しないので、第2の等化回路127による等化誤差ミニマイズを期待できなくなるのである。
【0013】
上記前提が満たされなくなるケースとしては、例えば、
1) 第1の等化回路の等化精度が低くてアイパターンが乱れている場合
2) 再生信号が小さくてアイパターンか乱れている場合
などが挙げられる。
【0014】
1)は再生ヘッド121が摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当する。また、2)はオフトラックで再生信号が低下してしまった場合に相当する。
【0015】
どちらの場合にも、図69及び図70に示すように、アイパターンで観測すると見分けがつかない。
【0016】
1)の場合の対処は、第1の等化回路124の等化誤差をミニマイズすることにより、PLL回路の正常動作を確保し、その結果として、第2の等化回路127の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【0017】
また、2)の場合の対処は本質的にはオフトラックを防ぐべきであるが、等化誤差ミニマイズも有効である。なぜならば、第1の等化回路124の出力信号のアイパターン乱れはノイズによる乱れと等化誤差による乱れであるから、第1の等化回路124における等化誤差をミニマイズすることにより、小再生信号でもSN比劣化を少なくし、PLL回路125の正常動作を確保し、その結果として、第2の等化回路127の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【0018】
しかしながら、第1の等化回路124の等化誤差をミニマイズするには、アナログCRフィルタでは精度が低いので限界がある。
【0019】
また、デジタルトランスバーサルフィルタであればLMS法という収束性の良いアルゴリズムがあるが、アナログCRフィルタを自動コントロールする優れたアルゴリズムがない。
【0020】
また、図71に示すように、仮に第1の等化回路124にデジタルトランスバーサルフィルタ124Cを採用したと仮定すると、PLL回路125がアナログ信号入力を前提とするので、DACで再びアナログ信号に変換する必要がある。
この場合はADC124BとDAC124DとLPF124A,124Eが必要なのでコストがかかる。
【0021】
また、図72に示すように、PLL回路125をデジタル入力タイプにする場合は、ADC124B及びデジタルトランスバーサルフィルタ124C及びチャネル周波数の10倍以上の高倍率サンプリング周波数で動作させなければならない。なぜなら、オーバーサンプリングレート別に計算したアイパターンを図73乃至図77に示してあるように、数倍程度のオーバーサンプリングではサンプリングデータ系列に検出点電圧を含まないからである。
【0022】
2倍オーバーサンプリング時のPR1チャネル出力アイパターン例を図73に示してある。
【0023】
3倍オーバーサンプリング時のPR1チャネル出力アイパターン例を図74に示してある。
【0024】
4倍オーバーサンプリング時のPR1チャネル出力アイパターン例を図75に示してある。
【0025】
6倍オーバーサンプリング時のPR1チャネル出力アイパターン例を図76に示してある。
【0026】
10倍オーバーサンプリング時のPR1チャネル出力アイパターン例を図77に示してある。
【0027】
これらはシミュレーションであるから1チャネル周期に必ず検出点電圧を含んでいるが、現実の再生波形ではその限りではない。10倍オーバーサンプリングぐらいであれば検出点近傍の電圧を含んでいると言えるが、6倍以下ではサンプリング点がまばら過ぎて、誤差が大きい。
【0028】
したがって、高オーバーサンプリングレート化しなくてはならないが、高倍率クロック回路は実現が難しく、また、消費電力も増加するという問題点がある。
【0029】
また、PLL回路125前段にアナログフィルタが必要な現状の技術では、
1)アナログICとデジタルICの2チップ構成
2)アナログ、デジタル混載ICのBICMOSプロセスを利用する
このような選択肢しかなく、2チップ構成はコストがかかり、小型化にも不利である。また、アナログICは消費電力が大きい。また、BICMOSプロセスは高価であり、さらに、アナログ、BICMOSプロセスともに設計期間がCMOSデジタルICより長いという問題点がある。
【0030】
そこで、本発明は、上述の如き従来の各種問題点を解消することを目的とする。
【0031】
すなわち、本発明の目的は、PLL回路の前後に設けた2つの等化回路により2段階等化を行う信号処理回路における第1の等化回路による等化誤差をミニマイズできるようにした信号処理回路を提供することにある。
【0032】
また、本発明の目的は、PLL回路の前後に設けた2つの等化回路により2段階等化を行う信号処理回路における第1の等化回路の適応等化を可能にした信号処理回路を提供することにある。
【0033】
さらに、本発明の目的は、アナログ回路を排除してデジタルトランスバーサルフィルタを採用することにより、製造が容易で消費電力の少ない信号処理回路を実現することにある。
【0034】
【課題を解決するための手段】
本発明は、 再生信号をデジタル化した再生データがトランスバーサルフィルタにて構成した第1の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路であって、上記PLL回路の後段に配置した第2の等化回路を備え、上記第1の等化回路のサンプリング周波数がチャネルクロック周波数に略等しくされ、上記第1の等化回路の次伝達特性が当該第1の等化回路の現伝達特性×上記第2の等化回路の現伝達特性に等しくされ、かつ、上記第2の等化回路の次伝達特性をフラット化されることを特徴とする。
【0035】
また、本発明に係る信号処理回路は、再生信号をデジタル化した再生データがトランスバーサルフィルタにて構成した第1の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路であって、上記PLL回路の後段に配置した第2の等化回路を備え、上記第1の等化回路のサンプリング周波数>チャネルクロック周波数とされ、上記第1の等化回路の次伝達特性が、上記第2の等化回路の周波数帯域内に当たる帯域aと上記第2の等化回路の周波数帯域外に当たる帯域bに分けて、上記第1の等化回路の帯域aの次伝達特性が当該第1の等化回路の帯域aの現伝達特性×上記第2の等化回路の現伝達特性とされ、上記第1の等化回路の帯域bの次伝達特性=0とされ、かつ、上記第2の等化回路の次伝達特性がフラット化されることを特徴とする。
【0036】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0037】
図1は、本発明を適用したDDS(Digital Data Storage)4規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【0038】
このテープストリーマの再生系100は、磁気テープ1から再生ヘッド2により得られる再生RF信号が再生増幅器3で増幅されてロータリトランス4を介して供給される第1の等化回路10を備える。
【0039】
この第1の等化回路10は、ローパスフィルタ(LPF:low pass filter) 11と、このLPF11を介して供給される上記再生RF信号をADCクロックでサンプリングしてデジタル化するアナログ・デジタル変換器(ADC:analog-to-digital converter)12と、このADC12により上記再生RF信号がデジタル化されて入力されるトランスバーサルフィルタ13とからなる。
【0040】
また、このテープストリーマの再生系100は、上記第1の等化回路10の出力信号が供給される補間回路20と、この補間回路20の出力信号が供給されるPLL回路30と、このPLL回路30の出力信号が供給されるバッファメモリ40と、このバッファメモリ40の出力信号が供給されるトランスバーサルフィルタからなる第2の等化回路50と、第2の等化回路50の出力信号が供給されるビタビデコーダ60と、このビタビデコーダ60の出力信号が供給される10/8変換部70を備える。
【0041】
さらに、このテープストリーマの再生系100は、上記第2の等化回路50の等化誤差を自動的にミニマイズするタップ係数を与える適応等化回路80と、この適応等化回路80により与えられる上記第2の等化回路50のタップ係数を上記第1の等化回路10に適したタップ係数に変換するタップ係数変換回路90を備える。
【0042】
このテープストリーマの再生系100において、上記LPF11はアンチエイリアシングフィルタとして機能するもので、簡単なアナログ回路で構成することができる。
【0043】
ADCクロックは、ADC12〜バッファメモリ40までのクロックであり、チャネルクロックに対する倍率は1〜2程度とされる。
【0044】
また、上記第1の等化回路10を構成するトランスバーサルフィルタ13は、アナログCRフィルタよりも高精度な等化を実現することができる。
【0045】
また、補間回路20は、上記第1の等化回路10の出力信号として供給される低倍率サンプルデータを補間して高倍率サンプルデータをPLL回路30に出力する。
【0046】
また、上記PLL回路30は、上記補間回路20から供給される高倍率サンプルデータについて検出点電圧を見つけてバッファメモリ40に出力する。
【0047】
また、上記バッファメモリ40は、上記ADクロックと後段のクロックとの周波数の差を吸収するバッファとして機能するもので、上記PLL回路30から出されるサンプルデータが上記ADCクロックで書き込まれて、読み出しクロックで読み出される。
【0048】
また、上記第2の等化回路50を構成しているトランスバーサルフィルタは、適応等化回路80とともに動作し、等化誤差を自動的にミニマイズする。
【0049】
また、上記ビタビデコーダ60は、上記第2の等化回路50から出力されるサンプルデータを1,0の2値に変換して2値信号を生成する。
【0050】
そして、上記10/8変換部70は、上記ビタビデコーダ60により得られた2値信号を10/8変換して再生データとして出力する。
【0051】
このような構成のテープストリーマの再生系100では、第1の等化回路10にトランスバーサルフィルタ13を採用することで、等化自由度が増し、等化誤差をミニマイズすることができる。
【0052】
ここで、テープストリーマの再生系100では、再生ヘッド2と磁気テープ1が摺動するので、瞬時的あるいは恒久的に再生ヘッド2が汚れ、再生周波数応答が変化してしまう場合がある。再生ヘッド2の表面が汚れて磁気テープ1と再生ヘッド2との間の距離が大きくなるとスペーシングロスにより短波長再生感度が低下する。
【0053】
このテープストリーマの再生系100では、上述のように適応等化することにより、このようなケースでも動的に等化誤差をミニマイズすることかできる。
【0054】
なお、第2の等化回路50の伝達特性は第1の等化回路10の等化しそこない特性という関係にあるので、第1の等化回路10に求められる伝達特性は、第2の等化回路50の伝達特性から算出でき、第1の等化回路10の伝達特性を第2の等化回路50の伝達特性に等しくすれば、第1の等化回路10の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【0055】
また、このテープストリーマの再生系100では、チャネル周期に近いまばらな低倍率サンプルデータを、PLL回路30の前段の補間回路20による信号処理で補間することで、高倍率サンプリング相当のデータ系列を回路内部で生成する。これによりADC12の高速化を防ぐことができる。
【0056】
上記補間回路20によって検出点近傍のサンプリングデータを含む高倍率サンプリング相当のデータ系列を得ているので、PLL回路30では、そのデジタルデータ系列をデジタル信号処理して検出点データを抽出することが可能である。
【0057】
上記PLL回路30は、例えば図2に原理的な構成を示すように、ADCクロックに基づくタイミング回路31Aにより制御される選択回路32Aで構成される。
【0058】
さらに、このテープストリーマの再生系100では、第1の等化回路10において、再生RF信号をいきなりAD変換してしまうので、アナログ回路が不要になる。アンチエイリアシングLPF11は簡単なアナログ回路で実現できる。
【0059】
次に、上記テープストリーマの再生系100における補間回路20について、具体的に説明する。
【0060】
なお、補間アルゴリズムはオーディオのサンプリングレートコンバータで使用されている技術である。
【0061】
上記補間回路20として、図3に4倍補間の例を示す。この補間回路20は、図3に構成を示すように、ゼロ挿入回路21、ローパスフィルタ(LPF) 22、かけ算回路23からなる。この補間回路20では、ゼロ挿入回路21により、入力信号系列x(n) に3つのゼロを挿入した4倍補間信号系列y(m) を得る。
【0062】
例えば、図4の(A)に○にて示されるサンプルデータからなる入力信号系列x(n)
x(n)={・・・,-1,0,1,1,・・・}
に対し、図4の(B)に●にて示すように、3つのゼロを挿入した4倍補間信号系列y(m) 、すなわち、
y(m)={・・・,-1,0,0,0,0,1,0,0,0,1,0,0,0,・・・}
を得る。
【0063】
次段のLPF22では、上記ゼロ挿入回路21により得られた4倍補間信号系列y(m) を平滑化する。
【0064】
そして、最終段のかけ算回路23では、3つのゼロを挿入して平滑化したことによりLPF出力系列の振幅は元の1/4になっているので、これを×4して、図4の(C)に示すように入力信号系列x(n) と同じ振幅の出力信号系列z(m) を得る。
【0065】
このような構成の補間回路20では、以上の演算により、例えば0≦n≦9の10個のx(n) に対する0≦m≦39の40個のz(m) を得る。
【0066】
なお、上記補間回路20によりR倍補間するには、ゼロ挿入回路21でR−1個のゼロを挿入する。
【0067】
ここで、図5を参照して4倍補間を行う補間回路20の具体例について説明する。
【0068】
この図5に示した補間回路20は、600MHzの原発振信号を1/4分周器15により1/4に分周した150MHzのADCクロックにより動作する上記第1の等化回路10のADC12により再生RF信号をデジタル化して得られる1サンプル8ビットのサンプルデータが、入力信号系列x(n) として、トランスバーサルフィルタ13を介して供給されるゼロ3個挿入回路21を備える。
【0069】
なお、上記第1の等化回路10のトランスバーサルフィルタ13は、8ビットレジスタとして示されている。
【0070】
このゼロ3個挿入回路21は、上記600MHzの原発振信号をカウントする2ビット2進カウンタ211と、この2ビット2進カウンタ211の2ビットのカウント出力により制御される4入力1出力のデータセレクタ212と、このデータセレクタ212の8ビット出力を上記600MHzの原発振信号でラッチして次段のLPF22に供給する8ビットラッチ回路213からなる。
【0071】
上記LPF22には、トランスバーサルフィルタが用いられている。また、上記かけ算回路23には、2ビットシフト回路が用いられる。
【0072】
上記ゼロ3個挿入回路21において、上記データセレクタ212は、セレクタ入力0に入力信号系列x(n) が供給されるとともに、セレクタ入力1,2,3にゼロが与えられており、600MHzクロックでセレクタ入力0,1,2,3が順に切り替えられることにより、図6に示すように、600MHzレートでゼロが3個挿入されたデータ系列y(m) を出力する。
【0073】
次に、上記補間回路20により実行される補間アルゴリズムについて説明する。
【0074】
10個の入力信号系列x(n) をフーリエ変換してX(w) を求めるには次式が用いられる。
【0075】
【数1】
【0076】
4倍補間を行う補間回路20では、各x(n) に3つゼロ挿入するので、4倍補間信号系列y(m) は次式で示される。
【0077】
【数2】
【0078】
4倍補間信号系列y(m)は、次式によりフーリエ変換される。
【0079】
【数3】
【0080】
Σの内部項はm=4nでのみ非ゼロ値x(n)になるから、y(m) をx(n) 、mを4n,0≦n≦9で置き換えると、次式のように変形することができる。
【0081】
【数4】
【0082】
さらに、整理して次式のように変形することができる。
【0083】
【数5】
【0084】
右辺はX(w) に等しく、かつX(w) は、図7の(A)に示すように、周期10の周期波形であるから、Y(w) は、図7の(B)に示すように、X(w) が4回繰り返した周波数スペクトラムである。これらのうち、斜線のスペクトラムはゼロ補間によるイメージ成分であるから、図7の(C)に示すように、ナイキスト周波数の1/4で急峻に減衰するLPFで左右のスペクトラムだけを残し、図7の(D)に示すように、×4倍補間されたスペクトラムLPF(w) を得る。そして、図7の(E)に示すように、ゼロ3個挿入の影響で振幅が1/4になるので×4してZ(w) を得る。
【0085】
LPF32に用いられるデジタルトランスバーサルフィルタは、所望の伝達特性を逆フーリエ変換して得たインパルス応答をタップ係数とすることができる。
【0086】
図8は、×4補間フィルタに求められる伝達特性の例を示している。
【0087】
この図8に示す伝達特性では、通過域と減衰域の境界にgain=0.5のポイントを設けてインパルス応答のサイドローブのゼロ収束が速やかになるように配慮している。これはなるべく短いタップ数で済ませるためである。
【0088】
図9は、逆フーリエ変換で得たインパルス応答を、64ポイントで打ち切った結果を示している。この応答を64タップトランスバーサルフィルタのタップ係数として利用すればLPFを実現することができる。
【0089】
ここで、上記図6のタイミングチャートに示したように、入力信号系列x(n) のデータレートは150MHz、出力信号系列z(m) のデータレートは600MHzである。このように、R倍補間をするとデータレートがR倍になってしまう。150MHz動作回路は簡単に設計できても、600MHzは困難である。
【0090】
そこで、クロック周波数を150MHzに据え置くために、タップを4つおきに間引いた16タップトランスバーサルフィルタを4本用いて、パラレルに4倍補間データを出力させる。このようにしても同じ結果が得られる。
【0091】
すなわち、図10の(A)は、600MHzで動作するLPFのある時刻を観測した図である。x(n) に3つのゼロが補間されたデータ系列が入力されるので、シフトレジスタは4つ中3つがゼロになっているはずである。だとすると、図10の(B)に示すように、ゼロが入力される積和回路は不要である。さらに、クロック周波数を150MHzに下げ、ゼロを出力しているシフトレジスタを削除し、ゼロ補間しないx(n) を入力するようにした図10の(C)の回路でも正しい出力を得られる。
【0092】
このように図10の(C)に示す構成とすることにより、トランスバーサルフィルタのタップを4つ置きに間引いてタップ数を1/4にし、回路を削減し、クロック周波数も150MHzに据え置くことができる。
【0093】
図10では係数k0 ,k4 ,k8 ,k12・・・の積和回路を残せばよかった。
しかしこれ以外にも、どのタップが非ゼロであるかによって、補間出力信号の時刻をmとして、
1)図10に示すように、m=4nで係数k0 ,k4 ,k8 ,k12・・・の積和回路が非ゼロになるパターン
2)図11に示すように、m=4n−1で係数k1 ,k5 ,k9 ,k13・・・の積和回路が非ゼロになるパターン
3)図12に示すように、m=4n−2で係数k2 ,k6 ,k10,k14・・・の積和回路が非ゼロになるパターン
4)図13に示すように、m=4n−3で係数k3 ,k7 ,k11,k15・・・の積和回路が非ゼロになるパターン
の4通りのパターンが存在する。
【0094】
上記図10の(A)に示した64タップトランスバーサルフィルタは、次の積和式で表される。
【0095】
【数6】
【0096】
1)m=4nの時
y(m-4b)=x(n-b),bは整数、それ以外はy=0なので
【0097】
【数7】
【0098】
右項は、タップ係数をk0 からはじめて4つおきに間引いた図10の(B),(C)に示す16タップトランスバーサルフィルタにx(n) を入力するのと等化である。
2)m=4n+1の時
y(m-1-4b)=x(n-b)、それ以外はy=0なので
【0099】
【数8】
【0100】
右項は、タップ係数をk1 からはじめて4つおきに間引いた図11の(B),(C)に示す16タップトランスバーサルフィルタにx(n) を入力するのと等化である。
3)m=4n+2の時
y(m-2-4b)=x(n-b)、それ以外はy=0なので
【0101】
【数9】
【0102】
右項は、タップ係数をk2 からはじめて4つおきに間引いた図12の(B),(C)に示す16タップトランスバーサルフイルタにx(n) を入力するのと等化である。
4)m=4n+3の時
y(m-3-4b)=x(n-b)、それ以外はy=0なので
【0103】
【数10】
【0104】
右項は、タップ係数をk3 からはじめて4つおきに間引いた図13の(B),(C)に示す16タップトランスバーサルフイルタにx(n) を入力するのと等化である。
【0105】
従って、元々64タップだったトランスバーサルフィルタを変形して、図14に示すように、
1) k0 からはじめて4タップおきに間引いた16タップトランスバーサル
フィルタ(LPF0)
2) k1 からはじめて4タップおきに間引いた16タップトランスバーサル
フィルタ(LPF1)
3) k2 からはじめて4タップおきに間引いた16タップトランスバーサル
フィルタ(LPF2)
4) k3 からはじめて4タップおきに間引いた16タップトランスバーサル
フィルタ(LPF3)
で定義される4本の16タップトランスバーサルフィルタ(LPF0,LPF1,LPF2,LPF3)を用意し、補間前の150MHzクロックで駆動し、x(n) を入力すれば、1クロックでパラレルに4倍補間データを得られる4倍補間回路20Aとすることができる。
【0106】
この4倍補間回路20Aでは、m=4n番目の補間データ系列lpf(4n)をLPF0から出力し、m=4n+1番目の補間データ系列lpf(4n+1)をLPF1から出力し、m=4n+2番目の補間データ系列lpf(4n+2)をLPF2から出力し、m=4n+3番目の補間データ系列lpf(4n+3)をLPF3から出力する。
【0107】
これまで述べた補間LPFの例は4倍補間であったが、これを一般的に表現すると次のようになる。
【0108】
【表2】
【0109】
【表3】
【0110】
PR1チャネル伝達特性はチャネル周波数の1/2でゼロになるので、チャネル出力電力はほぼ全てナイキスト周波数以下に分布すると考えてよい。したがって、図1に示したテープストリーマの再生系100におけるADCサンプリング周波数はチャネルクロック以上であればエイリアシングのないサンプリングができる。
【0111】
そこで、以後の説明では、
チャネル周波数=100MHz
ADCサンプリング周波数=150MHz
として例示する。チャネル周波数の1.5倍程度のADCクロックであれば高速化に伴う回路の負担は少ない。
【0112】
上述の如くPLL回路30のLOWノイズ化のためには、高倍率補間が望ましい。高倍率補間データ系列は検出点近傍のサンプリングデータを含むからである。
【0113】
しかし、前述の補間方法を拡張して8倍とか16倍の補間を実行するとトランスバーサルフィルタのタップ数が増加するという困難に直面する。4倍補間するためのLPFはナイキスト周波数の1/4で急峻に減衰する特性が必要で、そのために64タップのトランスバーサルフィルタを用いた。ところが、16倍補間するためのLPFはナイキスト周波数の1/16で急峻に減衰する特性が必要で、そのようなLPFはインパルス応答のサイドローブのゼロ収束性が悪く、64タップよりも大きなタップ数が必要になる。
【0114】
図15にナイキスト周波数の1/4でカットオフするLPFのインパルス応答を、また、図16にナイキスト周波数の1/16でカットオフするLPFのインパルス応答を、それぞれ200ポイントの長さまで計算した結果を例示してあるように、後者はサイドローブの収束が悪い。
【0115】
そこで、トランスバーサルフィルタを用いて低倍率補間し、その後段で直線補間することで、高倍率補間を回路規模増加を防ぎつつ実現することが有利である。直線補間回路のによる補間例を図17に示す。
【0116】
一般にa,bの2点間を直線補間してQ個のサンプルデータlin(i) を得るには次式が用いられる。
【0117】
【数11】
【0118】
z(4n),z(4n+1),z(4n+2),z(4n+3)が4パラレル入力されるとき、それぞれを4倍直線補間して16個のサンプルデータlin(i)を得るには、次のようにする。
【0119】
lin(16n)= z(4n-1)+{z(4n)−z(4n-1)}÷4
lin(16n+1)= z(4n-1)+{z(4n)−z(4n-1)}÷4×2
lin(16n+2)= z(4n-1)+{z(4n)−z(4n-1)}÷4×3
lin(16n+3)= z(4n)
lin(16n+4)= z(4n) +{z(4n+1)−z(4n)}÷4
lin(16n+5)= z(4n) +{z(4n+1)−z(4n)}÷4×2
lin(16n+6)= z(4n) +{z(4n+1)−z(4n)}÷4×3
lin(16n+7)= z(4n+1)
lin(16n+8)= z(4n+1)+{z(4n+2)−z(4n+1)}÷4
lin(16n+9)= z(4n+1)+{z(4n+2)−z(4n+1)}÷4×2
lin(16n+10)=z(4n+1)+{z(4n+2)−z(4n+1)}÷4×3
lin(16n+11)=z(4n+2)
lin(16n+12)=z(4n+2)+{z(4n+3)−z(4n+2)}÷4
lin(16n+13)=z(4n+2)+{z(4n+3)−z(4n+2)}÷4×2
lin(16n+14)=z(4n+2)+{z(4n+3)−z(4n+2)}÷4×3
lin(16n+15)=z(4n+3)
ここで、直線補間で用いられるかけ算回路及びわり算回路は、シフト回路で実現でき、×2は1ビット左シフト回路、×4は2ビット左シフト回路、÷2は1ビット右シフト回路、÷4は2ビット右シフト回路で実現できるので回路規模が小さくて済む。
【0120】
以上、補間回路20としてトランスバーサルフィルタを用いた4倍補間回路20Aと直線補間を用いた4倍補間回路を説明した。
【0121】
図18に示すように、上述の図14に示した4本の16タップトランスバーサルフィルタLPF0,LPF1,LPF2,LPF3を用いた4倍補間回路20Aと4倍直線補間回路20Bを組み合わせることにより16倍補間回路20Cを実現することができる。
【0122】
ここで、計算で求めた補間波形例を以下に例示する。
【0123】
1.5倍オーバーサンプリングされたPR1チャネル出力例を図19に示し、このPR1チャネル出力を×16倍補間した波形例を図20に示し、そのアイパターンを図21に示す。この図21のアイパターンに示されているように、24ごとに検出点が存在することがわかる。
【0124】
ADCサンプリング周波数を150MHzとすると、16倍補間信号は2400MHzサンプル信号に相当し、そのような高周波ADCを入手するのは甚だしく困難である。またトランスバーサルフィルタの設計も困難である。消費電力もクロック周波数にほぼ比例して増加する。
【0125】
次に、上記テープストリーマの再生系100におけるPLL回路30について、条件を
チャネル周波数=100MHz
ADCサンプリング周波数=150MHz
補間倍率=16
として具体的に説明する。
【0126】
上述の如き構成の16倍補間回路20Cを用いて、ADCサンプルデータ当たり16倍補間を行うことにより、チャネル周波数比15×16=24倍オーバーサンプリングデータ系列を得ることができる。このことは、PLL回路30に入力されるデータ系列のうち、概略24データおきに検出点近傍のデータが存在することを意味している。
【0127】
上記図21のアイパターンに示されているように、検出点が24データおきに存在することがわかる。よって、PLL回路30に対する入力データ系列を概略24周期ごとに間引けば検出点データを選択したことになる。ただし、”概略”24データおきとしたのは、実際の再生信号は、
1)ヘリカルスキャン方式では回転ドラムの回転ムラ
2)ディスクではディスクの回転ムラ
3)リニアテープ記録ではテープ送り速度ムラ
による周波数変動を含むので正確に24ではないからである。それに追従するのがPLL回路30の役割である。
【0128】
図22は、PLL回路30の具体的な構成例を示すブロック図である。
【0129】
このPLL回路30は、再生RF信号のゼロクロス点を位相情報として動作する。なお、位相情報の抽出法は他にもある。
【0130】
このPLL回路30は、上記16倍補間回路20Cにより得られた16パラレルデータlin(16n) 〜lin(16n+15)が入力されるゼロクロス点検出回路31及び検出部36、上記ゼロクロス点検出回路31の出力が供給される周期検出部32、間引き補正量計算部33、間引き周期補正部34及び次検出点絶対番号計算部35を備える。
【0131】
上記ゼロクロス点検出回路31は、16パラレルデータlin(16n) 〜lin(16n+15)のゼロクロス点を探す回路であって、図23に示すように、上記16パラレルデータlin(16n) 〜lin(16n+15)が入力される16個の符号比較器(sign(a×b))311A,311B・・・311P、各符号比較器311A,311B・・・311Pの比較出力が供給されるプライオリティエンコーダ312及び全ゼロ判定器313、上記プライオリティエンコーダ312からゼロクロス点相対番号が供給される加算回路314、トラック先頭でリセットされるカウンタ回路315、このカウンタ回路315の出力を16倍するかけ算回路316などからなる。
【0132】
各符号比較器311A,311B・・・311Pは、それぞれ入力aと入力bの符号が異なる場合に1を出力する。
【0133】
符号比較器311Aは、ラッチ回路317によりデータlin(16n+15)を1クロック遅延させたデータlin(16n-1) とデータlin(16n) の符号を比較する。
【0134】
符号比較器311Bは、データlin(16n) とデータlin(16n+1) の符号を比較する。
【0135】
符号比較器311Cは、データlin(16n+1) とデータlin(16n+2) の符号を比較する。
【0136】
以下同様に各符号比較器311D,311E・・・311Pは、それぞれパラレルデータlin(16n+2) 〜lin(16n+15)の符号を比較する。
【0137】
プライオリティエンコーダ312は、各符号比較器311A,311B・・・311Pの比較出力に基づいて、ゼロクロス点がlin(16n) 〜lin(16n+15)のどこにあるかを0〜15の数値(ゼロクロス点相対番号)として出力する。プライオリティエンコーダ312は、16パラレルデータ内にゼロクロスが複数存在した場合、高優先度側すなわち新しい時刻のゼロクロス点相対番号を出力する。ただし、本例の検出点間隔は概略24であるから、16個の連続データ系列中に含まれるゼロクロス点は0又は1個である。
【0138】
また、全ゼロ判定器313は、各符号比較器311A,311B・・・311Pの比較出力に基づいて16パラレルデータlin(16n) 〜lin(16n+15)内におけるゼロクロスの有無を判定し、その判定結果を示すゼロクロス有無信号zc_en を出力する。すなわち、全ゼロ判定器313は、各符号比較器311A,311B・・・311Pの比較出力が1つでも1であればゼロクロスがあることを示すzc_en =1を出力し、各符号比較器311A,311B・・・311Pの比較出力が全てゼロだった場合には、ゼロクロスを含まないので、ゼロクロスがないことを示すzc_en =0を出力する。
【0139】
このゼロクロス点検出回路31では、トラック先頭でリセットされるカウンタ回路315により150MHzのADCクロックをカウントし、そのカウント値をかけ算回路316で16倍することにより、現在の16パラレルデータの先頭データ絶対番号stt_Noを得て、この先頭データ絶対番号stt_Noを加算回路314で上記ゼロクロス点相対番号に加算することにより、ゼロクロス点絶対番号zc_Noを算出して出力する。
【0140】
また、周期検出部32は、第1及び第2のレジスタ321,322と、剰余(mod) 回路323からなる。
【0141】
この周期検出部32において、上記第1及び第2のレジスタ321,322は、上記ゼロクロスポイント検出回路31から出力されるゼロクロス点絶対番号zc_No を入力データとする2段のシフトレジスタを構成しており、上記ゼロクロスポイント検出回路31から出力されるゼロクロス有無信号zc_en により制御されることによって、新旧ゼロクロス点の絶対番号zc2,zc1を記憶する。そして、上記剰余(mod) 回路323は、それらの差zc2_zc1(zc2>zc1)と間引き周期dとの剰余(mod) をゼロクロス周期periodとして間引き補正量計算部33に出力する。ゼロクロス周期periodと間引き周期dの剰余を計算する理由は、信号のゼロクロス周期は記録パターンによりd,2d,3d,4d,・・・,(本例では24,48,72,96・・・)の様々な値になるからである。
【0142】
上記ゼロクロス周期periodと間引き周期dの過不足関係は次のようになる。
【0143】
1)dが小さい時(つまりPLL回路30の間引き周期が入力信号より短い時)
1≦period<d/2(本例では1≦period<11)
2)dがちょうど良い時
period=0
3)dが大きい時(つまりPLL回路30の間引き周期が入力信号より長い時)
d/2≦period≦d−1(本例では12≦period≦23)
そこで、間引き補正量計算部33は、次のような間引き周期補正量△を間引き周期補正部44に出力する。
【0144】
1)のケースならdを大きくするべきなので△=△dを出力する。
【0145】
3)のケースならdを小さくするべきなので△=−△dを出力する。
【0146】
すなわち、この間引き補正量計算部33は、上記周期検出部32により検出されたゼロクロス周期periodと、間引き周期補正部34により与えられる間引き周期dの1/2の値とを比較演算を行う第1及び第2の演算器331,332を備え、上記第1の演算器331により、
period<d/2
であることを検出すると、間引き周期補正量△として△dを出力し、また、上記第2の演算器332により、
period≧d/2
であることを検出すると、間引き周期補正量△として−△dを出力する。
【0147】
なお、上記間引き周期補正量△をトラック先頭で大きくし高速引込みを実現するようにしてもよい。
【0148】
また、間引き周期補正部34は、上記間引き補正量計算部33により得られた間引き周期補正量△に基づいて、
d=d+△
なる演算を行う演算器341からなり、ゼロクロス点検出毎に間引き周期dを補正する。そして、この間引き周期補正部34は、ゼロクロス点検出毎に補正した間引き周期dを上記間引き補正量計算部33と次検出点絶対番号計算部35に与える。
【0149】
次検出点絶対番号計算部35は、選択スイッチ351、加算器352及びレジスタ353からなり、上記ゼロクロスポイント検出回路31から出力されるゼロクロス点絶対番号(zc_No) と上記間引き周期補正部34により与えられる間引き周期dに基づいて、次のようにして次検出点絶対番号nextを計算する
通常は、次検出点絶対番号nextをnext=next+dで計算する。ただし、現在の16パラレル入力がゼロクロス点を含む場合(zc_en=1)は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【0150】
すなわち、この次検出点絶対番号計算部35において、上記選択スイッチ351は、上記ゼロクロスポイント検出回路31から出力されるゼロクロス有無信号zc_en により制御され、zc_en=1 すなわち各符号比較器311A,311B・・・311Pに入力された16パラレルデータlin(16n) 〜lin(16n+15)内にゼロクロスが含まれていた場合には、上記ゼロクロスポイント検出回路31から出力されるゼロクロス点絶対番号zc_No を選択して加算器352に供給し、また、zc_en=0すなわち上記16パラレルデータlin(16n) 〜lin(16n+15)内にゼロクロスが含まれていない場合には、上記レジスタ353から出力される次検出点絶対番号nextを選択して上記加算器352に供給する。
【0151】
また、上記加算器352は、上記選択スイッチ351を介して供給される上記ゼロクロス点絶対番号zc_No 又は次検出絶対番号nextに上記間引き周期補正部34により与えられる間引き周期dを加算し、その加算出力すなわち
next=zc_No+d
又は、
next=next+d
をレジスタ353に出力する。
【0152】
上記レジスタ353は、検出部36から出力される現在の16パラレル入力が検出点を含んでいたことを示す制御信号enにより制御されており、現在の16パラレル入力が検出点を含んでいたら、上記加算器352による加算出力を取り込んで次検出絶対番号nextとして出力する。
【0153】
この次検出点絶対番号計算部35は、通常は、次検出点絶対番号nextを
next=next+d
で計算する。ただし、現在の16パラレル入力がゼロクロス点を含む場合(zc_en=1) は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【0154】
この次検出点絶対番号計算部35の動作は、まとめると次のようになる。
【0155】
en=1の時(検出点あり)
zc_en=0の時 next=next+d
zc_en=1の時 next=zc_No+d
en=0の時(検出点なし)
next=next 更新せず
そして、上記検出部36は、上記16パラレルデータlin(16n) 〜lin(16n+15)が入力される16入力1出力のデータセレクタ361と、上記次検出点絶対番号計算部35で計算された次検出点絶対番号nextが入力される剰余(mod) 回路362と、上記次検出点絶対番号nextが入力されるとともに上記ゼロクロスポイント検出回路31から先頭データ絶対番号stt_Noが入力される比較回路363からなる。
【0156】
この検出部36において、上記剰余(mod) 回路362は、上記データセレクタ361に検出点セレクト信号としてnext mod 16 を与える。
【0157】
そして、上記データセレクタ361は、検出点セレクト信号として与えられたnext mod 16 により上記16パラレルデータlin(16n) 〜lin(16n+15)を選択して検出点データdataとして出力する。
【0158】
また、上記比較回路363は、上記次検出点絶対番号nextと現在の16パラレルデータの先頭データ絶対番号stt_Noを比較し、
next≦stt_No+15
であれば現在の16パラレルデータが検出点データを含むので制御信号enを出力する。ここでは、ADCサンプリング周波数がチャネル周波数の1.5倍であるから、上記制御信号enは、図24に示すように平均して3クロックに2回出力される。
【0159】
次に、上記バッファメモリ40について具体的に説明する。
【0160】
このテープストリーマの再生系100において、上記PLL回路30から出力される制御信号enは概略2/3デューティー比を持つので、後段の回路は100MHzデータレートの信号を処理するにもかかわらず150MHz動作スピードが要求され、しかも1/3は休止しなければならない。その対処のため、PLL回路30の後段にバッファメモリ40を設け、PLL動作クロック150MHzで書き込む。それを後段専用の読み出しクロックで読み出すことで、後段の動作クロックを150MHz以下に据え置くようにしている。
【0161】
読み出しクロックは、バッファメモリ40がオーバーフローしないようにする必要がある。
【0162】
上記バッファメモリ40がオーバーフローしないようにするために、例えば、読み出しクロックをチャネル周波数よりもやや高い周波数にする。
【0163】
チャネル周波数はドラムやディスクの回転ムラにより変動するが、ヘリカルスキャン装置の変動量は±5%と見込めば十分である。したがって、読み出しクロック周波数を110MHzぐらいの固定周波数にやや高速化しておけばバッファオーバーフローを防止でき、かつ動作周波数を150MHzから110MHzに引き下げることができる。読み出しクロック110MHzの場合は、110/100=10%早読みに相当するので、平均して11回中1回はバッファエンプティである。よって、バッファメモリ40にはバッファエンプティを出力する必要がある。
【0164】
上記バッファメモリ40の具体例を図25に示す。
【0165】
この図25に示したバッファメモリ40Aは、16ワードのデュアルポートRAM41とバッファエンプティ検出回路42を備える。
【0166】
上記デュアルポートRAM41には、上記PLL回路30から出力される検出点データdata及び制御信号enが書き込みデータwdata 及び書き込み制御信号として供給されるとともに、150MHzの書き込みクロックをカウントする書き込みアドレスカウンタ43により生成される書き込みアドレスが与えられ、また、110MHzの読み出しクロックをカウントする読み出しアドレスカウンタ44により生成される読み出しアドレスが与えられるようになっている。
【0167】
上記書き込みアドレスカウンタ43は、上記制御信号enにより制御され、en=1ならインクリメントされる。また、上記読み出しアドレスカウンタ44は、上記バッファエンプティ検出回路42から反転回路45を介して供給される非バッファエンプティ信号により制御され、非バッファエンプティの時にインクリメントされる。
【0168】
上記バッファエンプティ検出回路42は、読み出しアドレスが書き込みアドレスと一致した場合にバッファエンプティと見なして、バッファエンプティ信号を出力する。
【0169】
このバッファエンプティ検出回路42から出力されるバッファエンプティ信号は、後段回路による処理をバッファエンプティの時に止める。
【0170】
図25に示したバッファメモリ40では、オーバーフローしないようにするために、読み出しクロックをチャネル周波数よりもやや高い周波数にするようにしたが、図26に示すように、読み出しクロックをVCO(VCO:voltage contorolled oscillator)で生成し、かつVCOの発振周波数を、バッファメモリ40がデータエンプティにもデータオーバーフローにもならないように制御するようにしてもよい。
【0171】
すなわち、図25に示したバッファメモリ40Aを構成しているデュアルポートRAM41を図27に示すようなリングメモリと考えると、書き込みアドレスはリングを左回りに移動し、読み出しアドレスは書き込みアドレスから遅れたアドレスを左回りに移動する。バッファメモリ40は再生RF信号の周波数変動を吸収するためのものであるから、読み出しアドレスが書き込みアドレスの最遠アドレスであるように読み出しクロックの周波数が制御されれば周波数変動への適応力が高くて望ましい。
【0172】
そのために、図26に示すバッファメモリ40Bでは、書き込みアドレスカウンタ43で生成された書き込みアドレスが入力される剰余(mod) 回路421により、
読み出しアドレスリファレンス=(書き込みアドレス−8) mod 16
なる剰余演算を行って読み出しアドレスリファレンスを得て、読み出しアドレスカウンタ44により生成された読み出しアドレスと上記読み出しアドレスリファレンスとのアドレス差をアドレス差検出回路422により検出する。
【0173】
そして、上記アドレス差検出回路422により検出されたアドレス差が供給される判定回路423により、上記アドレス差が0よりも小さい場合、すなわち、上記読み出しアドレスリファレンスよりも読み出しアドレスが進んでいる場合には、発振周波数を下げるようにVCO428を制御し、また、上記読み出しアドレスリファレンスよりも読み出しアドレスが遅れている場合には、発振周波数を上げるようにVCO428を制御する。
【0174】
VCO428の発振周波数の制御は、上記VCO428にLPF427を介して制御電圧を与えるコンデンサ426への定電流源424,425による電荷の充放電で実現している。
【0175】
図26に示したバッファメモリ40を用いた再生系100では、後段回路のクロック周波数が100MHzになる。
【0176】
さらに、×1倍サンプリング時に対応するPLL回路30とバッファメモリ40について説明する。
【0177】
ここで、ADCクロック周波数が100MHz、すなわち×1倍サンプリングの場合は工夫が必要である。ヘリカルスキャン装置では、再生RF信号のチャネルレートは95〜105MHzぐらいの幅をもっている。このような信号を100MHzのADCクロックでサンプリングするということは、ADCレート(100MHz)<信号レート(105MHz)となる瞬間もありえるので、このような瞬間はナイキストの法則に反し、エイリアシングノイズが生じてしまう。
【0178】
ところが、PR1チャネルの伝達特性はナイキスト周波数でゼロなので、ナイキスト周波数近傍の周波数成分はほんのわずかである。よって、PR1信号をAD変換する場合のADCクロックは100MHzすなわち×1倍サンプリングでも少ないエイリアシングノイズで済み、実用可能である。
【0179】
×1倍サンプリングでは、再生RF信号のチャンネル周波数>ADCサンプリング周波数になる瞬間があるから、×16パラレルデータの先頭付近に1検出点、末尾付近にもう1検出点を含むケースが想定される。しかし、上述の図22に示したPLL回路30は、このような2検出点同時出力機能を持たないので、×1倍サンプリングで使うことはできない。
【0180】
これを解決するためには、図22に示したPLL回路30を例えば図28に示すような構成に変更すればよい。
【0181】
この図28に示すPLL回路30Aは、図22に示したPLL回路30における次検出点絶対番号計算部35に、次々検出点絶対番号next2 も計算して出力する機能が増設され、さらに、上記検出部36に第2の検出部37が増設されている。
【0182】
このPLL回路30Aの次検出点絶対番号計算部350は、選択スイッチ354、加算器355及びレジスタ356が追加されており、上記加算器352による加算出力を上記レジスタ353を介して次検出点絶対番号next1 として出力するとともに、上記加算器352による加算出力に加算器355で間引き周期dを加算し、この加算器355による加算出力をレジスタ356を介して次々検出点絶対番号next2 として出力する。
【0183】
また、上記第2の検出部37は、上記16パラレルデータlin(16n) 〜lin(16n+15)が入力される16入力1出力のデータセレクタ371と、上記次検出点絶対番号計算部350で計算された次々検出点絶対番号next2 が入力される剰余(mod) 回路372と、上記次々検出点絶対番号next2 が入力されるとともに上記ゼロクロスポイント検出回路31から先頭データ絶対番号stt_Noが入力される比較回路373からなり、複数検出点存在時に検出点データdata2 と制御信号en2 を出力する。
【0184】
上記次検出点絶対番号計算部350に増設された選択スイッチ354は、複数検出点存在時に、次々検出点絶対番号next2 を選択して上記選択スイッチ351を介して上記加算器352に供給するように、上記第2の検出部37で得られる制御信号en2 により制御される。
【0185】
この次検出点絶対番号計算部350では、次の計算式にしたがった演算により次検出点絶対番号next1 と次々検出点絶対番号next2 を算出して出力する。
【0186】
【表4】
【0187】
また、×1倍サンプリングにおける2検出点同時出力に対応するために、バッファメモリ40には、図29に示すような構成のものが用いられる。
【0188】
この図29に示すバッファメモリ40Cは、第1及び第2の切替え回路405,406を介して書き込みデータと書き込み制御信号が入力される第1及び第2のメモリバンク407,408を備える2バンク構成とされる。なお、図29には書き込み側だけが示されている。
【0189】
この2バンク構成のバッファメモリ40Cには、上述の図28に示したPLL回路30Aから制御信号en1,en2、検出点データdata1,data2及び150MHzのクロックの5信号が入力される。
【0190】
前述のように、検出点個数0,1,2別に場合分けすると、次のような3つのケースが考えられる。
【0191】
【表5】
【0192】
このバッファメモリ40Cは、トラック先頭でリセットされて、ゼロから始まり検出点個数に応じて+0,+1,+2されることにより、
data_No=data_No+en1+en2
にてdata個数data_Noをカウントするカウンタ401を備える。
【0193】
そして、このカウンタ401により得られるdata個数data_Noに基づいて剰余(mod) 回路402と加算器403で
MB_ptr=(data_No mod 2)+1
メモリバンクポインタMB_ptrを求め、このメモリバンクポインタMB_ptrにしたがって、第1及び第2の切替え回路405,406により次のように場合分けを行って、次のクロックで検出点データdata1,data2を書き込む第1又は第2のメモリバンク407,408を指定する。
【0194】
【表6】
【0195】
以上の動作の結果、図30の(A),(B)に示すように、第1のメモリバンク407には偶数番目検出点データが、また、第2のメモリバンク408には奇数番目検出点データが整頓されて書き込まれる。第1及び第2のメモリバンク407,408に書き込む検出点データの偶奇は逆であってもよい。
【0196】
上記バッファメモリ40Cの読み出し側は、読み出しクロックに準じて第1及び第2のメモリバンク407,408を交互に読み出せばよい。詳述は省略する。
【0197】
なお、上記PLL回路30の入力信号をさらにPパラレル化し、PLLクロック周波数を1/Pに下げた場合、P×R×Qパラレル化されたS×R×Q倍補間データ系列がPLL回路30に入力されることになる。同パラレルデータが含む可能性のある最大検出点個数Dmax は次式で求められる。
【0198】
Dmax=Int(P/S)+1
ex. P=1,S=1.5 → Dmax =1
ex. P=1,S=1 → Dmax =2
ex. P=2,S=1.5 → Dmax =3
P×R×Qパラレルデータから検出点に最も近いデータを最大検出点個数セレクト(間引き)するという動作のPLL回路30を実現するためには、Dmax 個のデータセレクタと、Dmax 個のデータセレクタを制御するDmax 個の検出点計算回路と、検出点の個数を報知する回路を備える必要がある。
【0199】
また、Dmax バンクのバッファメモリ40とするには、PLL回路30が報知する検出点個数をD(D≦Dmax )とすると、Dバンクのバッファメモリ40に書き込むよう制御する必要がある。
【0200】
次に、上記第1の等化回路10の適応等化アルゴリズムについて説明する。
【0201】
デジタルトランスバーサルフィルタの適応等化アルゴリズムはLMSというアルゴリズムがDDS4で実用化済みであり、第2の等化回路50はこのLMSというアルゴリズムにより適応制御される。
【0202】
そして、第2の等化回路50の伝達特性(自動的に求まる)は第1の等化回路10の等化しそこない特性に等しいという関係にある。すなわち、第1の等化回路10に求められる伝達特性を、第2の等化回路50の伝達特性から算出できる。第1の等化回路10の伝達特性を第2の等化回路50の伝達特性に等しくすれば、第1の等化回路10の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【0203】
そこで、次のようにして第1の等化回路10を適応制御する。
【0204】
すなわち、第1の等化回路10のサンプリング周波数がチャネルクロック周波数と略等しい場合には、第1の等化回路10の伝達特性を第2の等化回路50の伝達特性に等しくする。第1の及び第2の等化回路10,50にトランスバーサルフィルタを用いて、第1の等化回路10のタップ係数を第2の等化回路50のタップ係数と等しくする。ただし、タップ数が異なる場合は、タップ係数変換回路90によりタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【0205】
また、第1の等化回路10のサンプリング周波数が第2の等化回路50のサンプリング周波数よりも高い場合には、第2の等化回路50の周波数帯域内の周波数帯域Aの伝達特性はそのまま第1の等化回路10の伝達特性にし、第2の等化回路50の周波数帯域外の周波数帯域Bの伝達特性を0とした伝達特性を第1の等化回路10に与える。第1の及び第2の等化回路10,50にトランスバーサルフィルタを用い、第1の等化回路10のサンプリング周波数をS1、第2の等化回路のサンプリン周波数をS2とすると、タップ係数変換回路90により第2の等化回路50のタップ係数をS1/S2倍補間したタップ係数を計算し、それを第1の等化回路10のタップ係数にする。ただしタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【0206】
ここで、以上の説明では、第1の等化回路10の伝達特性を第2の等化回路50の伝達特性と等しくするアルゴルズムにより第1の等化回路10の適応制御を行ったが、次に説明するように、第1の等化回路10の伝達特性を逐次更新するアルゴリズムを採用することもできる。
【0207】
まず、”更新”の意味を説明する。適応等化が組み込まれた装置における第2の等化回路50の伝達特性は、適応等化回路80によって、ある時間毎に最適化される。DDSフォーマットの実施例では、第2の等化回路50の伝達特性はドラム回転毎に最適化される。この最適化動作のことを”更新″と呼ぶ。DDSフォーマットでは第2の等化回路50にトランスバーサルフィルタを採用しているので、タップ係数の更新により伝達特性更新を実現している。第2の等化回路50のタップ係数をC2_t(k)とすると、更新動作は、
C2_t+1(k)=C2_t(k)+△(k)
にて表すことができる。ここで、kはタップ番号で、24タップFIRフィルタであれば0〜23の整数である。tはドラム回転番号で、ドラム回転毎にインクリメントされる整数である。△は、タップ係数を修正する補正値で、収束速度と安定度のトレードオフを考慮して値決めした小さな数である。
【0208】
このように、第2の等化回路50が適応等化回路50によってドラム回転毎に更新される機能を持つのであるから、第1の等化回路10もドラム回転毎に逐次更新されるのが望ましい。
【0209】
そこで、図31や図32に示すように、タップ係数変換回路90にタップ係数更新回路91を設けるようにする。
【0210】
すなわち、図31に示すテープストリーマの再生系100Aは、タップ係数更新回路91とタップ係数打ち切り回路92からなるタップ係数変換回路90Aを備える。この再生系100Aでは、第1の等化回路10に5タップのトランスバーサルフィルタ13Aが用いられており、上記タップ係数打ち切り回路92でタップ係数を打ち切ることにより、上記第2の等化回路50を構成している11タップのトランスバーサルフィルタのタップ係数を上記第1の等化回路10における5タップのトランスバーサルフィルタ13Aのタップ係数に変換する。
【0211】
また、図32に示すテープストリーマの再生系100Bは、タップ係数更新回路91とゼロ追加回路93からなるタップ係数変換回路90Bを備える。この再生系100Bでは、第1の等化回路10に15タップのトランスバーサルフィルタ13Bが用いられており、上記ゼロ追加回路93でタップ係数にゼロを追加することにより、上記第2の等化回路50を構成している11タップのトランスバーサルフィルタのタップ係数を上記第1の等化回路10における15タップのトランスバーサルフィルタ13Bのタップ係数に変換する。
【0212】
上記タップ係数更新回路91は、図33に示すように、畳み込み積分回路911、タップ係数メモリ912及び更新トリガカウンタ913により構成されている。
【0213】
ヘリカルスキャン方式ではドラム回転とタップ係数の更新周期とを同期させるのが設計上便利なので、上記タップ係数更新回路91には、更新トリガ信号としてドラム回転パルスが与えられる。また、上記タップ係数更新回路91には、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。
【0214】
畳み込み積分回路911は、第1の等化回路10と第2の等化回路50の現タップ係数を畳み込み積分し、第1の等化回路10の次タップ係数を算出する。
【0215】
また、タップ係数メモリ912は、更新信号がアクティブになったときの畳み込み積分結果をラッチする。
【0216】
また、更新トリガカウンタ913は、フラット化信号と更新信号を生成し更新動作を制御する。偶数番目のトリガ信号を第2の等化回路50の適応等化回路80のフラット化信号として出力する。同様にタップ係数メモリの更新入力に与える。奇数番目は何も出力しない。
【0217】
このタップ係数更新回路91は、第2の等化回路50の伝達特性をフラット化するためのフラット化信号を上記第2の等化回路50の適応等化回路80に供給する。上記フラット化信号がアクティブになると、第2の等化回路50の伝達特性がフラット化される。
【0218】
また、初期化信号がアクティブになると、タップ係数メモリ912がリセットされ、第1の等化回路10の伝達特性がフラット化される。
【0219】
上記タップ係数更新回路91による更新動作を図34のタイムチャートに示してある。
【0220】
また、図35乃至図39には、図33における第1及び第2の等化回路10,50とタップ係数更新回路91だけを抜粋し、動作を時系列順に並べて示してある。なお、簡単化のため、第1及び第2の等化回路10,50のタップ係数を24タップに統一し、タップ係数打ち切り回路92あるいはゼロ追加回路93は省いて図示されている。
【0221】
図35は、回路が動作開始した直後の状態(t=0)を示している。このt=0の状態は、動作開始直後なのでシステムコントローラが初期化信号を発すると、各部の動作は次のようになる。
【0222】
すなわち、タップ係数メモリが初期化され、第1の等化回路10の伝達特性がフラット化される。また、更新トリガカウンタ913がリセットされ、偶数トリガ信号をフラット化信号として、第2の等化回路50の伝達特性がフラット化される。
【0223】
図36は、t=1の状態を示している。t=1の状態では、更新トリガカウンタ913のカウント値は1(奇数)なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【0224】
すなわち、タップ係数メモリ912は動かないので、第1の等化回路10のタップ係数C1_1(k)は、
C1_1(k)=C1_0(k)
すなわちt=0の値を保持する。
【0225】
また、t=0の期間の再生波形を演算することによって適応等化回路80は、t=1の第2の等化回路50のタップ係数を決定する。すなわち、第2の等化回路50のk番目のタップ係数C2_1(k)が、
C2_1(k)=C2_0(k)+Δ(k) (0≦k≦23)
のように更新される。
【0226】
したがって、t=1の期間は、第1の等化回路10の伝達特性と第2の等化回路50の伝達特性の積で与えられる
総合伝達特性=第1の等化回路の伝達特性×第2の等化回路の伝達特性
なる総合伝達特性で等化される。
【0227】
もっとも、この時点では第1の等化回路10がフラット特性なので、実質的には総合伝達特性は第2等化回路50の伝達特性である。
【0228】
図37は、t=2の状態を示している。t=2の状態では、更新トリガカウンタ913のカウント値は2(偶数)なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【0229】
すなわち、タップ係数メモリ912が更新されて、第1の等化回路10のタップ係数C1_2(k)は、
C1_2(k)=C1_1(k)*C2_1(k) (ここで*は畳み込み積分を示す)
すなわち、第1及び第2の等化回路10,50の各タップ係数C1_1(k),C2_1(k)の畳み込み積分になる。
【0230】
また、フラット化信号が出力されて、
C2_2(k)=0(k≠センタータップ)
すなわち、適応等化回路80により第2の等化回路50がフラット化される。
【0231】
この時点では第2の等化回路50がフラット特性なので、総合伝達特性は第1等化回路10の伝達特性となる。
【0232】
図38は、t=3の状態を示している。t=3の状態では、更新トリガカウンタ913のカウント値は3(奇数)なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【0233】
すなわち、タップ係数メモリ912は動かないので、第1の等化回路10のタップ係数C1_3(k)は、
C1_3(k)=C1_2(k)
t=2の値を保持する。
【0234】
また、適応等化回路80により第2の等化回路50のk番目のタップ係数C2_3(k)が
C2_3(k)=C2_2(k)+Δ(k)(0≦k≦23)
のように更新される。
【0235】
したがって、t=3の期間は、第1の等化回路10の伝達特性と第2の等化回路50の伝達特性の積で与えられる
総合伝達特性=第1の等化回路の伝達特性×第2の等化回路の伝達特性
なる総合伝達特性で等化される。
【0236】
図39は、t=4の状態を示している。t=4の状態では、更新トリガカウンタ913のカウント値は4(偶数)なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【0237】
すなわち、タップ係数メモリが更新されて、第1の等化回路10のタップ係数C1_4(k)は、
C1_4(k)=C1_3(k)*C2_3(k)(ここで*は畳み込み積分を示す)
すなわち、第1及び第2の等化回路10,50の各タップ係数C1_3(k)*C2_3(k)の畳み込み積分になる。
【0238】
また、フラット化信号が出力されて、
C2_4(k)=0(k≠センタータップ)
すなわち、適応等化回路80により第2の等化回路50がフラット化される。
【0239】
この時点では第2の等化回路50がフラット特性なので、総合伝達特性は第1の等化回路10の伝達特性となる。
【0240】
以上のアルゴリズムをまとめると次のようになる。
(起動時初期化動作t=0)
▲1▼第1の等化回路の伝達特性がフラット化
▲2▼第2の等化回路の伝達特性がフラット化
【0241】
【表7】
【0242】
【表8】
【0243】
上述の図31及び図32におけるタップ係数変換回路90に使用されるタップ係数更新回路91は、図40に示すように簡略化することができる。
【0244】
すなわち、図40に示すタップ係数更新回路91Aは、第2の等化回路50の伝達特性をフラット特性に固定することにより、図33における更新トリガカウンタ913を省略し、適応等化回路80が出力するタップ係数更新情報△i(k) を第1の等化回路10に作用させるようにしたものである。
【0245】
適応等化回路80が出力する△i(k) はk番目のタップ係数値を大きくするか、小さくするかを指示する情報であるから、△i(k) を第1の等化回路10に作用させても、総合伝達特性は正しく更新され、適応等化が正しく行われる。
【0246】
さらに、伝達特性がフラット化されたトランスバーサルフィルタ、例えば図41に示すように、6番目のタップ係数k6のみが1で、それ以外のタップ係数が全てゼロであるフラットな伝達特性の12タップトランスバーサルフィルタは、不要なかけ算回路及び加算回路を除去し、さらにレジスタを除去することにより、入出力直結とみなせるので、上記図40における第2の等化回路50は、図42に示すように省略することができる。
【0247】
図41及び図42に示すタップ係数更新回路91Aでは、図43のタイミングチャートに示すような動作を行い、ドラム回転パルスエッジ毎にタップ係数更新演算回路911Aにより
C1_i+1(k)=C1_i(k)+△i(k)
なる演算を行って第1の等化回路10のタップ係数C1_i+1(k)を更新する。
【0248】
このような構成のタップ係数更新回路91Aを採用することにより、上述の図31や図32に示した再生系100A,100Bは、図44や図45に示す再生系100C,100Dのように構成を簡略化することができる。
【0249】
次に、タップ係数の畳み込み積分で総合伝達特性を実現する例について説明する。
【0250】
一般に、総合伝達特性を求めるには、次の手順で2つの伝達特性の積を求めればよい。
【0251】
1.第1の等化回路のタップ係数を離散フーリエ変換して第1の等化回路の伝達特性の周波数応答H1(w)を求める。wは角周波数である。
【0252】
2.第2の等化回路のタップ係数を離散フーリエ変換して第2の等化回路の伝達特性の周波数応答H2(w)を求める。
【0253】
3.総合周波数応答H(w)を
H(w)=H1(w)×H2(w)
により求める
4.総合周波数応答H(w)を離散逆フーリエ変換して第1の等化回路の次タップ係数を求める。
【0254】
しかし、トランスバーサルフィルタを利用する本例では、
総合伝達特性を与えるタップ係数
=第1及び第2の等化回路のタップ係数の畳み込み積分
とすることによりフーリエ変換回路を省略することができる。
【0255】
ここで、図46の(A)に示すように第1のインパルス応答特性を有する第1のフィルタと、図46の(B)に示すように第2のインパルス応答特性を有する第1のフィルタを、図46の(C)に示すようにシリーズに接続したフィルタでは、第1のフィルタのインパルス応答1が次段の第2のフィルタへ入力されると、出力には、
第1のインバルス応答*第2のインパルス応答(*は畳み込み積分を示す)
が出現する。
【0256】
すなわち、シリーズ接続されたフィルタの総合インパルス応答は、個別フィルタのインパルス応答の畳み込み積分に等しい。
【0257】
本例ではフィルタとしてトランスバーサルフィルタを使用するので、個別フィルタのインパルス応答はタップ係数に等しい。したがって、第1及び第2の等化回路10,50のタップ係数を畳み込み積分すれば、総合伝達特性を与えるタップ係数が得られる。
【0258】
図47乃至図53に演算例を示す。
【0259】
図47は、t=i−1における第1の等化回路10の伝達特性の周波数応答例を示している。
【0260】
図48は、t=i−1における第1の等化回路10のタップ係数例を示している。C1_i(k)に相当する。ただし、ここでは図47に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【0261】
図49は、t=iにおける第2の等化回路50の伝達特性の周波数応答例を示している。
【0262】
図50は、t=iにおける第2の等化回路50のタップ係数例を示している。
C2_i(k)に相当する。ただし、ここでは図49に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【0263】
図51は、タップ係数C1_i(k)とタップ係数C2_i(k)の畳み込み積分の結果を示している。これを第1の等化回路10の次タップ係数C1_i+1(k)として利用すればよい。
【0264】
図52は、上記次タップ係数C1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示している。
【0265】
図53は、図52に示した総合伝達特性の周波数応答の正しさを確かめるために、図47に示した第1の等化回路10の伝達特性の周波数応答と図49に示した第2の等化回路50の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示している。
【0266】
図52に示した周波数応答と図53に示した周波数応答は同特性であり、タップ係数の畳み込み積分で求めた総合伝達特性図52は、周波数応答のかけ算で求めた総合伝達特性図53と一致している。
【0267】
以上、第1の等化回路10のサンプリング周波数がチャンネルクロック周波数に略等しい場合について説明したが、上記第1の等化回路10のサンプリング周波数がチャンネルクロック周波数と異なる場合には、例えば図54に示すように、タップ係数更新回路91とタップ係数補間回路94を備えたタップ係数変換回路90Eを用いることにより、データレートの違いを解消することができる。
【0268】
この図54に示すテープストリーマの再生系100Eは、第1の等化回路10のデータレート=150MHz、第2の等化回路50のデータレート=100MHzのようにデータレートが異なる場合を示しており、第2の等化回路50のタップ係数をタップ係数補間回路94により150/100=1.5倍補間したタップ係数を第1の等化回路10に与えるようになっている。
【0269】
なお、タップ打ち切り回路92又はゼロ追加回路93は本質的でないので省略されている。
【0270】
なお、図55に示すように、タップ係数更新回路91とタップ係数補間回路94の順序を入れ換えた構成としてもよい。
【0271】
上記第1の等化回路10のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路90Eの具体的な構成例を図56に示す。
【0272】
この図56に示すタップ係数変換回路90Eは、畳み込み積分回路911、タップ係数メモリ912、更新トリガカウンタ913、×0.67間引き回路914及び×1.5補間回路915により構成されている。
【0273】
このタップ係数変換回路90Eでは、×0.67間引き回路914によって第1の等化回路10の現タップ係数をS2/S1間引きしたタップ係数Aと、第2の等化回路50の現タップ係数Bについて、畳み込み積分回路911により
C=A*B(*は畳み込み積分を示す)
なる畳み込み積分を行う。そして、その畳み込み積分結果Cを×1.5補間回路915でS1/S2倍補間することにより得られるタップ係数Dを第1の等化回路10の次タップ係数とする。
【0274】
上記タップ係数変換回路90Eは、図33に示したタップ係数更新回路91と同様に、更新トリガ信号としてドラム回転パルスが更新トリガカウンタに与えられる。また、上記タップ係数変換回路90Eには、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。そして、更新トリガカウンタは、偶数番目のトリガ信号を更新信号及びフラット化信号として出力する。
【0275】
そして、タップ係数メモリは、更新信号でタップ係数Dをラッチする。
【0276】
また、第2の等化回路50の次伝達特性は、フラット化信号でフラット化される。
【0277】
ここで、上記×1.5補間回路915は、例えば図57に示すように、3倍補間回路915A、1/2間引き回路915B、×2回路915C及び24タップ打ち切り回路915Dにより構成される。すなわち、この×1.5補間回路915では3倍補間回路915Aにより3倍補間してから、1/2間引き回路915Bによって1/2に間引くことで×1.5補間を行う。なお、上記3倍補間回路915Aは、2ゼロ挿入回路915A1、LPF915A2及び×3回路915A3により構成される
1.5倍補間するとタップ数が24タップが36タップに増えてしまうので、24タップ打ち切り回路915Dにより、タップ係数を24タップで打ち切る。
【0278】
上記×1.5補間回路915は、図58に示すように、16タップ打ち切り回路915Eを入力段に配置して、予め24タップのタップ係数を16タップに打ち切っておいてから3倍補間するように構成してもよい。
【0279】
また、×0.67間引き回路914は、図59に示すように、×2補間回路914A、1/3間引き回路914B、×3回路914C及び16タップ係数を24タップ係数に変換するためのゼロ追加回路914Eにより構成される。
【0280】
上記×0.67間引き回路914は、図60に示すように、24タップ係数を36タップ係数に変換するためのゼロ追加回路914Eを入力段に配置して、予め24タップのタップ係数を36タップ係数に変換しておいてから2倍補間するように構成してもよい。
【0281】
また、上記図56に示したタップ係数変換回路90Eにおける×0.67間引き回路914を省略して、図61や図62に示すような構成とすることもできる。
【0282】
この図61に示すタップ係数変換回路90Eは、×1.5補間回路915をタップ係数メモリ912の後段に移動し、×1.5補間回路915からタップ係数を第1の等化回路10に与えるようにしたもので、上述の図54に示した再生系100Eに対応している。
【0283】
また、図62に示すタップ係数変換回路90Eは、第2の等化回路50の現タップ係数を×1.5補間回路915を介してタップ係数更新回路91に与えるようにしたもので、上述の図55に示した再生系100Eに対応している。この図62に示すタップ係数変換回路90Eでは、第1の等化回路10の現タップ係数Aと、×1.5補間回路915によって第2の等化回路50の現タップ係数をS1/S2補間したタップ係数Bについて、畳み込み積分回路911により
C=A*B(*は畳み込み積分を示す)
なる畳み込み積分を行う。そして、その畳み込み積分結果Cを第1の等化回路10の次タップ係数とする。タップ係数メモリ912は、更新信号で畳み込み積分結果Cすなわち第1の等化回路10の次タップ係数をラッチする。第2の等化回路50の次伝達特性は、フラット化信号でフラットにされる。
【0284】
以上、第1及び等化回路10,50にトランスバーサルフィルタを採用する場合を述べたが、一般化すると、第1の等化回路10のサンプリング周波数がチャンネルクロック周波数よりも高い場合には、上記第1の等化回路10の次伝達特性を、上記第2の等化回路50の周波数帯域内に当たる帯域aと上記第2の等化回路50の周波数帯域外に当たる帯域bに分けて、上記第1の等化回路10の帯域aの次伝達特性を当該第1の等化回路10の帯域aの現伝達特性×上記第2の等化回路50の現伝達特性とし、上記第1の等化回路10の帯域bの次伝達特性を0とし、かつ、上記第2の等化回路50の次伝達特性をフラット化することにより、対応することができる。
【0285】
また、このように第1の等化回路10のサンプリング周波数がチャンネルクロック周波数と異なる場合にも、上述の第1の等化回路10のサンプリング周波数がチャンネルクロック周波数に略等しい場合の図44や図45に示した再生系100C、100Dと同様に、第2の等化回路50を省略して、図63に示すテープストリーマの再生系100Fのように構成を簡略化することができる。
【0286】
第2の等化回路50を省略して場合のタップ係数変換回路90Fでは、その要部構成を図64に示してあるように、上述の図42に示したタップ係数更新回路91Aにより得られる第1の等化回路10の現タップ係数Aを×1.5補間回路915を介して第1の等化回路10に与える。
【0287】
適応等化回路80が出力するタップ係数更新情報△i(k)を第1の等化回路10のタップ係数に作用させるために、×1.5補間回路前段から、第1の等化回路10の現タップ係数Dをfc/S1間引きしたタップ係数Aを取り出している。
【0288】
タップ係数更新演算回路91Aは、タップ係数メモリから出力される現タップ係数C1_i(k)と適応等化回路80が出力するタップ係数更新情報△i(k)から、次タップ係数C1_i+1(k)を
C1_i+1(k)=C1_i(k)+△i(k)
なる演算により求めて、第1の等化回路10の現タップ係数Aを更新する。
【0289】
×1.5補間回路915は、タップ係数更新演算回路91Aにより更新された現タップ係数をS1/fc補間したタップ係数を算出し、第1の等化回路10のタップ係数Dとする。
【0290】
【発明の効果】
本発明に係る信号処理回路では、PLL回路前段の第1の等化回路をトランスバーサルフィルタにすることにより、上記PLL回路の動作を安定化することができる。
【0291】
すなわち、アナログイコライザは伝達特性の可変範囲が狭いので等化誤差が残留するが、トランスバーサルフィルタの可変範囲は広いので等化誤差をミニマイズできるので、その結果PLL回路の動作を安定化することができる。
【0292】
また、本発明に係る信号処理回路では、第1の等化回路を適応等化することにより、上記PLL回路の動作を安定化させることができる。
【図面の簡単な説明】
【図1】本発明を適用したDDS4規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【図2】上記テープストリーマの再生系におけるPLL回路の原理的な構成を示すブロック図である。
【図3】上記テープストリーマの再生系における補間回路の構成を示すブロック図である。
【図4】上記補間回路による4倍補間の動作を模式的に示す図である。
【図5】4倍補間回路の具体例を示すブロック図である。
【図6】上記4倍補間回路を構成するゼロ3個挿入回路の動作を示すタイムチャートである。
【図7】上記4倍補間回路による4倍補間処理過程での各種周波数スペクトラムを示す図である。
【図8】×4補間フィルタに求められる伝達特性の例を示す図である。
【図9】逆フーリエ変換で得たインパルス応答を64ポイントで打ち切った結果を示す図である。
【図10】600MHzで動作するLPFのある時刻mを観測した場合に、m=4nで係数k1 ,k4 ,k8 ,k12・・・の積和回路が非ゼロになる状態を示す図である。
【図11】600MHzで動作するLPFのある時刻mを観測した場合に、m=4n−1で係数k1 ,k5 ,k9 ,k13・・・の積和回路が非ゼロになる状態を示す図である。
【図12】600MHzで動作するLPFのある時刻mを観測した場合に、m=4n−2で係数k2 ,k6 ,k10,k14・・・の積和回路が非ゼロになる状態を示す図である。
【図13】600MHzで動作するLPFのある時刻mを観測した場合に、m=4n−3で係数k3 ,k7 ,k11,k15・・・の積和回路が非ゼロになる状態を示す図である。
【図14】1クロックでパラレルに4倍補間データを得るようにした補間回路の構成を示す図である。
【図15】ナイキスト周波数の1/4でカットオフするLPFのインパルス応答を示す図である。
【図16】ナイキスト周波数の1/16でカットオフするLPFのインパルス応答を示す図である。
【図17】直線補間回路の実現方法を模式的に示す図である。
【図18】4倍補間回路と4倍直線補間回路を組み合わせて構成した16倍補間回路を示すブロック図である。
【図19】1.5倍オーバーサンプリングされたPR1チャネル出力例を示す図である。
【図20】上記PR1チャネル出力を×16倍補間した波形例を示す図である。
【図21】上記PR1チャネル出力を×16倍補間した波形例のアイパターンを示す図である。
【図22】上記テープストリーマの再生系におけるPLL回路の具体的な構成例を示すブロック図である。
【図23】上記PLL回路におけるゼロクロス点検出回路の構成を示すブロック図である。
【図24】上記PLL回路の動作を示すタイムチャートである。
【図25】上記テープストリーマの再生系におけるバッファメモリの具体例を示すブロック図である。
【図26】上記バッファメモリの他の構成を示すブロック図である。
【図27】上記バッファメモリを構成しているデュアルポートRAMをリングメモリとして模式的に示す図である。
【図28】×1ADCサンプル用のPLL回路の構成を示すブロック図である。
【図29】×1ADCサンプル用のバッファメモリの構成を示すブロック図である。
【図30】メモリバンクへの検出点データの格納状態を模式的に示す図である。
【図31】タップ係数設定回路の構成例を示すブロック図である。
【図32】タップ係数設定回路の他の構成例を示すブロック図である。
【図33】上記タップ係数設定回路に使用されるタップ係数更新回路の構成と示すブロック図である。
【図34】上記タップ係数更新回路の動作を示すタイムチャートである。
【図35】等化回路の更新動作例(t=0)を模式的に示す図である。
【図36】等化回路の更新動作例(t=1)を模式的に示す図である。
【図37】等化回路の更新動作例(t=2)を模式的に示す図である。
【図38】等化回路の更新動作例(t=3)を模式的に示す図である。
【図39】等化回路の更新動作例(t=4)を模式的に示す図である。
【図40】タップ係数更新回路の他の構成例を示すブロック図である。
【図41】伝達特性がフラット化されたトランスバーサルフィルタの説明に供する図である。
【図42】上記タップ係数更新回路のさらに他の構成例を示すブロック図である。
【図43】図42に示したタップ係数更新回路の動作を示すタイミングチャートである。
【図44】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図45】本発明を適用したテープストリーマの再生系のさらに他の構成例を示すブロック図である。
【図46】本発明を適用したテープストリーマの再生系における総合伝達特性のインパルス応答特性の説明に供する図である。
【図47】t=iにおける第1の等化回路の伝達特性の周波数応答例を示す図である。
【図48】t=iにおける第1の等化回路のタップ係数例を示す図である。
【図49】t=iにおける第2の等化回路の伝達特性の周波数応答例を示す図である。
【図50】t=iにおける第2の等化回路のタップ係数例を示す図である。
【図51】タップ係数C1_i(k)とタップ係数C2_i(k)の畳み込み積分の結果を示す図である。
【図52】上記次タップ係数C1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示す図である。
【図53】図52に示した総合伝達特性の周波数応答の正しさを確かめるために、図47に示した第1の等化回路の伝達特性の周波数応答と図49に示した第2の等化回路の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示す図である。
【図54】上記第1の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合におけるタップ係数変換回路の構成を示すブロック図である。
【図55】上記タップ係数変換回路の他の構成例を示すブロック図である。
【図56】上記第1の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の具体的な構成例を示すブロック図である。
【図57】上記タップ係数変換回路における×1.5補間回路の構成例を示すブロック図である。
【図58】上記×1.5補間回路の他の構成例を示すブロック図である。
【図59】上記タップ係数変換回路における×0.67間引き回路の構成例を示すブロック図である。
【図60】上記タップ係数変換回路における×0.67間引き回路の他の構成例を示すブロック図である。
【図61】上記第1の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の他の構成例を示すブロック図である。
【図62】上記第1の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路のさらに他の構成例を示すブロック図である。
【図63】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図64】第2の等化回路を省略した場合のタップ係数設定回路の要部構成を示すブロック図である。
【図65】DDS4規格に準拠した従来のテープストリーマの記録系の構成を示すブロック図である。
【図66】DDS4規格に準拠した従来のテープストリーマの再生系の構成を示すブロック図である。
【図67】DDS4規格で採用されているPR1伝達特性を示す図である。
【図68】上記テープストリーマの再生系におけるPR1チャネル出力アイパターンを示す図である。
【図69】再生ヘッドが摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当するアイパターンを示す図である。
【図70】オフトラックで再生信号が低下してしまった場合のアイパターンを示す図である。
【図71】第1の等化回路にデジタルトランスバーサルフィルタを採用したテープストリーマの再生系の構成を示すブロック図である。
【図72】PLL回路をデジタル入力タイプにしたテープストリーマの再生系の構成を示すブロック図である。
【図73】2倍オーバーサンプリング時のPR1チャネル出力アイパターンを示す図である。
【図74】3倍オーバーサンプリング時のPR1チャネル出力アイパターンを示す図である。
【図75】4倍オーバーサンプリング時のPR1チャネル出力アイパターンを示す図である。
【図76】6倍オーバーサンプリング時のPR1チャネル出力アイパターンを示す図である。
【図77】10倍オーバーサンプリング時のPR1チャネル出力アイパターンを示す図である。
【符号の説明】
1 磁気テープ、2 再生ヘッド、3 再生増幅器、4 ロータリトランス、10 第1の等化回路、11 LPF、12 ADC、13,13A,13B トランスバーサルフィルタ、20,20A,20B,20C 補間回路、21 ゼロ挿入回路、22 LPF、23 かけ算回路、30 PLL回路、31 ゼロクロス点検出回路、32 周期検出部、33 間引き補正量計算部、34 間引き周期補正部、35 次検出点絶対番号計算部、36,37 検出部、40,41A,41B,41C バッファメモリ、41 デュアルポートRAM、42 バッファエンプティ検出回路、43 書き込みアドレスカウンタ、44 読み出しアドレスカウンタ、50 第2の等化回路、60 ビタビデコーダ、70 10/8変換回路、80 適応等化回路、90,90A,90B,90E,90F タップ係数変換回路、91,91A タップ係数更新回路、92 打ち切り回路、93 ゼロ追加回路、94 タップ係数補間回路、100,100A,100B,100C,100D,100E,100F 再生系、401 カウンタ、402 剰余(mod) 回路、403 加算器、405,406 切替え回路、407,408 メモリバンク、421 剰余(mod) 回路、422アドレス差検出回路、423 判定回路、428 VCO、911 畳み込み積分回路、911A タップ係数更新演算回路、912 タップ係数メモリ、913 更新トリガカウンタ、914 ×0.67間引き回路、915 ×1.5補間回路
Claims (8)
- 再生信号をデジタル化した再生データがトランスバーサルフィルタにて構成した第1の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路であって、
上記PLL回路の後段に配置した第2の等化回路を備え、
上記第1の等化回路のサンプリング周波数がチャネルクロック周波数に略等しくされ、上記第1の等化回路の次伝達特性が当該第1の等化回路の現伝達特性×上記第2の等化回路の現伝達特性に等しくされ、かつ、上記第2の等化回路の次伝達特性をフラット化される信号処理回路。 - 上記第1の等化回路を適応等化することを特徴とする請求項1記載の信号処理回路。
- 上記第1の等化回路と上記第2の等化回路にトランスバーサルフィルタを用い、上記第1の等化回路の次タップ係数を上記第1の等化回路の現タップ係数と第2の等化回路の現タップ係数の畳み込み積分の結果とすることで等伝達特性を得ることを特徴とする請求項1記載の信号処理回路。
- 上記第2の適応等化回路は、この第2の適応等化回路が出力するタップ係数更新情報をk番目の次タップ係数=k番目の現タップ係数+k番目のタップ係数更新情報として上記第1の等化回路のタップ係数に作用させ、上記第1の等化回路を適応等化することを特徴とする請求項2記載の信号処理回路。
- 再生信号をデジタル化した再生データがトランスバーサルフィルタにて構成した第1の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路であって、
上記PLL回路の後段に配置した第2の等化回路を備え、
上記第1の等化回路のサンプリング周波数>チャネルクロック周波数とされ、上記第1の等化回路の次伝達特性が、上記第2の等化回路の周波数帯域内に当たる帯域aと上記第2の等化回路の周波数帯域外に当たる帯域bに分けて、上記第1の等化回路の帯域aの次伝達特性が当該第1の等化回路の帯域aの現伝達特性×上記第2の等化回路の現伝達特性とされ、上記第1の等化回路の帯域bの次伝達特性=0とされ、かつ、上記第2の等化回路の次伝達特性がフラット化される信号処理回路。 - 上記第1の等化回路と上記第2の等化回路にトランスバーサルフィルタを用い、
上記第1の等化回路のサンプリング周波数=S1、チャネルクロック周波数=fcとして、
上記第1の等化回路の現タップ係数をfc/S1間引きしたタップ係数Aと上記第2の等化回路の現タップ係数Bの畳み込み積分を行い
C=A*B(*は畳み込み積分を示す)
なる畳み込み積分結果Cを得て、
この畳み込み積分結果CをS1/fc倍補間してタップ係数Dを求め、
このタップ係数Dを上記第1の等化回路の次タップ係数とすることを特徴とする請求項5記載の信号処理回路。 - 上記第1の等化回路と上記第2の等化回路にトランスバーサルフィルタを用い、
上記第1の等化回路のサンプリング周波数=S1、チャネルクロック周波数=fcとして、
上記第1の等化回路の現タップ係数Aと上記第2の等化回路の現タップ係数をS1/fc倍補間したタップ係数Bの畳み込み積分を行い
C=A*B(*は畳み込み積分を示す)
なる畳み込み積分結果Cを得て、
この畳み込み積分結果Cを上記第1の等化回路の次タップ係数とすることを特徴とする請求項5記載の信号処理回路。 - 上記第2の等化回路は、
チャネルクロック周波数fcと上記第1の等化回路のサンプリング周波数S1との関係をfc<S1とし、
上記第1の等化回路の現タップ係数をfc/S1間引きしたタップ係数Aを求め、
タップ係数Aのk番目の次タップ係数=タップ係数Aのk番目の現タップ係数+k番目のタップ係数更新情報にて上記タップ係数Aの次タップ係数を計算し、
上記タップ係数Aの次タップ係数をS1/fc補間したタップ係数Bを上記第1の等化回路の次タップ係数として上記第1の等化回路を適応等化することを特徴とする請求項5記載の信号処理回路。
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