JP4549318B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
Semiconductor device and manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP4549318B2 JP4549318B2 JP2006179591A JP2006179591A JP4549318B2 JP 4549318 B2 JP4549318 B2 JP 4549318B2 JP 2006179591 A JP2006179591 A JP 2006179591A JP 2006179591 A JP2006179591 A JP 2006179591A JP 4549318 B2 JP4549318 B2 JP 4549318B2
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- semiconductor element
- external electrode
- opening
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
本発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
はんだリフロー時のパッケージクラック、剥離、ふくれ発生などの不良発生を防止するために、半導体チップを搭載する絶縁性基板に貫通孔を設ける半導体パッケージが従来技術として知られている(たとえば、特許文献1)。
上記特許文献1に記載されているような従来の半導体パッケージでは、パッケージクラックなどの不良発生を防止するための貫通孔を設けるには、ドリル加工やパンチングなどの機械加工、エキシマレーザや炭酸ガスレーザなどのレーザ加工などを行わなくてはならず、貫通孔の形成が面倒であるという問題点がある。
In the conventional semiconductor package described in
請求項1に記載の半導体装置に係る発明は、半導体素子と、開口部を有し、開口部を塞ぐように半導体素子を搭載するダイパッドと、半導体素子にワイヤにより電気的に接続されている外部電極と、半導体素子、ワイヤ、ダイパッドおよび外部電極を覆う樹脂とを備え、ダイパッドおよび外部電極は、それぞれ、電鋳によって形成された異なる材料からなる複数の金属層で形成され、ダイパッドと外部電極の底面は、それぞれ、樹脂の底面と同一面の位置で前記樹脂から露出され、半導体素子は、開口部から底面を露出した状態で前記ダイパッドの上面にダイボンディング材により接着されていることを特徴とする。
請求項4に記載の半導体装置に係る発明は、半導体素子と、開口部を有し、前記半導体素子を搭載するダイパッドと、開口部を塞ぐようにダイパッドに貼付され、ダイパッドに半導体素子を貼着する接着フィルムと、半導体素子にワイヤにより電気的に接続されている外部電極と、半導体素子、ワイヤ、ダイパッドおよび外部電極を覆う樹脂とを備え、ダイパッドおよび外部電極は、それぞれ、電鋳によって形成された異なる材料からなる複数の金属層で形成され、ダイパッドと外部電極の底面は、それぞれ、樹脂の底面と同一面の位置で前記樹脂から露出され、接着フィルムが前記開口部において露出されていることを特徴とする。
請求項5に記載の半導体装置の製造方法に係る発明は、可撓性シートに、それぞれ、異なる材料からなる複数の金属層を電鋳により積層することにより、開口部を有するダイパッドと、ダイパッドの外側に配設される外部電極とからなる一組の金属パターンを複数組、隣接配置して形成する金属層形成工程と、開口部を塞ぐように、各ダイパッドにそれぞれ半導体素子を接着材により接着し、各半導体素子を、それぞれ、対応する複数の前記外部電極に電気的に接続する半導体素子実装工程と、複数組の金属パターンにおける各ダイパッドおよび各外部電極並びに各ダイパッドに接着された各半導体素子を樹脂封止する樹脂封止工程と、可撓性シートを剥離して、各ダイパッドおよび各外部電極の底面に同一面の底面を有し、各開口部から各半導体素子の底面または接着剤が露出された樹脂を有する樹脂封止体を得る剥離工程と、樹脂封止体を切断して、個々の半導体装置に分割する分割工程とを備えることを特徴とする。
According to a first aspect of the present invention, there is provided a semiconductor device including: a semiconductor element; a die pad having an opening, the semiconductor element being mounted so as to close the opening; and an external electrically connected to the semiconductor element by a wire An electrode and a resin covering the semiconductor element, the wire, the die pad, and the external electrode . The die pad and the external electrode are each formed of a plurality of metal layers made of different materials formed by electroforming, and the die pad and the external electrode The bottom surface is exposed from the resin at the same position as the bottom surface of the resin, and the semiconductor element is bonded to the top surface of the die pad with a die bonding material in a state where the bottom surface is exposed from the opening. To do.
According to a fourth aspect of the present invention, there is provided a semiconductor device including a semiconductor element, an opening, a die pad on which the semiconductor element is mounted, and a die pad that closes the opening, and the semiconductor element is attached to the die pad. adhesive film to a, with the external electrodes are electrically connected by a wire to a semiconductor element, a semiconductor element, the wire, and a resin covering the die pad and the external electrode, the die pad and the external electrode are formed by respective, electroforming Formed of a plurality of metal layers made of different materials, and the bottom surface of the die pad and the external electrode is exposed from the resin at the same position as the bottom surface of the resin, and the adhesive film is exposed at the opening. It is characterized by.
According to a fifth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: laminating a plurality of metal layers made of different materials on a flexible sheet by electroforming ; Adhering a semiconductor element to each die pad with an adhesive so as to close the opening, and a metal layer forming step in which a plurality of sets of metal patterns composed of external electrodes arranged on the outside are arranged adjacent to each other. And a semiconductor element mounting step for electrically connecting each semiconductor element to the corresponding plurality of external electrodes , and each die pad and each external electrode and each semiconductor element bonded to each die pad in a plurality of sets of metal patterns. the has a resin sealing step of resin-sealing, the flexible sheet is peeled off, the bottom surface of the same surface to the bottom surface of the die pad and each external electrode, each from each opening A peeling step of the bottom surface or adhesive conductive elements to obtain a resin sealed body having an exposed resin, by cutting the resin sealing body, characterized in that it comprises a dividing step of dividing into individual semiconductor devices .
本発明によれば、半導体素子を搭載するダイパッドを電鋳によって開口部を設けて形成したので、貫通孔を形成するために別段の工程を設ける必要がない。 According to the present invention, since the die pad for mounting the semiconductor element is formed by providing the opening by electroforming, it is not necessary to provide a separate step for forming the through hole.
本発明の実施形態の半導体装置について図1を参照して説明する。図1(a)は半導体装置1Aの裏面図であり、図1(b)は図1(a)のA−A’線断面図、図1(c)は図1(a)のB−B’線断面図である。
A semiconductor device according to an embodiment of the present invention will be described with reference to FIG. 1A is a rear view of the
図1において、符号1Aは平面視矩形形状の半導体装置、2はAgペーストから成るダイボンディング材5によりダイパッド4bの上面に実装された半導体素子である。ダイパッド4bには開口部6が設けられており、半導体素子2の底面が露出している。ダイパッド4bの外側には外部電極3bが配設されている。また、半導体装置1Aの4隅には補強パッド9bが配設されている。
In FIG. 1,
外部電極3b、ダイパッド4bおよび補強パッド9bの各上面にはAg層3a,4a,9aが、外部電極3b、ダイパッド4bおよび補強パッド9bの各下面にはAu層3c,4c,9cがそれぞれ形成されている。図1(a)には全てのAu層3c,4cおよび9cが示されている。以下、本発明の実施形態による半導体装置1Aを詳細に説明する。
外部電極3bおよびダイパッド4bはニッケル電鋳(Ni電鋳)から成り、半導体装置1Aの底面に設けられている。したがって、この半導体装置1Aはいわゆるリードフレームレスタイプである。ここで、外部電極3bとは、半導体素子2と半導体装置1Aを実装する回路基板との電気的接続をとるための電極である。ダイパッド4bは半導体素子2を搭載するための電極である。外部電極3bおよびダイパッド4bの上面側には、Ag層3a,4aが形成される。外部電極3bの上面側のAg層3aはワイヤボインディングの接続性改善のために設けられたものであり、ダイパッド4bの上面側のAg層4aは、外部電極3bの上面側のAg層3aを形成する際に一緒に設けられたものである。一方、外部電極3bおよびダイパッド4bの下面側には、Au層3c,4cが形成される。Au層は半田濡れ性改善のために設けられる。
The
半導体装置1Aの底面には、その四隅に、外部電極3bのほかに補強パッド9bが設けられている。補強パッド9bは、回路基板に対する半導体装置1Aの接着強度を上げるための電極であり、補強パッド9bは回路基板と半田を介して接続する。外部電極3bと同様に、補強パッド9bの上面側にはAg層9aが形成され、下面側にはAu層9cが形成されている。したがって、半導体装置1Aの底面ではAu層9cが露出している。
On the bottom surface of the
図1(b)に示すように、半導体素子2と外部電極3bとはAuのワイヤ7によって電気的に接続している。半導体素子2、ワイヤ7、外部電極3b、ダイパッド4bおよび補強パッド9bは、エポキシ樹脂などからなる樹脂8によって封止される。このような半導体装置1Aは、その底面を半田ペーストが塗布された回路基板上に配設し、リフロー炉で半田をリフローすることにより、Au層3c,4c,9cを介して半田により回路基板上に接合して実装される。
As shown in FIG. 1B, the
次に、上述した半導体装置1Aの製造方法について、図2〜図4を参照して説明する。この製造方法は、金属層形成工程と、半導体素子実装工程と、樹脂封止工程と、金属板剥離工程と、分割工程とを含み、1つの金属板上に複数の半導体装置1Aを同時に作製する。以下、各工程を工程順に説明する。
Next, a method for manufacturing the
(イ)金属層形成工程
金属層形成工程について、図2(a)〜(d)を参照して説明する。
図2(a)に示すように、可撓性を有する金属板21の両面にレジスト22を塗布またはラミネートする。金属板21は、厚さ約0.1mmの平板状のJIS規格のSUSステンレス鋼板またはCu板などの金属薄板からなる。次に、アクリルフィルムベースのパターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図2(b)に示すように、外部電極3b、ダイパッド4bおよび補強パッド9bを形成する部分のレジスト22を除去する。ここで、ダイパッド4bの開口部6が形成される部分のレジスト22−6は残される。金属板21の一方の面には金属層を形成しないので、レジスト22によって全面が覆われる。
(I) Metal layer formation process
The metal layer forming step will be described with reference to FIGS.
As shown in FIG. 2A, a
次に、金属板21をAuメッキ溶液に浸漬して金属板21に電力を供給して電鋳を行い、金属板21上にAu層23を形成する。次にAu層23を形成した金属板21をNiめっき溶液に浸漬して電鋳を行い、Ni層24を形成する。さらに、Agめっき溶液に金属板21を浸漬して金属板21に電力を供給することにより、Ni層24の上にAg層25を形成する。このようにして、図2(c)に示すように、金属板21に金属層として、パターニングされたAu層23とNi層24とAg層25とを形成する。金属層を形成後、図2(d)に示すように、レジスト22を金属板21から剥離する。
Next, the
(ロ)半導体素子実装工程
半導体素子実装工程について、図2(e),(f)を参照して説明する。
図2(e)に示すように、ダイパッド4bのAg層4aに相当するAg層25にダイボンディング材5を塗布する。ダイボンディング材5はAgペーストから成る。そして図2(f)に示すように、ダイパッド4bの開口部6を塞ぐように半導体素子2を搭載する。図2では省略しているが、金属板21には、パターニングされたNi層24が複数並列配置されており、それぞれのパターンニングされたNi層24上に半導体素子2が隣接して搭載される。半導体素子2を搭載した後、ダイボンディング材5を加熱処理する。そして、ワイヤボンディングによって、半導体素子2の周縁領域に設けられた端子と、外部電極3bのAg層3aに相当するAg層25とをワイヤ7によって接続する。
(B) Semiconductor element mounting process The semiconductor element mounting process will be described with reference to FIGS.
As shown in FIG. 2E, the
(ハ)樹脂封止工程
樹脂封止工程について、図3(a)および図4を参照して説明する。
樹脂封止工程では、図3(a)に示すように半導体素子2、ワイヤ7、Au層23、Ni層24およびAg層25を樹脂8によって封止する。樹脂封止は次のようにして行う。図4に示すように、金属板21の半導体素子2が実装されている面に金型41を被せる。そして、樹脂8を金型41内に注入し、金属板21に実装された複数の半導体素子2などを一括に封止する。この樹脂封止工程では、金型41は上型の役割を果たし、金属板21は下型の役割を果たす。開口部6は半導体素子2によって塞がれているので、開口部6には樹脂8は浸入しない。
(C) Resin sealing process The resin sealing process is demonstrated with reference to Fig.3 (a) and FIG.
In the resin sealing step, the
(ニ)金属板剥離工程
金属板剥離工程について、図3(b)を参照して説明する。
樹脂8による封止が完了した後は、図3(b)に示すように、Ni層24や樹脂8から金属板21を剥離する。金属板21は可撓性を有するので、容易に剥離することができる。開口部6には、樹脂8は侵入しないので、金属板21を剥離すると、半導体素子2の底面のAu層23が露出する。この金属板21を剥離したものを以下、樹脂封止体30Aと呼ぶ。
(D) Metal plate peeling process A metal plate peeling process is demonstrated with reference to FIG.3 (b).
After the sealing with the
(ホ)分割工程
分割工程について、図3(b),(c)を参照して説明する。
図3(b)の点線34に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体30Aをダイシングする。そして、図3(c)に示すように、一つの樹脂封止体30Aが分割され、半導体装置1Aが完成する。
(E) Division Step The division step will be described with reference to FIGS. 3 (b) and 3 (c).
The
以上の本発明の第1の実施形態による半導体装置1Aは次のような作用効果を奏する。
(1)半導体素子2が搭載されるダイパッド4bに開口部6を設け、リフロー時の不良発生を防止するための貫通孔とした。したがって、貫通孔を形成するために、新たに別の工程、たとえば、機械加工やレーザ加工の工程が必要ない。
The
(1) An
(2)電鋳によってダイパッド4bを形成するようにしたので、電鋳作製時のマスクを変更してダイパッド4bの開口部6の大きさや形状を自由に変えることができる。したがって、はんだリフロー時のパッケージクラック、剥離、ふくれ発生などの不良発生を効果的に防止するように開口部6の形状を適宜選択することができる。ダイパッド4bによる半導体素子2の放熱性の観点から見ると、開口部6の面積は小さければ小さいほどよい。
(2) Since the
(3)ダイボンディング材5にAgペーストを使用するので、半導体素子2から発生する熱をダイパッド4bに速やかに伝導させることができる。
(3) Since Ag paste is used for the
(4)開口部6を塞ぐように半導体素子2をダイパッド4bに搭載するようにしたので、樹脂封止工程で樹脂8が開口部6に侵入しない。したがって、樹脂8が開口部6に侵入しないようにする部材を別途設ける必要がない。
(4) Since the
以上の実施の形態の半導体装置1Aを次のように変形することができる。
(1)半導体装置1Aにおけるダイパッド4bの開口部6の形状は実施形態に限定されない。たとえば、図5に示すように半導体装置1Bにおけるダイパッド4bの開口部6の形状を略十字型にしてもよい。開口部6の形状を略十字型にし、図6に示すようにダイボンディング材5を4箇所塗布することによって、開口部6の形状を円形にした場合に比べて、ダイボンディング材5が開口部6にはみ出にくくすることができる。
The
(1) The shape of the
(2)半導体装置1Aにおけるダイパッド4bの開口部6の数は実施形態のように1に限定されない。たとえば、図7に示すように半導体装置1Cにおけるダイパッド4bの開口部6の数を4つにしてもよい。
(2) The number of
(3)外部電極3bはNiより形成したが、導電性を有する金属であればNiに限定されない。たとえば、電鋳で形成したCu電極やNi・Co合金電極であってもよい。
(3) Although the
(4)ワイヤ接続用の金属層や半田接続用の金属層をめっき法によって形成したが、真空蒸着法やCVD法によって形成してもよい。 (4) Although the metal layer for wire connection and the metal layer for solder connection are formed by plating, they may be formed by vacuum deposition or CVD.
(5)外部電極3bの上面側にAg層3aを形成しているが、ワイヤ7と外部電極3bとを接続できるようにするためのものであれば、Ag層に限定されない。たとえば、Au層を形成してもよい。また、ワイヤ7を直接外部電極3bに接続できる場合は、Ag層を形成しなくてもよい。
(5) Although the
(6)金属層形成工程においてAu層23を形成したが、外部電極4bと半田とを接合するための金属層であればAu層23に限定されず、たとえば、Sn層、Sn−Ag層、Sn−Cu層、Sn−Bi層またはSn−Pb層を形成してもよい。また、直接外部電極4bと半田とを接合する場合は、Ni層24の下面側に金属層を設けなくてもよい。
(6) Although the
(7)以上の実施の形態では、可撓性を有する金属板21にNi層24やレジスト22などを形成したが、可撓性を有し、導電性を有する導電性基板であればSUSステンレス鋼板やCu板に限定されない。たとえば、SUSステンレス鋼板やCu板以外の金属薄板を使用してもよいし、導電性樹脂を使用してもよい。また、表面に導電膜を形成した基板を使用してもよい。
(7) In the above embodiment, the
(8)ダイボンディング材5は、はんだリフロー時のパッケージクラック、剥離、ふくれ発生などの不良発生を防止する効果を妨げるほど開口部6を塞がなければ、開口部6よりはみ出てもよい。
(8) The
(9)ダイボンディング材5としてAgペーストを使用したが、Agペーストのほかに絶縁ペーストを使用してもよい。
(9) Although the Ag paste is used as the
(10)ダイボンディング材5としてAgペーストを使用したが、Agペーストに代えてDAF(ダイアタッチフィルム)などの接着フィルムを使用してもよい。ダイボンディング材5として接着フィルム5Aを使用したときの半導体装置1Dを図8に示す。図8(a)は半導体装置1Dの裏面図であり、図8(b)は図1(a)のC−C’線断面図である。この場合、接着フィルム5Aはダイパッド4bの開口部6を塞ぐように貼り付けられ、その上に半導体素子2が接着される。したがって、図8(b)に示すように開口部6より半導体素子2の底面が露出せず、接着フィルム5Aが露出することになる。しかし、接着フィルム5Aを通して水分などが開放されるので、はんだリフロー時のパッケージクラック、剥離、ふくれ発生などの不良発生を防止することができる。
(10) Although the Ag paste is used as the
本発明は、その特徴的構成を有していれば、以上説明した実施の形態になんら限定されない。 The present invention is not limited to the embodiment described above as long as it has the characteristic configuration.
1A,1B,1C,1D 半導体装置
2 半導体素子
3a,4a,9a,25 Ag層
3b 外部電極
3c,4c,9c,23 Au層
4b ダイパッド
5 ダイボンディング材
5A 接着フィルム
6 開口部
7 ワイヤ
8 樹脂
9b 補強パッド
21 金属板
22 レジスト
24 Ni層
30A 樹脂封止体
41 金型
1A, 1B, 1C,
Claims (7)
開口部を有し、前記開口部を塞ぐように前記半導体素子を搭載するダイパッドと、
前記半導体素子にワイヤにより電気的に接続されている外部電極と、
前記半導体素子、前記ワイヤ、前記ダイパッドおよび前記外部電極を覆う樹脂とを備え、
前記ダイパッドおよび前記外部電極は、それぞれ、電鋳によって形成された異なる材料からなる複数の金属層で形成され、
前記ダイパッドと前記外部電極の底面は、それぞれ、前記樹脂の底面と同一面の位置で前記樹脂から露出され、
前記半導体素子は、前記開口部から底面を露出した状態で前記ダイパッドの上面にダイボンディング材により接着されていることを特徴とする半導体装置。 A semiconductor element;
A die pad having an opening and mounting the semiconductor element so as to close the opening;
An external electrode electrically connected to the semiconductor element by a wire ;
A resin covering the semiconductor element, the wire, the die pad and the external electrode ;
The die pad and the external electrode are each formed of a plurality of metal layers made of different materials formed by electroforming,
The bottom surfaces of the die pad and the external electrode are exposed from the resin at the same position as the bottom surface of the resin, respectively.
The semiconductor device, wherein the semiconductor element is bonded to the upper surface of the die pad with a die bonding material in a state where the bottom surface is exposed from the opening .
前記ダイボンディング材はAgペースト、または絶縁ペーストであることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The die-bonding material is a semiconductor device which is a Ag paste or an insulating paste.
前記開口部の形状は、略十字型であることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
The semiconductor device according to claim 1, wherein the opening has a substantially cross shape.
開口部を有し、前記半導体素子を搭載するダイパッドと、
前記開口部を塞ぐように前記ダイパッドに貼付され、前記ダイパッドに半導体素子を貼着する接着フィルムと、
前記半導体素子にワイヤにより電気的に接続されている外部電極と、
前記半導体素子、前記ワイヤ、前記ダイパッドおよび前記外部電極を覆う樹脂とを備え、
前記ダイパッドおよび前記外部電極は、それぞれ、電鋳によって形成された異なる材料からなる複数の金属層で形成され、
前記ダイパッドと前記外部電極の底面は、それぞれ、前記樹脂の底面と同一面の位置で前記樹脂から露出され、
前記接着フィルムが前記開口部において露出されていることを特徴とする半導体装置。 A semiconductor element;
A die pad having an opening and mounting the semiconductor element;
An adhesive film that is affixed to the die pad so as to close the opening, and that adheres a semiconductor element to the die pad;
An external electrode electrically connected to the semiconductor element by a wire ;
A resin covering the semiconductor element, the wire, the die pad and the external electrode ;
The die pad and the external electrode are each formed of a plurality of metal layers made of different materials formed by electroforming,
The bottom surfaces of the die pad and the external electrode are exposed from the resin at the same position as the bottom surface of the resin, respectively.
The semiconductor device, wherein the adhesive film is exposed in the opening.
前記開口部を塞ぐように、前記各ダイパッドにそれぞれ半導体素子を接着材により接着し、前記各半導体素子を、それぞれ、対応する複数の前記外部電極に電気的に接続する半導体素子実装工程と、
前記複数組の金属パターンにおける前記各ダイパッドおよび前記各外部電極並びに前記各ダイパッドに接着された前記各半導体素子を樹脂封止する樹脂封止工程と、
前記可撓性シートを剥離して、前記各ダイパッドおよび前記各外部電極の底面に同一面の底面を有し、前記各開口部から前記各半導体素子の底面または前記接着剤が露出された樹脂を有する樹脂封止体を得る剥離工程と、
前記樹脂封止体を切断して、個々の半導体装置に分割する分割工程とを備えることを特徴とする半導体装置の製造方法。 A set of metals each comprising a die pad having an opening and an external electrode disposed outside the die pad by laminating a plurality of metal layers made of different materials on the flexible sheet by electroforming. A metal layer forming step of forming a plurality of sets of patterns adjacent to each other; and
So as to close the opening, said bonded with the semiconductor element to each die pad adhesive, the semiconductor elements, respectively, and the semiconductor element mounting step of electrically connecting to a corresponding plurality of said external electrodes,
A resin sealing step of resin-sealing each semiconductor element bonded to each die pad and each external electrode and each die pad in the plurality of sets of metal patterns ;
The flexible sheet is peeled off, and the bottom surface of each die pad and each external electrode has the same bottom surface, and the bottom surface of each semiconductor element or the adhesive is exposed from each opening. A peeling step of obtaining a resin sealing body having ,
A method of manufacturing a semiconductor device, comprising: a step of cutting the resin sealing body to divide into individual semiconductor devices.
前記分割工程は、前記各金属パターンにおける前記各外部電極の外周側の側面が前記樹脂封止体の前記樹脂により覆われるように切断する工程であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
The method of manufacturing a semiconductor device, wherein the dividing step is a step of cutting the outer peripheral side surface of each external electrode in each metal pattern so as to be covered with the resin of the resin sealing body .
前記金属層形成工程は、前記可撓性シートの一面に前記ダイパッドおよび前記外部電極が形成される部分が除去され、前記ダイパッドの開口部を含む他の領域にレジストが残されたレジストパターンを形成する工程と、前記レジストパターンが除去された部分の前記可撓性シートに電鋳により前記複数の金属層を形成する工程を含むことを特徴とする半導体装置の製造方法。The metal layer forming step forms a resist pattern in which a portion where the die pad and the external electrode are formed is removed on one surface of the flexible sheet, and a resist is left in another region including the opening of the die pad. And a step of forming the plurality of metal layers by electroforming on the flexible sheet in a portion where the resist pattern has been removed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006179591A JP4549318B2 (en) | 2006-06-29 | 2006-06-29 | Semiconductor device and manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006179591A JP4549318B2 (en) | 2006-06-29 | 2006-06-29 | Semiconductor device and manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008010632A JP2008010632A (en) | 2008-01-17 |
JP4549318B2 true JP4549318B2 (en) | 2010-09-22 |
Family
ID=39068580
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006179591A Active JP4549318B2 (en) | 2006-06-29 | 2006-06-29 | Semiconductor device and manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4549318B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2023058487A1 (en) * | 2021-10-04 | 2023-04-13 | ローム株式会社 | Electronic device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016181A (en) * | 2000-04-25 | 2002-01-18 | Torex Semiconductor Ltd | Semiconductor device, manufacturing method thereof, and electrodeposition frame |
JP2004063890A (en) * | 2002-07-30 | 2004-02-26 | Fujitsu Ltd | Method for manufacturing semiconductor device |
JP2004228167A (en) * | 2003-01-20 | 2004-08-12 | Sanyo Electric Co Ltd | Lead frame and semiconductor device using it |
-
2006
- 2006-06-29 JP JP2006179591A patent/JP4549318B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016181A (en) * | 2000-04-25 | 2002-01-18 | Torex Semiconductor Ltd | Semiconductor device, manufacturing method thereof, and electrodeposition frame |
JP2004063890A (en) * | 2002-07-30 | 2004-02-26 | Fujitsu Ltd | Method for manufacturing semiconductor device |
JP2004228167A (en) * | 2003-01-20 | 2004-08-12 | Sanyo Electric Co Ltd | Lead frame and semiconductor device using it |
Also Published As
Publication number | Publication date |
---|---|
JP2008010632A (en) | 2008-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4032063B2 (en) | Manufacturing method of semiconductor device | |
JP2894254B2 (en) | Semiconductor package manufacturing method | |
JP2967697B2 (en) | Lead frame manufacturing method and semiconductor device manufacturing method | |
JP2006128455A (en) | Semiconductor device and manufacturing method therefor | |
JP6838104B2 (en) | Substrates for semiconductor devices and semiconductor devices | |
US6716675B2 (en) | Semiconductor device, method of manufacturing semiconductor device, lead frame, method of manufacturing lead frame, and method of manufacturing semiconductor device with lead frame | |
JP3869849B2 (en) | Manufacturing method of semiconductor device | |
JP4970388B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2007048978A (en) | Semiconductor device and method for manufacturing same | |
JP2005244033A (en) | Electrode package and semiconductor device | |
JP2006278914A (en) | Semiconductor device, manufacturing method therefor, and plastic molding body | |
JP2005286057A (en) | Circuit device and its manufacturing method | |
JP2006165411A (en) | Semiconductor device and manufacturing method thereof | |
JP2006351950A (en) | Semiconductor device and method for manufacturing the same | |
JP2007048911A (en) | Semiconductor device, manufacturing method thereof and sheet for use in its manufacturing method | |
JP4288277B2 (en) | Semiconductor device | |
JP4549318B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2022168143A (en) | Semiconductor device substrate and semiconductor device | |
JP6524526B2 (en) | Semiconductor element mounting substrate and semiconductor device, and methods of manufacturing the same | |
JP2006303028A (en) | Semiconductor device and its fabrication process | |
JP2006351835A (en) | Semiconductor device and its manufacturing method | |
JP2009231347A (en) | Semiconductor device and method of manufacturing the same | |
JP2006032554A (en) | Method of manufacturing electronic component | |
JP7145414B2 (en) | Lead frame and its manufacturing method, and semiconductor device and its manufacturing method | |
JP3196758B2 (en) | Lead frame, method of manufacturing lead frame, semiconductor device, and method of manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080220 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091215 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100513 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100622 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100706 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4549318 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140716 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |