JP4548310B2 - 電子部品実装方法 - Google Patents
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Description
本発明の実施の形態1について図面を参照して説明する。図1は本発明の実施の形態1における電子部品実装装置の側面図、図2(a)は本発明の実施の形態1における電子部品実装装置の基板の平面図、図2(b)は本発明の実施の形態1における電子部品実装装置の基板及び基板に実装された電子部品を示す部分拡大平面図、図2(c)は本発明の実施の形態1における電子部品実装装置の基板及び基板に実装された電子部品を示す部分拡大側面図、図3(a)は本発明の実施の形態1における電子部品実装装置の基板の正面図、図3(b)は本発明の実施の形態1における電子部品実装装置の基板及び基板に実装された電子部品を示す部分拡大平面図、図3(c)は本発明の実施の形態1における電子部品実装装置の基板及び基板に実装された電子部品を示す部分拡大側面図、図4は本発明の実施の形態1における電子部品実装装置の基板に実装される電子部品のチップ厚さを示す説明図、図5(a)、(b)は本発明の実施の形態1における電子部品実装装置に表示される画面を示す説明図、図6(a)、(b)は本発明の実施の形態1における電子部品実装装置に表示される画面を示す説明図、図7(a)、(b)は本発明の実施の形態1における電子部品実装装置に表示される画面を示す説明図、図8(a)、(b)は本発明の実施の形態1における電子部品実装装置に表示される画面を示す説明図、図9は本発明の実施の形態1における電子部品実装装置の動作を示すフローチャートである。
分されて4つの領域に分割されている。分割された各領域には、第1の実装位置8a及び第2の実装位置8bが4つの領域にそれぞれ同パターンで区画されている。第1の実装位置8a及び第2の実装位置8bには、それぞれ複数の電極8cが形成されている。本実施の形態1においては、図2(b)に示すように、第1の実装位置8aには4個の電極8cが形成され、第2の実装位置8bには8個の電極8cが形成されている。
れている。制御部30は、本体部2との間で制御指令が送受信されるようになっており、本体部2の動作を制御するとともに本体部2における動作状況がフィードバックされるようになっている。
品10の実装が行われる。制御部30は、3次元座標データに基づいて移載ヘッド11の動作を制御して電子部品10を移載する制御手段となっている。
ブロック・シーケンスのブロック座標を組み合わせることにより、基板8における電子部品10の全ての実装位置にスタック実装することができる。
次に、本発明の実施の形態2について、図10を参照して説明する。図10は本発明の実施の形態2における電子部品実装装置の動作を示すフローチャートである。
10 電子部品
11 移載ヘッド
30 制御部
31 記憶部
31a 座標データ記憶部
31b 電子部品データ記憶部
32 表示部
33 操作・入力部
34 演算部
8a、8b 実装位置
Claims (2)
- 基板におけるそれぞれの位置がパターン座標により表される任意の数のパターン・シーケンスに分割され、各パターン・シーケンスにおけるそれぞれの位置がブロック座標により表される任意の数のブロック・シーケンスが形成された基板に電子部品をスタック実装する電子部品実装方法であって、
電子部品がスタック実装されるブロック・シーケンスを選択して特定する工程と、
電子部品のスタック段数を設定する工程と、
設定された電子部品のスタック段数と電子部品の厚さデータに基づいて各段のスタック実装基準高さを算出する工程と、
各パターン・シーケンスおよび各ブロック・シーケンスについてそれぞれ電子部品を実装する順序を設定する工程と、
設定された電子部品を実装する順序に基づいて、パターン・シーケンス毎に電子部品をスタック実装し、一つのパターン・シーケンス内の全てのブロック・シーケンスについてスタック実装を完了させた後に他のパターン・シーケンスにおけるスタック実装を行う工程を含むことを特徴とする電子部品実装方法。 - 前記スタック実装基準高さを算出する工程に替えて、スタック実装基準高さをZ座標値で入力する入力工程を含むことを特徴とする請求項1記載の電子部品実装方法。
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