JP4545932B2 - 単一チップcmos送信器/受信器およびvco−ミキサ構造 - Google Patents
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Description
(発明の属する技術分野)
本発明は通信システムに関し、特にCMOS無線周波数(RF)通信システムに関する。また本発明は、電圧制御発振回路(VCO)およびミキサ、より詳細には多相VCOおよびミキサに関する。
【0002】
(背景技術)
近年、無線周波数(RF)通信システムにはPCS通信システムやIMTシステムといった多様なアプリケーションがある。そして、このようなシステムにおけるCMOSチップ集積化はコストやサイズ、電力消費の低減が追求されてきた。
【0003】
一般に、RF通信システムはRFフロントエンド・ブロックおよびベースバンド・デジタル信号処理(DSP)ブロックから構成される。近年、ベースバンドDSPブロックについては低コスト、低電力のCMOS技術が実現されている。しかしながら、RFフロントエンドブロックにはCMOS技術を利用できない。この理由は、CMOS技術の速度面およびノイズ特性の限界のため、一般のRF通信システムの速度面およびノイズの仕様に満たないからである。
【0004】
たとえば、PCSハンドフォンシステム(PCS hand-phone systems)は2.0GHzを超える周波数で動作するが、現在のCMOS技術では速度およびノイズの面でおよそ1.0GHzまでしか信頼性ある動作ができない。したがって、RFフロントエンドブロックはバイポーラやbi−CMOS技術を利用して実現されている。バイポーラやbi−CMOS技術は、CMOS技術よりも速度やノイズ特性が優れているが、高価で消費電力が大きい。
【0005】
近年、RFアーキテクチャとして「ダイレクト変換」、「ダブル変換」と呼ばれる2つの異なるタイプがCMOS・RF通信システムに用いられている。これらのアーキテクチャは、両者ともCMOSの実現に関しては利点と欠点を有している。
【0006】
図1に、本発明の関連技術であるダイレクト変換のCMOS・RF通信システム100を示す。このダイレクト変換CMOS・RF通信システム100は、アンテナ105、RFフィルタ110、低ノイズ増幅器(LNA)120、第1ミキサ140、第2ミキサ145、位相ロックループ(PLL)130、第1ローパスフィルタ(LPF)150、第2LPF155、第1アナログ/デジタル(A/D)変換器160、第2A/D変換器165、第3ミキサ160およびパワー増幅器170を有する。
【0007】
アンテナ105はRF信号を受信し、選択されたRF信号がその後RFフィルタ110においてフィルタされる。そのフィルタされたRF信号はLNA120におけるゲインをもって増幅され、LNA120を通過したRF信号は第1および第2ミキサ140、145における直交乗算によって直接ベースバンド信号に復調される。PLL130は、電圧制御オシレータ(VCO)を用いて、2つのタイプのクロック信号I信号およびQ信号を好ましくは生成する。I信号とQ信号は、位相角を除いて同じものである。I信号は、好ましくはQ信号から90゜ずれた位相を有する。つまりQ信号は、直角の位相のずれがあるI信号に位相シフトされている。2つの信号I、Qのセットは、ノイズや干渉の影響に関わらず、受信した情報を特定し維持させ、RFシステムの性能を向上させるために好ましくは用いられる。異なった位相を有する2つのタイプの信号を送信することで、情報の損失あるいは変化の確率が低減される。図1における復調周波数f0は、変調周波数f0に等しい。
【0008】
復調されたベースバンド信号は、第1および第2LPF150、155を通過し、最終的に第1および第2A/D変換器160、165でのA/D変換に必要な各信号となるように、周波数f0によって元の周波数から低周波数に低減される。その後、デジタル信号はベースバンド離散時間信号処理(DSP)ブロック(図示せず)に転送される。チャンネル選択は位相ロックループ(PLL)130における周波数f0を変化させることによって行われる。
【0009】
CMOS技術の信頼性がおよそ1GHzに制限される理由として考えられる一因は、PLL130のミキサおよびVCOの構造による。図2に、背景技術となるVCO−ミキサの回路図を示す。ここで、VCO10は4つの差分遅延セル12、14、16、18を有しており、リングオシレータと同様の構造を有する。4つの差分遅延セル12、14、16、18は直列に接続され、それぞれ周波数f0を有するクロック信号LO+および反転されたクロック信号LO−を生成する。周波数制御信号を生成するVCO10用の制御回路は、位相周波数検出器4、チャージポンプ6、および周波数制御信号を各遅延セル12、14、16、18に出力するループフィルタ8を有する。位相周波数検出器4は、基準クロック分配回路2およびVCOクロック分配回路3からの基準クロック信号frefおよびVCOクロック信号fVCOをそれぞれ受信する。クロック信号LO+およびLO−の周波数f0は、M/K(fref)=f0で表される。
【0010】
このため、周波数f0は基準クロック信号frefおよび分配回路2、3に基づく。
【0011】
ミキサ20(例えばギルバート乗算器)は、無線周波数(RF)信号RF+およびRF−といった入力信号を、クロック信号LO+およびLO−とともに乗算する。ミキサ20は電源電圧VDDに接続された2つのロードレジスタR1、R2と、8つのNMOSトランジスタ21〜28と、電流源IS1を有する。NMOSトランジスタ21、22のゲートは、クロック信号LO+を受信するよう接続され、NMOSトランジスタ23、24のゲートは、反転されたクロック信号LO−を受信するように接続される。NMOSトランジスタ25、26のゲートは、コモンバイアス電圧VBiasが印加される。NMOSトランジスタ27、28のゲートは、RF信号RF+、RF−をそれぞれ受信する。よって、クロック信号LO+、LO−は、トランジスタ25と27またはトランジスタ26と28に、「ON」状態が転送されたときのみ、RF信号RF+、RF−と乗算される。ミキサ20の出力信号OUT+、OUT−は、クロック信号LO+、LO−の周波数f0によって、元の周波数よりも低い周波数を有する。
【0012】
周波数レンジが広いことや位相ノイズが低いことは様々なアプリケーションに望まれる一方で、VCO−ミキサ構造10、20は位相ノイズおよび周波数レンジの信頼性に関しておよそ1GHzの周波数までサポートできるに過ぎない。VCO−ミキサ構造10、20の性能は、VCOからのクロック信号LO+、LO−の周波数の増大にともなって位相ノイズおよび周波数レンジが悪くなり、許容できなくなる。したがって、クロック信号LO+、LO−の周波数f0がおよそ1GHzを超えるような場合では、VCO10およびミキサ20を容易に利用することができない。
【0013】
上述の通り、関連技術であるダイレクト変換RFシステム100は、その単純さのためCMOS・RF集積化に対しては有利となる。関連技術のダイレクト変換RFシステムにおいては、単一のPLLのみが必要とされ、高性能フィルタは要求されない。しかしながら、関連技術のダイレクト変換アーキテクチャでは単一チップ化が困難あるいは不可能になるという欠点がある。
【0014】
図3Aに示す通り、VCOのようなローカルオシレータ(LO)からのクロック信号cosωLOtは、ミキサ入力に漏れるか、またはローカルオシレータ(LO)がRFキャリアと同一の周波数であるため放射が起こるようなところでは、アンテナへと漏れる。意図したものでない転送クロック信号Δ(t)cosωLOt信号が対象の近傍で反射され、ミキサによって「再受信」され得る。ローパスフィルタは、クロック信号の漏れのため信号M(t)+Δ(t)を出力することとなる。図3Bに示す通り、ローカルオシレータとのセルフミキシング(self-mixing)は、時間変動やミキサの出力におけるDCオフセットの「ふらつき」といった問題を引き起こす。
【0015】
図3Bは時間変動およびDCオフセットを示す。「A」はミキサの前の信号、「B」はミキサの後の信号を表す。回路固有のオフセットとともに時間変動するDCオフセットは、受信部のダイナミックレンジを相当減少させる。加えて、ダイレクト変換RFシステムはチャンネル選択のための高周波、低位相ノイズのPLLを必要とする。これは少なくとも上述した理由のために、集積化されたCMOS電圧制御オシレータ(VCO)に実現することは困難である。
【0016】
図4は、すべてのポテンシャルチャンネルおよび位相トランジスタを考慮したダブル変換アーキテクチャである関連技術に係るRF通信システム300のブロック図を示す。RF通信システム300は、アンテナ305、RFフィルタ310、LNA320、第1ミキサ340、第2ミキサ345、第1LPF350、第2LPF355、第2ステージミキサ370〜373、第1加算器374および第2加算器375を有する。さらにRF通信システム300は、第3LPF380、第4LPF385、第1A/D変換器390、第2A/D変換器395、第1および第2PLL330、335、第3ミキサ360、パワー増幅器370を有する。
【0017】
ミキサ340、345、370〜373はすべて復調用で、一方第3ミキサ360は変調用である。第1および第2ミキサ340、345は、選択されたRF周波数のためのもので、第2ステージミキサ370〜373は中間周波数(IF)に対応して選択される。第1PLL330は高周波またはRF周波数のクロック信号を生成し、第2PLL335は低周波または中間周波数(IF)のクロック信号を生成する。
【0018】
送信データは、RF周波数によって元の送信データ周波数から低周波となるように、PLL330からRF周波数のクロック信号によって乗算される。第3ミキサ360の出力信号は、パワー増幅器370のゲインによって増幅され、その後送信用のアンテナ305を介して発信される。
【0019】
受信データについては、アンテナ305がRF信号を受信し、RFフィルタ310がRF信号をフィルタする。フィルタされたRF信号はLNA320によって増幅され、単一周波数ローカルオシレータ、一般にはVCOとともに直交ミキサ340、345によってIF信号に変換される。PLL330は、RF信号のI信号およびQ信号用のクロック信号を生成する。第1ミキサ340は、RF信号をRF周波数のI信号のためのクロック信号と乗算し、第2ミキサ345はRF信号をRF周波数のQ信号と乗算する。LPF350、355は、変換によってIF信号に変換されないあらゆる周波数成分を除去するために、IFステージ(つまり第1ステージ)で使用される。IF信号はすべてのチャンネルに対し第2ステージミキサ370〜373を通過させるよう可能にする。そしてIFステージのすべてのチャンネルは、チャンネル選択用にチューン可能なPLL355によって直接ベースバンド周波数信号へ周波数変換される。
【0020】
復調されたベースバンド信号Cは、ローパスフィルタ(LPF)380、385を通過し、A/D変換器390、395によってデジタルデータに変換される。その後デジタルデータはベースバンド離散時間信号処理(DSP)ブロック(図示せず)へと転送される。
【0021】
上述の通り、関連技術のダブル変換RFシステム300は多くのメリットを有する。関連技術のダブル変換RFシステム300は、高周波数すなわちRF、第1PLL330でなく、低周波数すなわちIF、第2PLL335を使用したチャンネルチューニングを実行する。このため高周波数RF・PLL330は、より効率的な最適化が可能な固定周波数PLLとできる。さらにチャンネルチューニングは、低周波数で動作するIF・PLL335で実行されるため、チャンネル選択に対する位相ノイズの影響を低減することができる。
【0022】
しかしながら、関連技術のダブル変換RFシステム300は多くの欠点も有する。関連技術のダブル変換RFシステム300は2つのPLLを使用しており、単一のチップに集積化することが難しい。さらに、第1PLLの周波数が高いままであるため、CMOS技術、特にCMOS・VCOで実現することができない。VCOおよびミキサの構造は、CMOS技術の信頼性に対しておよそ1GHzの制限を課すことになる。加えて、第2PLLが所望のキャリアのIFの周波数と同じであるため、セルフミキシングの問題は依然として生じる。図5AはRF通信システム300におけるクロック信号の漏れを示す。図5Bは、図4のRF通信システムにおける漏れクロック信号Δ(t)cosωLO2(t)(たとえばセルフミキシング)に起因する時間変動およびDCオフセットの「ふらつき」を示す。
【0023】
図5Aにおいて、第1ミキサはRF信号を、周波数ωLO1のRFに対応するクロック信号cosωLO1tと乗算し、周波数ωLO1によって低減された周波数のM(t)cosωLO2tとともにRF信号を出力する。第2ミキサは、第1ミキサからのRF信号を、周波数ωLO2のIFに対応するクロック信号cosωLO2と乗算する。しかしながら、第2ミキサの出力信号の周波数はLPFの前で所望のRFキャリアの周波数と同じとなる。このため第2ミキサの出力信号は基板に漏れるか、または第2ミキサに再び漏れる可能性がある。時間変動するDCオフセットは、固有の回路オフセットとともに、受信部のダイナミックレンジを相当低減する。
【0024】
追加のまたは代替の技術的事項の詳細、特徴および/または背景技術の適切な教示に関しては、上記技術の内容を本明細書において必要に応じて援用する。
【0025】
(発明の概要)
本発明の目的は、関連する技術の問題点や欠点を少なくとも実質的に解決することにある。
【0026】
また本発明の他の目的は、RF通信システムの単一チップ集積化を可能とするCMOS・RFフロントエンドおよびその使用方法を提供することにある。
【0027】
さらにまた本発明の他の目的は、コストおよび電力要求の低減をできるRF通信システムおよび方法を提供することにある。
【0028】
さらにまた本発明の他の目的は、高速、低ノイズの信頼性あるCMOS・RF通信システムおよびその使用方法を提供することにある。
【0029】
さらにまた本発明の他の目的は、RF通信システムのRFフロントエンドの周波数レンジを向上させることにある。
【0030】
さらにまた本発明の他の目的は、単一の基板にVCO−ミキサを形成することにある。
【0031】
さらにまた本発明の他の目的は、VCO−ミキサ構造の周波数レンジを向上させることにある。
【0032】
さらにその上に、本発明の他の目的は、VCO−ミキサ構造のノイズを低減させることにある。
【0033】
本発明の他の目的は、VCO−ミキサ構造の性能を向上させることにある。
【0034】
本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、具現化され広範に記載された本発明の構造は、キャリア周波数の選択された信号を有する信号を含め、信号を受信する受信ユニット、キャリア信号とは異なる周波数のクロック信号およびキャリア周波数の基準信号を生成するPLL、およびキャリア周波数によって低減された周波数の選択された信号を出力するように、多相クロック信号と受信された信号を乗算する復調ミキシングユニットを有する。
【0035】
さらに本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、単一チップRF通信システムは、RF信号を受信し送信するトランシーバ、キャリア周波数の2×f/N倍(ここでNは正の正数であり、f0はキャリア周波数である)よりも小さい周波数の2N相クロック信号を生成するPLL、キャリア周波数によって低減された周波数のRF信号を出力するようにPLLからの2N相クロック信号とトランシーバからのRF信号を合成するとともに複数の2つの入力ミキサを有する復調ミキシングユニット、および復調ミキシングユニットからのRF信号をデジタル信号に変換するA/D変換器とを有する。
【0036】
さらにまた本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、RF通信システムを動作させる方法は、キャリア周波数の選択された信号を有する信号を受信する工程、キャリア周波数とは異なる周波数の多相クロック信号およびキャリア周波数の基準信号を生成する工程、およびキャリア周波数によって低減された周波数の選択された信号を出力するように多相クロック信号と受信された選択された信号を合成する工程を有する。
【0037】
また本発明の目的に従い、少なくとも上記解決課題および効果の全部または一部を達成するために、本発明の構造は、異なった位相であり、それぞれが基準周波数よりも小さい複数の第1周波数の第1クロック信号を生成するクロック生成器、クロック生成器に接続され、基準周波数とほぼ同じ第2周波数の複数の第2クロック信号を生成し、出力信号を供給するよう入力信号と複数の第2クロック信号を合成する。
【0038】
本発明の他の効果や目的、特徴は、以下の詳細な説明に一部開示されており、また一部は当該技術分野において通常の知識を有する当業者が以下を精査することにより明らかになるだろうし、あるいは本発明の実施によって知得され得る。本発明の目的および効果は、添付される特許請求の範囲において具体的に特定されているように理解され認識される。
【0039】
(好ましい実施例の詳細な説明)
CMOS技術を用いて形成される単一チップ無線周波数(RF)通信システムには多くの条件がある。CMOS電圧制御オシレータ(VCO)はノイズ特性が不十分である。したがって、CMOS位相ロックループ(PLL)の集積が必要とされる。しかしながら、PLLの数は小さくすべきであり、そしてPLLの中心周波数は、CMOS・VCOを用いた位相ノイズの影響を制御するように、送信RF周波数と十分に異なることが好ましい(例えば、十分に低くすることが好ましい)。高性能フィルタは、これに付随する不都合な領域や電力仕様を考慮すると、省くことが好ましい。また、CMOS・RFシステムに組み込む構成部品の点数は、性能を低下させることなく小さくするか減らすべきである。
【0040】
本発明の好ましい第1の実施例は、図6に示す「多相、低周波数」(MPLF)変換RF通信システム500であり、好ましくは単一のCMOSチップ上に形成さできる。第1の実施例は、およそ1GHzを十分に超える周波数で動作することができる。多相低周波数周期信号を乗算することで高周波数の単相周期信号が得られることから、「多相低周波数変換」という語が用いられる。MPLF変換RF通信システム500の第1実施例は、フロントエンドMPLF・RFブロック502および好ましくはベースバンドであるデジタル信号処理(DSP)ブロック504を有する。上述した通り、関連技術のDSPブロックはCMOS技術で形成される。したがって、デジタル信号処理器550を有するDSPブロック502の詳細な説明は省略する。
【0041】
MPLF変換RFブロック502は、アンテナ505、RFフィルタ510(たとえばバンドパスフィルタ)、低ノイズ増幅器(LNA)520、第1および第2ミキサ530、560をそれぞれ有する。さらにMPFL変換RFブロック502は、位相ロックループ(PLL)540、ローパスフィルタ(LPF)580、アナログ/デジタル(A/D)変換器590、および第2ミキサ560とアンテナ505の間に接続されるパワー増幅器570を有する。PLL540は、変調および復調クロックを生成する、すなわちその周波数が基準クロック(REF f0)によって決定されるローカルオシレータである。
【0042】
図7は好適なPLL540の一実施例にかかるブロック図を示す。PLL540は、それぞれ基準およびメイン分配器610、620、位相比較器630、ループフィルタ640および電圧制御オシレータ(VCO)650を有する。VCO650は、位相比較器630によって基準クロック信号と比較されるLO周波数f0を出力する。位相比較器630の出力は、VCO650の制御信号(たとえば周波数)としてループフィルタ640を通過する。LOの周波数は、好ましくは通信システムに応じて適宜変化される。たとえば、パーソナル通信システム(PCS)用のLO周波数は約1.8GHzであり、IMT2000システム用のLO周波数は約2.0GHzである。
【0043】
図6に示すMPLF変換RF通信システム500の第1の実施例において、DSPブロック504からの送信データはMPLF・RFブロック502によって受信される。送信データは、好ましくはLO周波数の変調第2ミキサ560によって変調される。変調されたデータはパワー増幅器570によって増幅され、アンテナ505によって出力される。
【0044】
低ノイズ増幅器(LNA)520はアンテナ505からの入力信号を受信し、RF信号を出力するように信号レベルを増幅する。RF・BPF520は、好ましくはアンテナ505とLNA520との間に接続される。RF信号は、好ましくは変調周波数と同じ周波数で復調第1ミキサ530によって復調される。復調ミキサ530の出力は、LPF580を通過することによって受信データとなる。受信データは、好ましくはA/D変換器590によってデジタル信号に変換され、DSP550に出力される。
【0045】
送信RF周波数よりも十分に低い中心周波数の単一PLLを用いるために、MPLF変換RF通信システム500の第1の実施例は、多相低周波周期信号とともに乗算することによって得られる単相高周波周期信号(つまりRF周波数)を用いる。特に、RFシステムにおいては高周波「サイン」および「コサイン」信号が必要とされるが、本発明はそのように限定されるものでない。周波数ωRFのサインおよびコサイン信号は、数1および2に示されるように、周波数ωRF/NのN相サイン信号の乗算によって得られる。
【0046】
【数1】
【0047】
【数2】
【0048】
残るN/2サイン信号は第1のN/2サイン信号の反転された形とできるため、乗算因数は「N」ではなく「N/2」となる。反転された信号は、好ましくは差分入力ミキサのための差分信号を生成するために用いられる。
【0049】
図8は、MPLF変換RF通信システムの第1の実施例に用いることのできる本発明にかかるRFブロックの好ましい第2の実施例の受信部700を示す。受信部700は、アンテナ715、RFフィルタ720、LNA725および復調ミキサ730を有する。RFブロックの受信部700は、さらに、PLL740、ローパスフィルタ780およびアナログ/デジタル変換器790を有する。PLL740は、復調クロック、つまり基準クロック(図示せず)によって決定される周波数(2×f0/N)に等しいローカルオシレータを生成する。アンテナ715、RFフィルタ720、LNA725、LPF780およびアナログ/デジタル変換器790は、第1の実施例と同様に動作するので、詳細な説明は省略する。
【0050】
RFブロックの受信部700は1つのPLL740を用いる。PLL740は周波数2×f0/Nを用い、そして全体で2N相のクロック信号において生成する。PLL740は、好ましくは数3〜4に示すように決定されるN相±LOcos(k,t)およびN相±LOsin(k,t)信号を生成する。
【0051】
【数3】
【0052】
【数4】
【0053】
図8に示すように、RFブロックの受信部700は上位および下位ミキサアレイ732、734に分けられた復調ミキサ730を有する。上位および下位ミキサアレイ732、734はそれぞれ複数の従来型の2入力ミキサ735を有する。上位ミキサアレイ732は、単相で周波数ωRFのコサイン信号とRF信号を乗算することに相当する、N相(N/2:非反転、N/2:反転)で周波数(2ωRF)/Nのサイン信号とRF信号との乗算を行う。従来型の2入力ミキサは差分入力を必要とすることから、非反転および反転のサイン信号の両方が単一のミキサへの入力のために必要とされる。下位ミキサアレイ734は、単相で周波数ωRFのサイン信号とRF信号を乗算することに相当する、N相(N/2:非反転、N/2:反転)で周波数(2ωRF)/Nのサイン信号とRF信号との乗算を行う。したがって、RFブロックの受信部700は、図1に示したダイレクト変換アーキテクチャと同等に機能する。しかしながら、本発明にかかる受信部700は復調において、単相、周波数ωRFのサイン信号とは対照的に、N相、周波数ωRF/Nのサイン信号を用いる。
【0054】
上述の通り、PLL740は2N相クロック信号を生成する。N相クロック信号はN相サイン信号およびN相コサイン信号である。両方のN相信号はN/2非反転信号とN/2反転信号を有する。N相サイン信号は、RF信号とともに上位ミキサアレイ732に入力され、そしてN相サイン信号はRF信号とともに下位ミキサアレイ734に入力される。上位および下位ミキサアレイ732および734は、複数のミキサ735およびM個のステージをそれぞれ有する。M個のステージは、第1ステージ(たとえば735)、第2ステージ(たとえば735’)、...、第M−1ステージ、および第Mステージ(たとえば735”)を有する。それぞれのミキサアレイのそれぞれのステージは、2入力を有するミキサを少なくとも1つ有する。第1ステージで第K1番目のミキサが最大の数のステージである。最後のステージである第Mステージは、ステージ全体の中で最も数の少ない(KM)個のミキサを有する。ステージの中のミキサ数の相対的順位は、不等式K1>K2>K3>K4.......KM−1>KMで表すことができる。
【0055】
それぞれのミキサ735は2つの入力部を有する。ミキサ735の各入力部は2つの異なる信号を入力するために、各入力は反転信号とこの反転信号の非反転の信号を有する。上述の通り、LNA725からのRF信号およびPLL746からのN信号は、第1ステージでミキサの入力信号として用いられる。第1ステージでミキサ735の出力信号は、第2ステージのミキサ735’の入力信号として用いられる。同様にして、第(M−1)ステージのミキサの出力信号は、上位ミキサアレイ732および下位ミキサアレイ734の第Mステージの単一のミキサであるミキサ735”の2つの入力信号として用いられる。
【0056】
図9は、従来型の2入力ミキサを用いたMPLF変換RF通信システムの受信部700が6相の例を示す。PLL840は、ミキサ830に転送する12相のサイン信号を生成する。2つの近接する信号の位相差は、π/6(つまり2π/12)である。位相(0,2,4,6,8,10)は、上位ミキサ832への入力として用いられ、好ましくはRF入力と共に乗算される。このことはcos(ωRFt)およびRF信号を乗算することに相当する。位相(1,3,5,7,9,11)は、下位ミキサ834への入力され、好ましくはRF入力と共に乗算される。このことはsin(ωRFt)とRF信号を乗算することに相当する。したがって、クロック信号の周波数は、クロック信号がRF信号と乗算されたときf0となる。
【0057】
PLL840は電圧制御ソース(VCO)といったクロック生成器を有し、そして復調の上でRF信号と乗算するための12相クロック信号を生成する。生成されたクロック信号は、RF信号と乗算される周波数f0よりも低い周波数(2×f0/P)(P=位相数)を有する。PLL840が多相クロック信号の位相0(phase 0)、.....位相12(phase 12)を生成するため、PLL840からのクロック信号は、より低い周波数(2×f0/P)とすることができる。フィルタされたRF信号は、LNA725においてゲインをもって増幅され、多相クロック信号と乗算され、その結果復調のためのミキサアレイ830において12のサイン信号となる。クロック信号と乗算されたRF信号は、クロック信号の最終周波数f0によって元の周波数より低い周波数を有する。
【0058】
PLL840からのクロック信号の初期周波数(2×f0/P)は、ミキサ(たとえばミキサアレイ)830においてRF信号との乗算のための周波数f0に変更される。そこで、上位ミキサアレイ832および下位ミキサアレイ834は、周波数(2×f0/P)を有するクロック信号を結合し、周波数f0を有するクロック信号をRF信号と乗算する。続いて、周波数f0によって低減された周波数を有するRF信号は、LPF780およびA/D変換器790を通り、DSP部(図示せず)へと送られる。PLL840によって生成された12相サイン信号は、以下のようになる。
【0059】
【数5】
【0060】
図10に、本発明の第3の好ましい実施例にかかるRFブロックのMPLF変換受信部900を示す。これはMPLF変換RF通信システムの第1実施例に用いることができる。受信部900は、アンテナ915、RFフィルタ920、LNA925およびミキサ930を有する。RFブロックの受信部900はさらに、PLL940、LPF980およびA/D変換器990を有する。PLL940は、復調クロックを生成する。すなわち、基準クロック信号(図示せず)によって決定される周波数(2×fRF/N)と好ましくは等しいローカルオシレータ(LO)である。アンテナ915、RFフィルタ920、LNA925、LPF980およびA/D変換器990は第1の実施例と同様に動作するため、詳細な説明は省略する。
【0061】
RFブロックの受信部900はただ1つのPLLを用いる。PLL940は、好ましくは周波数(2×fRF/N)を用いるクロック生成器942を有する。クロック生成器942は、合計2N相信号となるN相±LOcos(k,t)およびN相±LOsin(k,t)信号を好ましくは生成する。クロック生成器942は好ましくは多相VCOであり、またミキシングセクション930も多相ミキサである。
【0062】
図10に示した通り、RFブロックの受信部900は、多相ミキサ932および934を用いる。上位多相ミキサ932は上位ミキサアレイ732の機能に置き換えられ、下位多相ミキサ934は下位ミキサアレイ734の機能に置き換えられる。
【0063】
PLL940は変調および復調のためのクロック信号を生成することができる。PLL940のクロック生成器942は、復調および変調のための周波数(2×f0/N)(N=位相数)を有するクロック信号を生成する。クロック生成器942は、CMOSデバイスの性能による周波数の限界のために、周波数2×f0/Nのクロック信号を生成する。RF通信システムのCMOS性能のために、クロック生成器942の周波数はミキシングセクション930の周波数と異なり、かつそれより低くする。
【0064】
図11に、多相入力ミキサを用いるMPLF変換RF通信システムの受信部1000を6相とした例を示す。PLL1040は、多相ミキサ1030へ送信される12相サイン信号を生成する。位相(0,2,4,6,8,10)は、上位ミキサ1032への入力として用いられ、好ましくはRF入力と共に乗算される。このことはcos(ωRFt)とRF信号を乗算することに相当する。位相(1,3,5,7,9,11)は、下位ミキサ1034への入力として用いられ、好ましくはRF入力と共に乗算される。このことはsin(ωRFt)とRF信号を乗算することに相当する。
【0065】
図12に、本発明の好ましい第4実施例にかかるRFブロックのMPLF変換送信部1100を示す。これはMPLF変換RF通信システムの第1の実施例に用いることができる。受信部1100は、アンテナ1105、ミキサ1160、PLL1140、複数のLPF1180、複数のD/A変換器1190、およびミキサ1160とアンテナ1105の間に接続されるパワー増幅器1170を有する。PLL1140はクロック生成器1142を用いるクロック信号を有する。クロック生成器1142は、好ましくは、基準クロック(fRF)によって決定される周波数のローカルオシレータ(LO)を用いる変調および復調クロック信号を生成する。
【0066】
第4の実施例におけるRFブロックの送信部1100において、デジタルデータはDSPブロック(図示せず)から受信され、D/A変換器によってアナログデータに変換され、LPF1180によってフィルタされる。ミキサ1160は、周波数fRPの変調RF信号を生成するために、好ましくはPLL1140からの多相低周波数(つまり2×f0/N)クロック信号、およびLPF1180からのベースバンド信号を受信する。ミキサ1160は、好ましくは多相アップ(multi-phase up)変換ミキサ1165を有する。また図12は、多相アップ変換ミキサ1165の一例を説明するブロック図を示している。ミキサ1165は、変調RF信号を生成するように、クロック信号LO(0,.....,N−1)、/LO(0,.....,N−1)を受信する2つの制御回路ブロック1162および1164を用いる。変調RFデータはパワー増幅器1170によって増幅され、その後アンテナ1105によって出力される。
【0067】
上述の通り、復調用のミキサは、クロック信号とRF信号を乗算することによって、クロック信号の周波数とともに受信された高周波数のRF信号を低減する。第4実施例において、ミキサ1160は好ましくは、結合されたクロック信号の周波数で送信データを送信データの低周波数が増加するように変調する。ノイズは、復調ほどには、変調において送信データに大きな影響を与えない。しかしながら、クロック信号LO(0,...,N−1)の周波数低減によって、寄生容量のようなノイズは低減され除去される。その上、およそ1GHzが限界というCMOS技術の周波数制限を克服することができる。したがって、第4実施例は第1〜第3実施例と同様の効果を有することとなる。
【0068】
図13Aは本発明の好ましい実施例にかかる好適なVCO−ミキサ構造を説明するブロック図である。VCO−ミキサ回路は、Kyeongho Lee氏の米国特許出願第09/121,863号「VCO−MIXER STRUCUTRE」に記載されており、その記載内容を本明細書において援用する。その構造は、多相電圧制御オシレータVCO1250および多相ミキサ1200を有する。多相ミキサは差動増幅回路1200Aおよび結合回路1200Bを有する。
【0069】
基準周波数fREF=f0の基準クロック信号が用いられたとき、多相VCO1250は、周波数2×f0/Nの複数のN相クロック信号LO(i=0からN−1)を生成する(ここでN=ND×2であり、NDは多相VCO1250における遅延セルの数に等しい)。言い換えれば、VCO1250は周波数f0を2×f0/Nに低減し、これによって多相VCOの位相ノイズを低減、周波数レンジの向上を行う。
【0070】
周波数2×f0/Nを有する複数のN相中間クロック信号LO(0),LO(1),....,LO(N−1)は多相ミキサ1200の結合回路1200Bへ入力される。入力信号(たとえばRF信号RF+、RF−等)は、差動増幅回路1200Aへ入力される。差動増幅回路1200Bは無線周波数信号RF+、RF−を差動増幅する。結合回路1200Bは、バイアス電圧VBiasに対応するとともに、元の周波数f0を有する出力クロック信号LOT+、LOT−を生成するように、N相中間クロック信号LO(0)〜LO(N−1)を結合する。その後ミキサ1200は、出力クロック信号LOT+、LOT−とRF信号RF+、RF−の乗算を行う。図13BにVCO−ミキサ構造1250、1200を説明する回路図を示す。多相VCO1250は、直列に接続されたND個の遅延セル12501〜1250NDを有する。この配置に基づいて、多相VCOは周波数2×f0/Nを有する複数のN相中間クロック信号LO(0)〜LO(N−1)を生成する。周波数制御信号を生成するVCOの制御回路は、位相周波数検出器1254、チャージポンプ1256およびそれぞれの遅延セル12501〜1250NDへ周波数制御信号を出力するループフィルタ1258を有する。位相周波数検出器1254は、基準クロック分配回路1252およびVCOクロック分配回路1253からの基準クロック信号frefおよびVCOクロック信号fVCOをそれぞれ受信する。クロック信号LO(φ)〜LO(N−1)の周波数2×f0/Nは、M’/K’(fref)=2f0/Nで表される。したがって、周波数f0は基準クロック信号frefおよび分配回路1252、1253に基づく。言い換えれば、fVCOは分配回路1252、1253のM’/K’を設定する2×f0/Nとできる。
【0071】
多相ミキサ1200の差動増幅回路1200Aは、2つの差動増幅器1200A1、1200A2にそれぞれ接続された2つのロードレジスタR1’、R2’を有する。第1の差動増幅器1200A1は2つのNMOSトランジスタ1210、1212を有し、第2の差動増幅器1200A2は2つのNMOSトランジスタ1214、1216を有する。NMOSトランジスタ1210、1216のドレインはロードレジスタR1’、R2’にそれぞれ接続されており、NMOSトランジスタ1210、1216のゲートはRF信号RF+を受信するように接続される。さらに、NMOSトランジスタ1212、1214のドレインはロードレジスタR2’、R1’にそれぞれ接続されており、そのゲートはRF信号RF−を受信するように接続される。NMOSトランジスタ1210、1212およびNMOSトランジスタ1214、1216のソースは、互いに接続され、かつ多相ミキサの結合回路1200Bに接続されている。
【0072】
差動増幅器1200A1、1200A2は、別々にRF信号RF+、RF−をそれぞれ増幅し、それによってより正確な出力信号OUT+、OUT−を得ることができる。さらに、この差動増幅は、RF信号RF+、RF−に付加されるかもしれないノイズを取り除く。本発明の好ましい実施例は、2つの差動増幅器1200A1、1200A2を有する。ただ本発明は、別の実施例において1つの差分増幅器のみを用いることもできる。
【0073】
結合回路1200Bは、バイアスNMOSトランジスタ1232、1234、バイアスNMOSトランジスタ1232、1234にそれぞれ接続された第1結合ユニット1200B1と第2結合ユニット1200B2、前記第1および第2結合ユニット1200B1、1200B2に接続された電流源Is1を有する。第1結合ユニット1200B1は複数のトランジスタユニット12200、12202 ....1220N−2を有し、第2結合ユニットは複数の第2のトランジスタユニット12201、12203...1220N−1を有する。
【0074】
好ましくは、それぞれの複数のトランジスタユニットは、複数の直列に接続されたトランジスタを有しており、その直列に接続されたトランジスタは複数のトランジスタユニットの直列に接続されたトランジスタと並列に接続される。好ましくは、それぞれのトランジスタユニットは2つの(2)直列に接続されたトランジスタを有する。つまり、好ましい実施例においては、各結合ユニット1200Aや1200Bに全部でN/2個のトランジスタユニットがあり、NMOSトランジスタの全個数は2×Nである。
【0075】
バイアスNMOSトランジスタ1232、1234のゲートはバイアス電圧VBiasが印加されるように接続され、第1および第2の複数のトランジスタユニットにおけるトランジスタのゲートは、周波数2×f0/Nを有する対応するN相中間クロック信号LO(i)および/LO(i)を受信するように接続される(ここで/LO(i)=LO(N/2+i)、i=0,1..,N/2−1、)。好ましい実施例では、エラーの防止のためバイアスNMOSトランジスタ1232、1234を含めているが、別の実施例ではこのトランジスタを省略してもよい。さらに、結合回路1200Bにおける2×N個のNMOSトランジスタのシーケンシャルON−OFF動作は、別の実施例においては他の同等な論理回路および構造と置換可能なNAND論理回路に相当する。
【0076】
全体に共通の図13Bの構造は、単一チップ上に、つまりCMOS技術を用いる単一の半導体基板上に、多相VCO1250および多相ミキサ1200を集積化することを可能とする。このような構造および配置は、寄生容量によるノイズを含むノイズを低減する。上述の通り、差動増幅回路1200AにおけるRF信号RF+およびRF−を用いる差動増幅は、ノイズを低減する。
【0077】
基準信号f0を周波数2×f0/NのN相中間クロック信号LO(i)に低減することでも、ノイズは低減される。複数のトランジスタが、CMOS技術用の半導体基板のような同一の基板に形成されたとき、複数のP−N接合がこの基板上に形成される。寄生容量はおもにP−N接合に存在する。トランジスタのゲートに加えられる信号の周波数が極めて高いと、低減された周波数2×f0/Nと比較して高い周波数f0ははるかに多くのノイズを生じさせる。
【0078】
さらに、差動増幅回路1200Aおよび結合回路1200Bの動作は、周波数f0の出力クロック信号LOT+、LOT−に依存する。これは、周波数2×f0/NのN相中間信号クロック信号を結合させることによって、第1および第2結合ユニット1200B1、1200B2でそれぞれ供給される。バイアス電圧VBiasが印加されると、NMOSトランジスタ1232、1234に、出力クロック信号LOT+、LOT−に基づくONおよびOFF状態が転送される。NMOSトランジスタ1210、1212、1214および1216に、ゲート電極に印加されるRF信号RF+、RF−によってON状態が転送されるが、RF信号RF+、RF−、および出力信号OUT+、OUT−を生成するための出力クロック信号LOT+、LOT−の増幅は、バイアスNMOSトランジスタ1232、1234がクロック信号LOT+、LOT−によってオンされたときに実行される。
【0079】
図14は、ND=3とN=6のときの多相VCOおよび多相ミキサの好ましい実施例を示し、図15A〜15Hは図14に示す好ましい実施例の回路の動作タイミング図を示す。多相VCO1250は、6相中間クロック信号LO(0)〜LO(5)を生成する3つの遅延セル12501〜12503を有する。遅延セル12501〜12503に対応する5つのトランジスタを有する回路の一例も図示している。説明のためだけに、仮に入力クロック信号を周波数1.5GHzとしたとき、6相中間クロック信号LO(0)〜LO(5)が周波数0.5GHzとなる場合を示す。
【0080】
6相ミキサ1280は差動増幅回路1280Aおよび結合回路1280Bを有する。差動増幅回路1280Aは、NMOSトランジスタ1260と1262を有する第1差動増幅器1280A1、およびNMOSトランジスタ1264と12660を有する第2差動増幅器1280A2を有する。これらはそれぞれロードレジスタR3およびR4に接続されている。結合回路1280Bは、共通に電流源IS2に接続された、第1および第2結合ユニット1280B1、1280B2を有する。第1および第2結合ユニット1280B1、1280B2は、バイアス電圧VBiasによってバイアスが印加されるバイアスNMOSトランジスタ1282、1284を介してそれぞれ第1および第2差動増幅器1280A1、1280A2に接続される。累積的に、第1および第2結合ユニット1280B1、1280B2は、全部で12のトランジスタと共に6つのトランジスタユニット12700〜12705を有する。
【0081】
図15A〜15Hに示す通り、6相VCO1250は、低減された周波数f0/3を有する6相中間クロック信号LO(1)〜LO(5)を生成する。6相ミキサ1250は、6相中間クロック信号LO(1)〜LO(5)およびRF信号RF+、RF−を受信する。それぞれの6相中間クロック信号LO(1)〜LO(5)および/LO(0)〜/LO(2)(ここで/LO(0)=LO(3)、/LO(1)=LO(4)および/LO(2)=LO(5))は、第1および第2結合ユニット1280B1、1280B2に対応するトランジスタに印加される。第1および第2結合ユニット1280B1、1280B2は周波数f0の出力クロック信号LOT+およびLOT−を生成するように周波数f0/3の6相中間クロック信号LO(0)、LO(1)、...LO(4)、LO(5)を結合する。
【0082】
LO(0)がハイ(high)で、かつLO(1)がロー(low)(LO(4)=high)のとき、2つの出力信号LOT+、LOT−はそれぞれローとハイとなる。LO(1)がハイで、かつLO(2)がロー(LO(5)=high)のとき、出力信号LOT+、LOT−はそれぞれハイとローとなる。LO(2)がハイでありかつLO(3)がロー(LO(0)=high)のとき、出力信号LOT+、LOT−はそれぞれローとハイとなる。LO(3)がハイでありかつLO(4)がロー(LO(1)=high)のとき、出力信号LOT+、LOT−はそれぞれハイとローとなる。LO(4)がハイでありかつLO(5)がロー(LO(2)=high)のとき、ミキサ503の出力信号LOT+、LOT−はそれぞれローとハイとなる。LO(5)がハイでありかつLO(0)がロー(LO(3)=high)のとき、2つの出力信号LOT+、LOT−はそれぞれローとハイとなる。
【0083】
結合回路におけるNMOSトランジスタのそれぞれのペアは順にオンにされ、それによって図15Gおよび15Hに示すように、出力信号LOT+、LOT−を生成する。
【0084】
上述の通り、好ましい実施例は多くの利点を有する。MPLF変換RF通信システムの好ましい実施例は高性能なフィルタを必要とせず、1つのPLLを用いるのみである。したがって、MPLF変換アーキテクチャは容易に1つのCMOSとチップに集積することができる。さらに、チャンネル選択するPLLの周波数はFRPから(2fRP)/Nへと低減され、これによってVCOといったクロック生成回路の位相ノイズの低減およびチャンネル選択の実行が容易になる。特に、PLL周波数(LO)はキャリア周波数と異なる(たとえば小さい)。その結果、MPLF・RF通信システムの好ましい実施例は、関連技術のダイレクト変換およびダブル変換通信システムの両方のメリットを享受しながら、両方のアーキテクチャの欠点を排除する。
【0085】
さらに、頑健で低ノイズCOおよびミキサを、CMOS技術を用いて好ましくは半導体基板のような単一の基板上に形成することができる。中間クロック信号の周波数が変調周波数からはずれるので、入力信号および入力クロック信号による干渉は大きく低減される。PLL周波数レンジは低中心周波数条件に基づき容易に増加させることができることから、位相ロックループ(PLL)周波数レンジは増加する。さらにこのような結果から、RF通信システムにおけるRFフロントエンドのチャンネル選択の能力を高めることができる。
【0086】
上述の実施例は単なる例示に過ぎず、本発明を限定解釈させるものではない。ここでの教示はそのまま他のタイプの装置に適用することができる。本発明の説明は発明の理解に役立たせるためのものであり、特許請求の範囲を限定させるものではない。多くの代替例、変形、修正は、当該技術分野における当業者にとって明らかであろう。特許請求の範囲においてミーンズ・プラス・ファンクション節があるときは、請求範囲で記載される機能を奏するものとして本明細書中で記載された構造を包含するよう企図しており、構造上の均等物に限られず均等な構造も含まれる。
【0087】
本発明は、以下の図面を参照して詳細に説明される。図面において、同一の参照符号は同一の要素を意味する。
【図面の簡単な説明】
【図1】 図1は関連技術であるRF通信システムを示す回路図である。
【図2】 図2は関連技術であるVCO−ミキサ構造を示す回路図である。
【図3】 図3Aは図1の回路におけるクロック信号の漏れを示す概略図である。
図3Bは図3Aの回路における「セルフ・ミキシング」を示す概略図である。
【図4】 図4は他の関連技術であるRF通信システムを示す回路図である。
【図5】 図5Aは図4の回路におけるクロック信号の漏れを示す概略図である。
図5Bは図5Aの回路における「セルフミキシング」を示す概略図である。
【図6】 図6は、本発明にかかる多相、低周波数(MPLF)RF通信システムの第1の好ましい実施例を示す概略図である。
【図7】 図7はPLL回路の一例を示すブロック図である。
【図8】 図8は、本発明の他の好ましい実施例にかかるRF通信システムの受信部を示すブロック図である。
【図9】 図9は、6相を有する図8のRF通信システムを示すブロック図である。
【図10】 図10は、本発明のさらに他の好ましい実施例にかかるRF通信システムの受信部を示すブロック図である。
【図11】 図11は、6相を有する図10のRF通信システムを示すブロック図である。
【図12】 図12は、本発明のさらに他の好ましい実施例にかかるRF通信システムの送信部を示すブロック図である。
【図13】 図13Aは、VCO−ミキサ構造の一例を示すブロック図である。
図13Bは、図13AのVCO−ミキサ構造を示す回路図である。
【図14】 図14は、他のVCO−ミキサ構造の一例を示す回路図である。
【図15】 図15A〜15Hは、図4の動作タイミングの波形を示す概略図である。
Claims (16)
- キャリア周波数を有する選択された信号を含め、信号を受信する受信ユニットと、
キャリア周波数とは異なる周波数を有する2つよりも多い多相クロック信号であって、該キャリア周波数とは異なる周波数よりも高い第2周波数を有する複数のローカルオシレータ信号を生成するために、互いに結合される2つよりも多い多相クロック信号を生成する単一の位相ロックループと、
キャリア周波数よりも低減された周波数を有する前記選択信号を出力するように、受信された前記選択信号を2つよりも多い多相クロック信号と合成する復調ミキサであって、ローカルオシレータ信号のそれぞれがIキャリア周波数信号およびQキャリア周波数信号の1つを復調する復調ミキサと、
を有する通信システム。 - 前記キャリア周波数とは異なる周波数はキャリア周波数よりも小さく、前記キャリア周波数は約1GHzよりも大きく、さらに前記位相ロックループはクロック生成器を有する請求項1記載の通信システム。
- 前記受信ユニットはトランシーバであり、さらに前記通信システムは、
送信データを変調するように、前記ローカルオシレータ信号として機能する、多相クロック信号を送信データと合成する変調ミキサと、
前記変調された送信データを増幅し、送信用の前記トランシーバへ前記データを転送するパワー増幅器とを有する請求項1記載の通信システム。 - 前記通信システムはさらに、
前記受信ユニットと接続され、受信された前記選択信号をフィルタするRFフィルタと、
前記RFフィルタと接続され、フィルタされた前記選択信号をゲインをもって増幅する低ノイズ増幅器と、
前記復調ミキサと接続され、キャリア周波数によって低減された周波数を有する前記選択信号をフィルタするローパスフィルタと、
前記復調ミキサからの前記選択信号をデジタル信号へ変換するA/D変換器と、
前記デジタル信号を受信する離散時間信号処理ユニットを有する請求項1記載の通信システム。 - 前記通信システムはRF受信部であり、
前記選択信号はRF信号であり、
前記多相クロック信号は(2×[キャリア周波数]/N)(Nは2より大きい正の整数)の周波数を有し、
前記RF通信システムは単一のCMOSチップ上に形成される請求項1記載の通信システム。 - RF信号を送受信するトランシーバと、
Nは位相数である正の整数、f 0 はキャリア周波数であるとき、2×f0/Nの周波数を有する複数の2N相クロック信号を生成する単一の位相ロックループと、
複数の2入力ミキサを有するとともに、キャリア周波数によって低減された周波数を有するRF信号を出力するように、前記トランシーバからのRF信号を前記位相ロックループからの複数の2N相クロック信号と合成する復調ミキシングユニットであって、前記複数の2N相クロック信号はIキャリア周波数信号およびQキャリア周波数信号の少なくとも1つを復調するよう結合される復調ミキシングユニットと、
を有する請求項5に記載の通信システム。 - K1、K2、…Kiが各ステージのミキサの数を意味し、K1は第1ステージ、K2は第2ステージ、K3は第3ステージ、Kiは第iステージであるとき、前記マルチステージはミキサの数がK1>K2>K3>.....>Kiに減少する請求項6記載の通信システム。
- キャリア周波数を有する選択された信号を含め、信号を受信する工程と、
それぞれがキャリア信号と異なる第1周波数を有する2つより多い多相クロック信号であって、該第1周波数よりも高い第2周波数を有する複数のローカルオシレータ信号を生成するよう互いに結合される多相クロック信号を生成する工程と、
キャリア周波数から低減された周波数を有する復調された前記選択信号を出力するように、前記受信されたキャリア周波数を有する選択された信号を合成する工程であって、これにより、前記2つより多い多相クロック信号から結合された前記ローカルオシレータ信号の対応する信号がIキャリア周波数信号およびQキャリア周波数信号の1つを復調する工程と、
を含むRF通信システムの動作方法。 - 上記方法はさらに、
前記受信された選択信号をRFフィルタする工程と、
前記フィルタされた選択信号をゲインをもって増幅する工程と、
ベースバンドへ低減された周波数を有する復調された選択信号をローパスフィルタする工程と、
前記ローパスフィルタされて周波数を低減された選択信号をデジタル信号にA/D変換する工程と、
前記デジタル信号を離散時間信号処理する工程を含む請求項8記載の方法。 - 上記方法はさらに、
送信データを変調するように前記ローカルオシレータ信号として結合された前記多相クロック信号を送信データと変調合成する工程と、
前記変調された送信データをパワー増幅し、データを送信用のトランシーバへ転送する工程を含む請求項8記載の方法。 - 基準周波数を有する基準信号を受信し、かつ異なった位相を有する第1クロック信号で、それぞれが前記基準周波数よりも低い第1周波数を有する複数の第1クロック信号を生成するクロック生成器と、
前記第1周波数よりも高い第2周波数を有する複数のローカルオシレータ信号を生成するように、前記複数の第1クロック信号を受信し使用するため前記クロック生成器に接続されたミキサと、
を有する通信システムであって、
前記ミキサが、出力信号を出力ターミナルで供給するように前記複数のローカルオシレータ信号を入力信号と乗算することを特徴とする通信システム。 - 前記クロック生成器は、異なる位相を有する前記複数の第1クロック信号を供給するために、直列に接続された複数の遅延セルを有する請求項11記載の通信システム。
- 前記ミキサは、
入力信号を受信し、出力信号を供給するための差動増幅回路と、
前記差動増幅回路に接続され、前記クロック生成器からの前記複数の第1クロック信号を受信し、前記ローカルオシレータ信号を出力するための結合回路を有する請求項11記載の通信システム。 - 前記差動増幅回路は、
第1のポテンシャルを受信するために接続された少なくとも一のロードレジスタと、
前記ロードレジスタの一および前記結合回路と接続された少なくとも一の差動増幅器とを有する請求項13記載の通信システム。 - 前記結合回路は、
対応する第1ローカルオシレータ信号を出力するように前記差動増幅回路と接続され、対応する第1クロック信号を受信するための第1結合ユニットと、
対応する第2ローカルオシレータ信号を出力するように前記差動増幅回路と接続され、対応する第1クロック信号を受信するための第2結合ユニットと、
前記第1および第2結合ユニットと接続され、第2ポテンシャルを受信するために接続された電流源を有する請求項13記載の通信システム。 - 前記回路はさらに、
前記第1および第2結合ユニットと前記差動増幅回路との間にそれぞれ接続された第1および第2バイアストランジスタを有し、
各第1および第2結合ユニットは直列または並列のいずれかに互いに接続された複数のトランジスタユニットを有する請求項15記載の通信システム。
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