JP4543981B2 - 時間差調整回路及び方法 - Google Patents
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Description
前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波を、2つの伝送線路のそれぞれで検出する信号検出回路と、
前記信号検出回路の出力に基づいて、前記2つの伝送線路間での前記反射波の位相差を検出する位相差検出回路と、
前記位相差検出回路で検出された位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整する遅延調整回路とを備えることを特徴とする。
前記伝送線路を経由して前記送信回路から送信される送信信号と、前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波とを、2つの伝送線路のそれぞれで検出する信号検出回路と、
前記信号検出回路の出力に基づいて、前記2つの伝送線路間で、前記送信信号及び反射波の各位相差を検出する位相差検出回路と、
前記位相差検出回路で検出された各位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整する遅延調整回路とを備えることを特徴とする。
前記伝送線路を経由して前記送信回路から送信された信号が前記受信回路で反射して送信回路に戻る反射波を、2つの伝送線路で検出するステップと、
前記2つの伝送線路間で、前記検出された反射波の位相差を検出するステップと、
前記検出された位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整するステップとを備えることを特徴とする。
前記送信回路から送信される送信信号と、前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波とを、2つの伝送線路で検出するステップと、
前記2つの伝送線路間で、前記送信信号及び反射波の各位相差を検出するステップと、
前記検出された各位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整するステップとを備えることを特徴とする。
第一の効果は、反射波を用い、送信回路において受信回路での到達時の遅延時間差を算出し遅延時間を調整することにより、複数チャンネルの信号間の遅延時間差をフィードバック信号を使用することなく自動的に低減することができる。
11a、11b、11c:出力バッファ
12a、12b、12c:遅延調整回路
13a、13b、13c:レベル検出回路
14a、14b、14c:位相差検出回路
20:受信回路
21a、21b、21c:入力バッファ
22a、22b、22c:受端終端回路
31a、31b、31c:伝送線路
141、142:位相検出器
143:演算器
Claims (6)
- 複数の伝送線路を介して複数の信号を送受信する送信回路及び受信回路を備える信号伝送システムのための時間差調整回路において、
前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波を、2つの伝送線路のそれぞれで検出する信号検出回路と、
前記信号検出回路の出力に基づいて、前記2つの伝送線路間での前記反射波の位相差を検出する位相差検出回路と、
前記位相差検出回路で検出された位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整する遅延調整回路とを備えることを特徴とする時間差調整回路。 - 前記信号検出回路は、前記2つの伝送線路を経由して前記送信回路から送信される送信信号を更に検出し、前記位相差検出回路は、該信号検出回路による送信信号の検出結果に基づいて、前記送信信号間の位相差を検出し、前記時間差調整回路は、前記送信信号間の位相差に更に基づいて前記遅延調整回路の遅延時間を調整する、請求項1に記載の時間差調整回路。
- 複数の伝送線路を介して複数の信号を送受信する送信回路及び受信回路を備える信号伝送システムのための時間差調整回路において、
前記伝送線路を経由して前記送信回路から送信される送信信号と、前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波とを、2つの伝送線路のそれぞれで検出する信号検出回路と、
前記信号検出回路の出力に基づいて、前記2つの伝送線路間で、前記送信信号及び反射波の各位相差を検出する位相差検出回路と、
前記位相差検出回路で検出された各位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整する遅延調整回路とを備えることを特徴とする時間差調整回路。 - 複数の伝送線路を介して複数の信号を送受信する送信回路及び受信回路を備える信号伝送システムのための時間差調整方法において、
前記伝送線路を経由して前記送信回路から送信された信号が前記受信回路で反射して送信回路に戻る反射波を、2つの伝送線路で検出するステップと、
前記2つの伝送線路間で、前記検出された反射波の位相差を検出するステップと、
前記検出された位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整するステップとを備えることを特徴とする時間差調整方法。 - 前記2つの伝送線路を経由して前記送信回路から送信される送信信号を更に検出するステップと、該送信信号の検出結果に基づいて前記2つの伝送線路間で送信信号の位相差を検出するステップとを更に備え、前記遅延時間調整ステップでは、前記送信信号間の位相差に更に基づいて前記遅延調整回路の遅延時間を調整する、請求項4に記載の時間差調整方法。
- 複数の伝送線路を介して複数の信号を送受信する送信回路及び受信回路を備える信号伝送システムのための時間差調整方法において、
前記送信回路から送信される送信信号と、前記送信回路から前記伝送線路を介して送信された信号が前記受信回路で反射して送信回路に戻る反射波とを、2つの伝送線路で検出するステップと、
前記2つの伝送線路間で、前記送信信号及び反射波の各位相差を検出するステップと、
前記検出された各位相差に基づいて、前記2つの伝送線路の少なくとも一方を経由して送信される信号を遅延させる遅延時間を調整するステップとを備えることを特徴とする時間差調整方法。
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JP2008182342A (ja) * | 2007-01-23 | 2008-08-07 | Nec Corp | 通信障害特定方法及び通信障害特定装置 |
JP5633636B2 (ja) * | 2011-03-18 | 2014-12-03 | 富士通株式会社 | 伝送遅延差補正方法,通信装置および通信システム |
JP5993197B2 (ja) * | 2012-05-10 | 2016-09-14 | 新光電気工業株式会社 | 伝送システム、伝送装置及びジッタ補償方法 |
US9319218B2 (en) * | 2014-06-25 | 2016-04-19 | Qualcomm Incorporated | Multi-wire signaling with matched propagation delay among wire pairs |
US9100112B1 (en) * | 2014-07-15 | 2015-08-04 | Altera Corporation | Latency built-in self-test |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102779A (ja) * | 1995-07-28 | 1997-04-15 | Ando Electric Co Ltd | 伝送線路伝搬遅延時間測定システムにおける伝搬遅延時間補正方法 |
JPH11225173A (ja) * | 1998-02-04 | 1999-08-17 | Hitachi Ltd | ディレイ調整回路 |
JPH11344583A (ja) * | 1998-06-01 | 1999-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時刻同期方法 |
JP2003152693A (ja) * | 2001-11-13 | 2003-05-23 | Nec Corp | クロックジッタ削減方法及びクロックジッタ削減装置 |
JP2005244479A (ja) * | 2004-02-25 | 2005-09-08 | Fujitsu Ltd | 伝送装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3374684B2 (ja) * | 1996-06-21 | 2003-02-10 | 株式会社日立メディコ | 超音波診断装置 |
US6865222B1 (en) * | 1999-09-23 | 2005-03-08 | Texas Instruments Incorporated | Method and apparatus for testing a serial transmitter circuit |
US6469550B1 (en) * | 1999-12-30 | 2002-10-22 | Intel Corporation | Parallel phase locked loops skew measure and dynamic skew and jitter error compensation method and apparatus |
WO2001063829A1 (fr) * | 2000-02-25 | 2001-08-30 | Fujitsu Limited | Systeme de transmission de donnees |
US20030043926A1 (en) * | 2001-08-31 | 2003-03-06 | Fujitsu Limited | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
JP2003140962A (ja) * | 2001-10-30 | 2003-05-16 | Mitsubishi Electric Corp | 信号送受信システム |
US20030081709A1 (en) * | 2001-10-30 | 2003-05-01 | Sun Microsystems, Inc. | Single-ended IO with dynamic synchronous deskewing architecture |
JP2003307564A (ja) * | 2002-02-15 | 2003-10-31 | Mitsubishi Electric Corp | 傾斜角度測定装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09102779A (ja) * | 1995-07-28 | 1997-04-15 | Ando Electric Co Ltd | 伝送線路伝搬遅延時間測定システムにおける伝搬遅延時間補正方法 |
JPH11225173A (ja) * | 1998-02-04 | 1999-08-17 | Hitachi Ltd | ディレイ調整回路 |
JPH11344583A (ja) * | 1998-06-01 | 1999-12-14 | Nippon Telegr & Teleph Corp <Ntt> | 時刻同期方法 |
JP2003152693A (ja) * | 2001-11-13 | 2003-05-23 | Nec Corp | クロックジッタ削減方法及びクロックジッタ削減装置 |
JP2005244479A (ja) * | 2004-02-25 | 2005-09-08 | Fujitsu Ltd | 伝送装置 |
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