JP4538473B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4538473B2
JP4538473B2 JP2007166722A JP2007166722A JP4538473B2 JP 4538473 B2 JP4538473 B2 JP 4538473B2 JP 2007166722 A JP2007166722 A JP 2007166722A JP 2007166722 A JP2007166722 A JP 2007166722A JP 4538473 B2 JP4538473 B2 JP 4538473B2
Authority
JP
Japan
Prior art keywords
integrated circuit
circuit element
semiconductor integrated
capacitor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007166722A
Other languages
English (en)
Other versions
JP2007243229A (ja
Inventor
健司 塩賀
ベネキ ジョン
和明 栗原
康男 山岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007166722A priority Critical patent/JP4538473B2/ja
Publication of JP2007243229A publication Critical patent/JP2007243229A/ja
Application granted granted Critical
Publication of JP4538473B2 publication Critical patent/JP4538473B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19103—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device interposed between the semiconductor or solid-state device and the die mounting substrate, i.e. chip-on-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、コンピュータ等の電子機器に使用される半導体集積回路素子を実装してなる半導体装置に関する。より詳細には、半導体集積回路素子の近傍に電源供給用デカップリングキャパシタを配置して半導体集積回路素子の高周波領域における動作を安定化させることが可能な半導体装置に関する。
従来、電源電圧変動および基板内の高周波ノイズによる半導体集積回路素子の誤動作防止対策として、デカップリングキャパシタ（バイパスコンデンサ）を、回路配線基板の半導体集積回路素子の近傍に実装した半導体装置が知られている。このような半導体装置では、上記キャパシタとして、積層チップキャパシタが通常用いられる。
図１は、積層チップキャパシタを実装した従来の半導体装置を示す。
図１の半導体装置においては、パッケージ基板１にＢＧＡ（ボールグリッドアレイ）接続された半導体集積回路素子２に対して、パッケージ下部に積層チップキャパシタ４がバンプ接続されている。このパッケージ基板１は、例えば、マルチチップモジュール（ＭＣＭ）基板等である。積層チップキャパシタ４の高さが回路配線基板（マザーボード）３と干渉するために、回路配線基板３のキャパシタ実装部分はくり貫いて形成してある。この場合、半導体集積回路素子２とキャパシタ４間のインダクタンスが問題となる。
図１のような半導体装置の場合、パッケージ基板１内で、積層チップキャパシタ４と半導体集積回路素子２と間の配線の引き回しが必要になり、この引き回し配線でインダクタンスが存在することから、高速動作の半導体集積回路素子２に対しての電源電圧変動の抑止、および高周波リップル吸収の効果は薄れてくる。電圧変動を抑えるためにキャパシタに求められることは、等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）の低減である。特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
この問題を回避するため、半導体集積回路素子近傍にキャパシタを配置し、半導体集積回路素子の電源、グランドからキャパシタまでの配線引き回しを最短にすることにより、インダクタンスの低減が可能となる。そこで、特開平４−２１１１９１号公報には、セラミック回路基板上に誘電体薄膜を形成し、インダクタンスを低減することにより電源系に対するノイズの低減を実現することが考案されている。
また、特開平７−１７６４５３号公報、特開２００１−６８５８３号公報、特開２００１−３５９９０号公報には、ビアホールを有する支持基板上に形成された薄膜型キャパシタの上面パッドを半導体集積回路素子に、下面パッドは回路基板に接続し、インダクタンスを低減することが考案されている。
図２は、キャパシタ内蔵インターポーザを実装した従来の半導体装置を示す。図２の（Ａ）においては、パッケージ基板１上にＢＧＡ接続された半導体集積回路素子２に対して、半導体集積回路素子２下部にキャパシタ内蔵インターポーザ５がＢＧＡ接続されている。この場合、インターポーザ５の高さがパッケージ基板１と干渉するため、パッケージ基板１のインターポーザ実装部分はくり貫いてある。図２の（Ｂ）の構成では、パッケージ基板１と半導体集積回路素子２との間にキャパシタ内蔵インターポーザ５がＢＧＡ接続により実装されている。
図１に比べて、図２の半導体装置の場合は、半導体集積回路素子とキャパシタの接続距離は短くなるが、インターポーザ型を使用すると、製造工程が増加し、技術的にも困難となり、低コスト化は難しくなる。また、素子間接続数が増加するので信頼性の面でも問題がある。また、図２（Ａ）のようにキャパシタ自体の厚みのため、半導体集積回路素子の実装用パッケージを加工しなければならない。
従来、半導体集積回路素子の近傍にキャパシタを配置するには、図２に示したように、支持基板と半導体集積回路素子間にインターポーザ型のチップキャパシタを適用しなければならなかった。しかし、インターポーザ型キャパシタを作製するには、基板にスルービアを形成しなければならず、導体とセラミックスを同時焼成するプロセスによるものや、シリコン等の基板に貫通孔を形成して導体を充填してスルービアを形成しなければならない。これらは、製造上、技術的に困難であり、低コスト化を見込むことができなかった。
本発明は、上記の点に鑑みてなされたものであり、インターポーザ構造や積層チップキャパシタを使用することなく、半導体集積回路素子の近傍の最短距離にデカップリングキャパシタを実装することを可能とし、キャパシタのデカップリング機能を最大限に引き出すことができる半導体装置を提供することを目的とする。
上記課題を解決するため、本発明の半導体装置は、支持基板と、前記支持基板上に配置された半導体集積回路素子と、前記半導体集積回路素子のデカップリングキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、前記デカップリングキャパシタは、前記半導体集積回路素子上に配置され、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記デカップリングキャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする。
また、本発明の半導体装置において、前記支持基板をシリコンとすることができる。
本発明の半導体装置によれば、キャパシタをシリコンやガラス等の平滑性を有する基板上に作製し、このキャパシタを基板側から薄型化することで、半導体集積回路素子のパッケージ実装時のワイヤボンディングのワイヤ高さよりも低くしてあり、半導体集積回路素子とキャパシタ間を最短距離にすることができる。半導体集積回路素子に薄膜キャパシタを実装し、両者の距離を最短することができるため、キャパシタの低抵抗化および低インダクタンス化を達成させることができ、半導体集積回路素子の高周波領域（ＧＨｚ帯）での動作を安定化することを可能にする半導体装置を提供できる。
以下、本発明の実施の形態を添付の図面を参照しながら具体的に説明する。
図３に、本発明の半導体装置の参考例の構成を示す。図３の（Ａ）は、本発明の半導体装置の参考例の構成例を示し、（Ｂ）はこの参考例の半導体装置の部分拡大図である。
図３の参考例において、半導体装置１０は、支持基板としてのパッケージ基板１と、パッケージ基板１上に実装された半導体集積回路素子２と、半導体集積回路素子２の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ２０とから構成される。薄膜キャパシタ２０は、半導体集積回路素子２下面の電極パッド部に電気的に接続されると共に、パッケージ基板１上における薄膜キャパシタ２０の基板を含めた厚さが半導体集積回路素子２の半田バンプ高さＨよりも小さく構成されている。
この薄膜キャパシタ２０は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ２０の電極パッド及び基板を含めた厚さは５０μｍ以下まで薄型化してある。薄膜キャパシタ２０と半導体集積回路素子２の電極パッド部どうしを、例えば、Ａｕ−Ａｕの超音波接合を利用して電気的に接続することで実装される。
図３の（Ｂ）に示したように、半導体集積回路素子２をパッケージ基板１に半田バンプにより接合する際に用いられる半田バンプの高さＨ（ここでは、パッケージ基板１及び半導体集積回路素子２の各電極パッドの厚さを含む高さとする）は、７０μｍ程度である。また、パッケージ基板１の電極パッド及び半導体集積回路素子２の電極パッドの厚さは共に、１０μｍ程度である。したがって、この実施形態の薄膜キャパシタ２０は、パッケージ基板１上における薄膜キャパシタ２０の基板を含めた厚さが半導体集積回路素子２の半田バンプ高さＨよりも小さく、もしくは同程度の高さに構成することができる。
この参考例では、図３の（Ｂ）のように、薄膜キャパシタ２０の基板背面が、パッケージ基板１の表面に接触する構成にしてある。このように構成することで、半導体集積回路素子２をパッケージ基板１に接続する際に、半田バンプ高さが規定されることになる。このように半導体集積回路素子２とパッケージ基板１間の距離が規定されると、半田溶融時に、半導体集積回路素子２とパッケージ基板１の電極パッドにより半田の広がりが制限されるため、半田の表面張力により接続部の形状は球欠体となることが防止され、円柱形状になる。このため、半田と半導体集積回路素子２およびパッケージ基板１上の電極パッドとの接着部分に応力集中が生じることを防止できる。
なお、特開昭５７−１１８６５０号公報に記載されたように、半田溶融時に、支持基板の電極と回路素子の電極間の半田接続部を球欠体ではなく、円柱形状に形成すると、同一半田量でも接続高さが高くなり、温度変化により生じる応力が、半田接続部に均一にしかも高さ増加分だけ減少して分配される。ため、回路素子の半田接続部の接続信頼性が向上する。
図４に、本発明の半導体装置の第１の実施形態の構成を示す。
図４の実施形態において、半導体装置１１は、支持基板としてのパッケージ基板１と、パッケージ基板１上に実装された半導体集積回路素子２と、半導体集積回路素子２の高周波領域における動作を安定化するデカップリングキャパシタとして配置される薄膜キャパシタ２０とから構成される。この半導体装置１１は、半導体集積回路素子２とリードフレーム１６とがワイヤボンディングにより電気的に接続される構成であり、樹脂モールド１８に封止された状態で使用される。
この実施形態において、薄膜キャパシタ２０は、半導体集積回路素子２上面の電極パッド部に電気的に接続されると共に、半導体集積回路素子２の上面における薄膜キャパシタ２０の基板を含めた高さＨ１がボンディングワイヤ１７のワイヤ高さＨ２も小さく構成されている。
図３の実施形態と同様に、この薄膜キャパシタ２０は、例えば、シリコンやガラス等の平滑性を有する基板上に、誘電体層を間に挟み込んだ上部電極層と下部電極層を形成することにより作製される。この薄膜キャパシタ２０の電極パッド及び基板を含めた厚さは５０μｍ以下まで薄型化してある。薄膜キャパシタ２０と半導体集積回路素子２の電極パッド部どうしを、例えば、Ａｕ−Ａｕの超音波接合を利用して電気的に接続することで実装される。
この実施形態では、薄膜キャパシタ２０の基板を含めた厚さＨ１が、半導体集積回路素子２表面からのボンディングワイヤ１７のワイヤ高さＨ２よりも小さいことを特徴とする。図４に示したように、ワイヤボンディングのリードフレーム１６からのワイヤ高さは１５０μｍ程度であり、薄膜キャパシタ２０を内蔵っする本実施形態の半導体装置１１は容易に作製することができる。
図４の半導体装置１１においても、参考例と同様、薄膜キャパシタ２０は、その支持基板としてのシリコンウェハーの背面を研磨して、厚さ５０μｍ以下に薄型化してある。また、薄膜キャパシタ２０と半導体集積回路素子２の各電極端子どうしを、Ａｕ−Ａｕの超音波接合法を用いて実装してある。上述したように、ボンディングワイヤ１７のワイヤ高さは１５０μｍ程度であり、樹脂モールド１８を形成する際に、薄膜キャパシタ２０が干渉することがない。したがって、薄膜キャパシタ２０を内蔵する半導体装置１１が容易に作製することができる。
図５は、本発明に係る薄膜キャパシタの製造方法の実施例を説明するための図である。図６は、図５の薄膜キャパシタを実装した本発明の半導体装置の詳細構造を示す。
図５の（ａ）に示したように、支持基板にはシリコンウェハー２１を用いている。支持基板にシリコンを使用することで、背面研磨による薄型化が容易である。シリコンは３０μｍ程度に薄く研磨しても割れにくいため、本発明に係る薄膜キャパシタ２０の支持基板として好適である。また、半導体集積回路素子２と薄膜キャパシタ２０との熱膨張係数をほぼ同じレベルに合わせることができ、実装ストレスを回避することができる。
図５の（ｂ）、（ｃ）、（ｄ）に示したように、シリコンウェハー２１上に下部電極層２３、誘電体層２４、上部電極層２５の薄膜を順次成膜する。この実施例では、厚さ０．３ｍｍのＳｉＯ２熱酸化膜が形成されたシリコンウェハー２１を用い、まず、このシリコンウェハー２１上に下部電極材料としてＴｉＯ２（０．０５μｍ）／Ｐｔ（０．１μｍ）をスパッタリング法により成膜を行う。次に、同一真空系内で、高誘電体材料（Ｂａ、Ｓｒ）ＴｉＯ３（以下、ＢＳＴという）をスパッタリング法により成膜する。さらに、その上に、Ｐｔ（０．１μｍ）をスパッタリング法により成膜してある。
本発明に係る薄膜キャパシタ２０の、誘電体層２４を構成する誘電体酸化物として好適な構成材料としては、ストロンチウム（Ｓｒ）、バリウム（Ｂａ）、鉛（Ｐｂ）、スズ（Ｚｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）、ニオブ（Ｎｂ）等の中、少なくとも1つの元素を含む複合酸化物を適用することができる。薄膜キャパシタ２０の誘電体層２４に好適な誘電体酸化物として、上記実施例の(Ｂａ，Ｓｒ)ＴｉＯ３の他、例えば、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｔａ２Ｏ５等を挙げることができる。
また、本発明に係る薄膜キャパシタ２０において、誘電体層２４を間に挟み込んで形成される上部電極層２５及び下部電極層２３に好適な構成材料として、白金（Ｐｔ）、金（Ａｕ）、銅（Ｃｕ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ルテニウム酸化物、イリジウム（Ｉｒ）、イリジウム酸化物、クロム（Ｃｒ）等の中、少なくとも１つ以上の金属元素又は金属酸化物を含有するものを適用することができる。
次に、図５の（ｅ）に示したように、フォトリソグラフィ法により、上部電極層２５および誘電体層２４の開口部をパターニングする。さらに、Ａｒイオンミリングを使用して、Ｐｔ、ＢＳＴの一括ドライエッチングを行う。
次に、図５の（ｆ）、（ｇ）に示したように、ポリイミド絶縁層２６を成膜して、Ｃｒ膜０．０５μｍ、Ｃｕ膜１μｍ、Ａｕ膜１０μｍを順次積層して電極パッド２２が形成してある。図６に示したように、この電極パッド２２には、半導体集積回路素子２の電極パッド１２とＡｕ−Ａｕ超音波接合を行なうため、薄膜キャパシタ２０側は、直径４０μｍ、厚さ１０μｍ程度のＡｕ最表面パッドが形成され、半導体集積回路素子２側には、厚さ０．２μｍ程度のＡｕ最表面パッドが形成されている。半導体集積回路素子２の電極パッド１２は、Ｃｕ膜３μｍ、Ｎｉ膜２μｍ、Ａｕ膜０．２μｍを積層して形成してある。
その後、図５の（ｈ）、図６の（Ａ）に示したように、シリコンウェハー２１の背面２１ａを研磨して、薄膜キャパシタ２０の基板２１を含む厚さ（電極パッド２２を除く）を４０μｍまで薄型化させる。これは、半導体集積回路素子２の実装高さ（バンプ高さ）と同程度の厚さにするためである。
このようにして作製された薄膜キャパシタ２０を適用することによって、薄膜キャパシタを内蔵した本発明の半導体装置を得ることができる。
図６の（Ｂ）に示したように、薄膜キャパシタ２０の電極パッド２２と半導体集積回路素子２の電極パッド１２とのＡｕ−Ａｕ超音波接合によって、薄膜キャパシタ２０の電極部と半導体集積回路素子２の電極部とが接合され、本発明の半導体装置１０が完成する。
図６の実施例の半導体装置１０においては、薄膜キャパシタ２０の厚さは、半導体集積回路素子２の半田バンプ高さＨよりある程度小さくしてあり、薄膜キャパシタ２０の基板の背面２１ａはパッケージ基板１の表面に接触していない。この実施例のように、完成品としての半導体装置１０を使用する際に、半導体集積回路素子２の半田接合部の温度変化による応力変動の影響が直接、薄膜キャパシタ２０に伝わらないように構成してもよい。半田疲労寿命を延ばすことができ、半田接合の電気的接続の信頼性を向上することができる。
以上の図５及び図６の説明では、図３の実施形態に基づいて薄膜キャパシタ２０及び半導体装置１０の作製方法を述べてきたが、同様にして、図４の半導体装置１１も容易に作製することができる。すなわち、図６の（Ａ）に示した薄膜キャパシタ２０を上下反転させた状態で、薄膜キャパシタ２０の電極パッド２２と半導体集積回路素子２の電極パッド１２とのＡｕ−Ａｕ超音波接合によって、薄膜キャパシタ２０の電極部と半導体集積回路素子２の電極部とを接合して、図４の半導体装置１１を作製できる。
積層チップキャパシタを実装した従来の半導体装置を示す図である。 キャパシタ内蔵インターポーザを実装した従来の半導体装置を示す図である。 本発明の半導体装置の参考例の構成を示す図である。 本発明の半導体装置の第１の実施形態の構成を示す図である。 本発明に係る薄膜キャパシタの製造方法を説明するための説明図である。 図５の薄膜キャパシタを実装した本発明の半導体装置の詳細構造を示す図である。
符号の説明
１ パッケージ基板
２ 半導体集積回路素子
３ 回路配線基板
４ 積層チップキャパシタ
５ キャパシタ内蔵インターポーザ
１０、１１ 半導体装置
１２ 電極パッド
１５ 半田バンプ
１６ リードフレーム
１７ ボンディングワイヤ
１８ 樹脂モールド
２０ 薄膜キャパシタ
２１ シリコンウェハー
２１ａ 研磨面
２２ 電極パッド
２３ 下部電極層
２４ 誘電体層
２５ 上部電極層
２６ ポリイミド絶縁層

Claims (2)

  1. 支持基板と、前記支持基板上に配置された半導体集積回路素子と、前記半導体集積回路素子のデカップリングキャパシタとを備え、前記半導体集積回路素子とリードフレームとがワイヤボンディングにより電気的に接続される半導体装置であって、
    前記デカップリングキャパシタは、前記半導体集積回路素子上に配置され、前記半導体集積回路素子上面の電極パッドに電気的に接続され、前記半導体集積回路素子上面における前記デカップリングキャパシタの基板を含めた高さが、前記ワイヤボンディングのワイヤ高さよりも低いことを特徴とする半導体装置。
  2. 前記支持基板はシリコンであることを特徴とする請求項１記載の半導体装置。
JP2007166722A 2007-06-25 2007-06-25 半導体装置 Expired - Fee Related JP4538473B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007166722A JP4538473B2 (ja) 2007-06-25 2007-06-25 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007166722A JP4538473B2 (ja) 2007-06-25 2007-06-25 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002210176A Division JP4077261B2 (ja) 2002-07-18 2002-07-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2007243229A JP2007243229A (ja) 2007-09-20
JP4538473B2 true JP4538473B2 (ja) 2010-09-08

Family

ID=38588377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007166722A Expired - Fee Related JP4538473B2 (ja) 2007-06-25 2007-06-25 半導体装置

Country Status (1)

Country Link
JP (1) JP4538473B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4811437B2 (ja) * 2008-08-11 2011-11-09 日本テキサス・インスツルメンツ株式会社 Ｉｃチップ上への電子部品の実装
US8304854B2 (en) 2008-11-13 2012-11-06 Samsung Electro-Mechanics Co., Ltd. Semiconductor integrated circuit chip, multilayer chip capacitor and semiconductor integrated circuit chip package
JP5229296B2 (ja) * 2010-10-14 2013-07-03 日本テキサス・インスツルメンツ株式会社 Ｉｃチップ上への電子部品の実装
US11562978B2 (en) 2016-12-31 2023-01-24 Intel Corporation Decoupling capacitor mounted on an integrated circuit die, and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262069A (ja) * 1988-08-26 1990-03-01 Nec Corp 半導体装置
JPH0362566A (ja) * 1989-01-17 1991-03-18 Texas Instr Inc <Ti> デカップリングコンデンサを備えた集積回路パッケージ
JPH04211191A (ja) * 1990-02-09 1992-08-03 Hitachi Ltd 実装構造体
JP2001102512A (ja) * 1999-10-01 2001-04-13 Nec Corp コンデンサ実装構造および方法
JP2001127237A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 高周波モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0262069A (ja) * 1988-08-26 1990-03-01 Nec Corp 半導体装置
JPH0362566A (ja) * 1989-01-17 1991-03-18 Texas Instr Inc <Ti> デカップリングコンデンサを備えた集積回路パッケージ
JPH04211191A (ja) * 1990-02-09 1992-08-03 Hitachi Ltd 実装構造体
JP2001102512A (ja) * 1999-10-01 2001-04-13 Nec Corp コンデンサ実装構造および方法
JP2001127237A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 高周波モジュール

Also Published As

Publication number Publication date
JP2007243229A (ja) 2007-09-20

Similar Documents

Publication Publication Date Title
JP4077261B2 (ja) 半導体装置
US8810007B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US8766425B2 (en) Semiconductor device
US8035981B2 (en) Semiconductor device and manufacturing method of the same
JP5027431B2 (ja) 半導体装置
US7706148B2 (en) Stack structure of circuit boards embedded with semiconductor chips
JP4606849B2 (ja) デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法
US8669643B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
KR20070045894A (ko) 적층형 반도체모듈
JP2002033453A (ja) 半導体装置およびその製造方法ならびに薄膜コンデンサ
US20100032196A1 (en) Multilayer wiring board, semiconductor package and method of manufacturing the same
JP4499731B2 (ja) 容量素子とその製造方法、及び半導体装置
JP4538473B2 (ja) 半導体装置
JP4844392B2 (ja) 半導体装置及び配線基板
JP2002217354A (ja) 半導体装置
JP4738228B2 (ja) 半導体装置及び半導体装置の製造方法
US7884443B2 (en) Semiconductor device having a mounting substrate with a capacitor interposed therebetween
JP4864313B2 (ja) 薄膜キャパシタ基板、その製造方法、及び、半導体装置
JP4084255B2 (ja) プローブカード
JP2005302873A (ja) 半導体装置、電子機器および半導体装置の製造方法
JP4784142B2 (ja) 半導体装置およびその製造方法
US20230309419A1 (en) Quantum device
JP4073305B2 (ja) 回路装置
JP5191688B2 (ja) 半導体装置の製造方法
JP2008028406A (ja) 半導体素子実装用の多層基板及び半導体素子実装多層基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100615

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100621

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4538473

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130625

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees