JP4529028B2 - 半導体装置 - Google Patents

Description

この発明は、電源投入後のリセット期間設定用のリセット信号を発生する半導体装置に関する。

最先端の半導体記憶装置では、高速化、低消費電力化を実現するために微細化が進んでおり、それに伴って外部電源を降圧し、周辺回路、メモリセルアレイに電源を供給するための電源電圧降圧回路を搭載することが必須となっている。

非同期式の半導体記憶装置では、半導体記憶装置の外部から入力されるチップセレクト信号（バーＣＳ）や、外部アドレス信号（Ａ＜１：ｎ＞（ｎ≧１））の遷移に基づき半導体記憶装置内部で発生するアドレス遷移検出信号（ＡＴＤ）をトリガとして、大電流を供給できる電源電圧降圧回路（アクティブ降圧回路）を活性化し、半導体記憶装置内部の消費電流に対して数ナノ秒の所要時間で電流供給を実現している。

また、低消費電力が要求される半導体記憶装置では、消費電流を抑えるためチップ非選択時には動作電流が比較的大きいアクティブ降圧回路を非活性とし、動作電流が比較的小さい電源電圧降圧回路（スタンバイ降圧回路）を活性化し続けることにより低消費電力を実現できる電源回路切り換え方式を採用するのが一般的である。

しかし、この方式では、電源投入時に半導体記憶装置内の容量性負荷に対してはアクティブ降圧回路を利用した電流供給はできず、チップ非選択時に活性化されているスタンバイ降圧回路のみで電流を供給するしかない。なぜなら、上記のチップセレクト信号やアドレス遷移検出信号は電源投入後の最初の外部入力（外部アドレス信号等）が付与されるまで発生しない信号であるため、電源投入後から最初の外部入力が与えられるまでの期間は、アクティブ降圧回路は活性化されていないからである。

ところが、最近の半導体記憶装置の記憶容量が増加するに伴い、メモリセルアレイの容量性負荷も増えるため、電源投入時においても正常かつ早期に内部降圧電源電位を所望の設定電位に設定するためには、電源投入直後にアクティブ降圧回路を活性化する必要がある。

上記事情を考慮し、従来の非同期のＳＲＡＭ(Static Random Access Memory)等の半導体記憶装置では、チップセレクト信号やアドレス遷移検出信号等による活性制御では間に合わないため、電源投入時にも半導体記憶装置内部で自発的に発生される、パワーオンリセット信号（バーＰＯＲ）を用い、このパワーオンリセット信号を利用して、半導体記憶装置内のアクティブ降圧回路を電源投入時にも活性化させる方式を採用している。上記方式を採用した半導体集積回路を開示した文献として例えば特許文献１がある。

しかし、外部から入力されるチップセレクト信号や外部アドレス信号によって必ず発生するアドレス遷移検出信号等と異なり、半導体記憶装置（半導体集積回路）内部で自発的に発生させるパワーオンリセット信号は、電源投入時の極めて短期間の温度環境条件や外来ノイズ、デバイスのバラツキ等の影響を受けるため、原理的に発生確率１００％の完全なパワーオンリセット信号を得ることはできない。すなわち、パワーオンリセット信号のみに基づくことは、電源投入後に内部降圧電源電位の設定電位にすることの確実性について問題点があった。

また、パワーオンリセット信号が活性状態（すなわち、リセット状態）の期間は短期間であるため、アクティブ降圧回路の活性期間（パワーオンリセット信号の活性状態期間）中に内部降圧電源電位を所望の設定電位に正確に設定できない可能性が比較的高いため、電源投入直後において内部降圧電源電位の設定電位に設定することの正確性について問題点があった。

上記特許文献１ではパワーオンリセット信号の活性期間を遅延回路によって長期化させているが、遅延回路を設けることにより回路面積の増加は無視できないため実用的ではない。また、遅延回路を設けてもパワーオンリセット信号に基づいている点において上述した確実性についての問題点は何ら解決されていないことになる。

特開２０００−１４９５５２号公報

電源投入時にアクティブ降圧回路を活性状態にする従来の半導体記憶装置は以上のように構成されており、電源投入後において最低限必要なリセット期間を設定することを確実に行うことができないため、リセット信号に基づき電源投入後に内部降圧電源電位を設定電位に正確に設定することが、確実性良く行うことができないという問題点があった。

この発明は上記問題点を解決するためになされたもので、電源投入後において最低限必要なリセット期間を確実に設定することができる半導体装置を得ることを目的とする。

この発明に係る請求項１記載の半導体装置は、外部より供給される外部電源電位を受けて、基準電圧を生成する基準電圧発生回路と、前記基準電圧を受けて、前記外部電源電位を所定方向にレベルシフトさせて得られる第１の内部電位を発生する第１の内部電位発生回路を備え、前記第１の内部電位発生回路は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を前記基準電圧に基づき発生するチャージポンプ活性化回路部とを含み、前記発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路をさらに備え、前記基準電圧発生回路は、前記外部電源電位の立ち上がり時に、前記外部電源の増加にしたがって上昇し、前記外部電源電位が閾値電位を超えると実質的に一定の値となる前記基準電圧を出力する。

この発明における請求項１記載の半導体装置は、基準電圧に基づき生成される発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路を備えることにより、比較的簡単な回路構成で電源投入後において最低限必要なリセット期間を確実に設定することができる。

＜主要構成＞
図１はこの発明の実施の形態である半導体記憶装置の内部降圧電源電位周辺部分の構成を示すブロック図である。同図に示すように、電源電圧降圧回路としてスタンバイ降圧回路１及びアクティブ降圧回路２が設けられる。

スタンバイ降圧回路１は基準電圧発生回路１１より定電流源制御信号ＶＮＣＯＮＳＴにより活性／非活性が制御され、基準電圧ＶＲＥＦに基づき設定される内部降圧電源電位ＶＤＤを発生する。

アクティブ降圧回路２は、プリセット信号ＰＲＥＳＥＴ、パワーアップ信号ＰＵＰ＿ＡＣＴ及び活性化信号ＶＡＣＴを受け、活性化信号ＶＡＣＴにより活性／非活性が制御され、基準電圧ＶＲＥＦに基づき設定される内部降圧電源電位ＶＤＤを発生する。

基準電圧発生回路１１は定電流源制御信号ＶＮＣＯＮＳＴ及び基準電圧ＶＲＥＦを出力する。

昇圧電源回路４は基準電圧ＶＲＥＦに基づき設定される昇圧電位ＶＰＰを発生するとともに、発振起動信号ＲＥＮをカウンタリセット回路５に出力する。

カウンタリセット回路５は発振起動信号ＲＥＮの“Ｈ”立ち上がり回数（活性状態遷移回数）をカウントし、カウント数が所定回数に達するまでは活性状態（“Ｌ”）のカウント信号バーＣＯＵＮＴを出力し、所定回数に達すると非活性状態（“Ｈ”）のカウント信号バーＣＯＵＮＴを出力する。

パワーオンリセット信号発生回路６は基準電圧ＶＲＥＦ、内部降圧電源電位ＶＤＤ及びメモリセルプレート電源電位ＶＣＰを受け、電源投入後の所定期間のみ活性状態（“Ｌ”）となるパワーオンリセット信号バーＰＯＲを出力する。

入力制御回路７は装置外部よりチップセレクト信号バーＣＳ及び外部アドレス信号Ａ＜１：ｎ＞を受け、内部信号としてチップ選択信号バーＣＳＷ、内部アドレス信号ＡＤＤ＜１：ｎ＞を出力する。

アドレス遷移検出信号発生回路８は内部アドレス信号ＡＤＤ＜１：ｎ＞を受け、内部アドレス信号ＡＤＤ＜１：ｎ＞の変化検出時に活性状態（“Ｈ”）となるアドレス遷移検出信号ＡＴＤを出力する。

アクティブ降圧回路用制御回路３はカウント信号バーＣＯＵＮＴ、パワーオンリセット信号バーＰＯＲ、チップ選択信号バーＣＳＷ及びアドレス遷移検出信号を受け、これらの信号に基づき、活性化信号ＶＡＣＴ、パワーアップ信号ＰＵＰ＿ＡＣＴ及びプリセット信号ＰＲＥＳＥＴをアクティブ降圧回路２に出力する。

＜各部の構成＞
（基準電圧発生回路１１）
図２は図１で示した基準電圧発生回路１１の内部構成を示す回路図である。同図に示すように、ＰＭＯＳトランジスタＱ１〜Ｑ３はソースが（外部）電源exＶddに接続され、ゲートが共通に接続される。さらに、ＰＭＯＳトランジスタＱ１のドレインは自身及びＰＭＯＳトランジスタＱ２及びＱ３のゲートに接続される。

ゲートが共通のＮＭＯＳトランジスタＱ４及びＱ５において、ＮＭＯＳトランジスタＱ４はドレインがＰＭＯＳトランジスタＱ１のドレインに接続され、ソースが抵抗Ｒ１（基準抵抗値Ｒref）を介して設置される。一方、ＮＭＯＳトランジスタＱ５のドレインは自身のゲートとの間が短絡されるとともに、ＰＭＯＳトランジスタＱ２のドレインに接続され、ソースが接地される。

そして、ＰＭＯＳトランジスタＱ１〜Ｑ３は同一トランジスタサイズで設けられ、ＮＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とはトランジスタサイズ比がＡ（Ａ＞１）：１に設定される。

ＰＭＯＳトランジスタＱ３のドレインは、ドレイン・ゲート共有のＰＭＯＳトランジスタＱ６のソースに接続され、ＰＭＯＳトランジスタＱ６はドレイン・ゲートが共通に接続されるともに、ドレインが接地される。

このような構成において、ＰＭＯＳトランジスタＱ１〜Ｑ３はカレントミラーを構成するため、それぞれのドレイン電流は共通の定電流ｉoとなる。また、ＮＭＯＳトランジスタＱ４及びＱ５のゲートが共通であるため、ＮＭＯＳトランジスタＱ４のソース電位は接地電位（GND）からΔＶ上昇し、サイズ比（Ａ：１）の違いが相殺される。その結果、定電流ｉoの値がΔＶ／Ｒrefで決定する。

その結果、基準電圧ＶＲＥＦは、ＰＭＯＳトランジスタＱ６の閾値電圧をＶth6、ＰＭＯＳトランジスタＱ６のチャネル抵抗をＲＣ6とすると、（Ｖth6＋ｉo・ＲＣ6）で決定する。一方、定電流源制御信号ＶＮＣＯＮＳＴ（ＮＭＯＳトランジスタＱ５のゲート電位）は、ＮＭＯＳトランジスタＱ５を流れる電流が（ｉo／Ａ）となるように設定される。

図３は外部より供給される電源（電位）exＶddと、定電流源制御信号ＶＮＣＯＮＳＴ及び基準電圧ＶＲＥＦとの関係を示すグラフである。同図に示すように、基準電圧ＶＲＥＦは電源電位exＶddの増加と共に上昇し、電源電位exＶddが２．６Ｖ程度の安定状態になった後しばらく経過すると、基準電圧ＶＲＥＦがほぼ一定値となる。一方、定電流源制御信号ＶＮＣＯＮＳＴは電源電位exＶddが１．３Ｖ程度以上になるとほぼ一定値となる。なお、図４中の「volt(lin)」及び「sec(lin)」の(lin)は線形を意味する。

（昇圧電源回路）
図４は図１で示した昇圧電源回路４の内部構成を示すブロック図である。同図に示すように、昇圧電源回路４は基準電圧発生回路１１より基準電圧ＶＲＥＦを受ける。

昇圧電位検出回路１２は基準電圧発生回路１１より受ける基準電圧ＶＲＥＦと、昇圧チャージポンプ１４より受ける昇圧電位ＶＰＰとを受け、両者の比較結果に基づき発振起動信号ＲＥＮを出力する。

図５は図４で示した昇圧電位検出回路１２の内部構成を示す回路図である。同図に示すように、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ７はソースに昇圧電位ＶＰＰを受け、ゲート及びドレインが共通のＰＭＯＳトランジスタＱ８のソースはＰＭＯＳトランジスタＱ７のドレインに接続され、ドレインが接地される。

そして、ＰＭＯＳトランジスタＱ７のドレインとＰＭＯＳトランジスタＱ８のソースとの間のノードＮ１がコンパレータ２１の反転入力に接続される。コンパレータ２１は非反転入力に基準電圧ＶＲＥＦを受け、比較結果を発振起動信号ＲＥＮとして発振回路１３及び昇圧電源回路４の外部に出力する。ノードＮ１より得られる分圧電圧ＳＩＧは昇圧電位ＶＰＰを１／２に分圧した電圧であるため、コンパレータ２１の出力である発振起動信号ＲＥＮは、昇圧電位ＶＰＰが基準電圧ＶＲＥＦの２倍を上回った場合は“Ｌ”、昇圧電位ＶＰＰが基準電圧ＶＲＥＦの２倍を下回った場合に“Ｈ”となる。

図６は図４で示した昇圧電位検出回路１２による発振起動信号ＲＥＮの発生タイミングを示すタイミング図である。同図に示すように、昇圧電位ＶＰＰに基づき、昇圧電位ＶＰＰが所定レベル（基準電圧ＶＲＥＦの２倍レベル）以下の期間に“Ｈ”パルスとなる発振起動信号ＲＥＮが間欠的に発生する。

図４に戻って、発振回路１３は発振起動信号ＲＥＮに基づき発振信号ＲＯＳＣを発生する。図７は図４で示した発振回路１３の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ１は一方入力に発振起動信号ＲＥＮを受ける。直列に接続されるインバータＧ２〜Ｇ４の初段のインバータＧ２の入力がＮＡＮＤゲートＧ１の出力に接続され、最終段のインバータＧ４の出力が発振信号ＲＯＳＣとなる。そして、インバータＧ３の出力がＮＡＮＤゲートＧ１の他方入力となる。

このような構成の発振回路１３は発振起動信号ＲＥＮが“Ｈ”の期間に発振状態となり、“Ｈ”，“Ｌ”が交互に発生する発振信号ＲＯＳＣを発生し、発振起動信号ＲＥＮが“Ｌ”の期間は非発振状態となり、“Ｌ”の発振信号ＲＯＳＣを発生する。すなわち、発振起動信号ＲＥＮは昇圧チャージポンプ１４を活性／非活性を制御する信号として機能する。このように、昇圧電位検出回路１２及び発振回路１３はチャージポンプ活性化回路部として機能する。

図４に戻って、昇圧チャージポンプ１４は発振信号ＲＯＳＣに基づき、電源電位exＶddを昇圧して得られる昇圧電位ＶＰＰを発生する。

図８は図４で示した昇圧チャージポンプ１４の内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路２２は発振信号ＲＯＳＣを受け、発振信号ＲＯＳＣが発振している際、インバータＧ１１〜Ｇ１３にそれぞれ駆動信号Ｄ１〜Ｄ３を出力する。

インバータＧ１１の出力はキャパシタＣ１の一方電極Ｃ１Ｅに接続され、キャパシタＣ１の他方電極Ｃ１ＢはＮＭＯＳトランジスタＱ１０のソース及びＮＭＯＳトランジスタＱ１１及びＱ１２のゲートに接続される。

ＮＭＯＳトランジスタＱ１０はドレイン及びゲートが共通に電源exＶddに接続され、ＮＭＯＳトランジスタＱ１１及びＱ１２のドレインは共に電源exＶddに接続される。

インバータＧ１２の出力はキャパシタＣ２の一方電極Ｃ２Ｅに接続され、キャパシタＣ２の他方電極Ｃ２ＢはＮＭＯＳトランジスタＱ１２のソース及びＮＭＯＳトランジスタＱ１３のゲートに共通接続される。

インバータＧ１３の出力はキャパシタＣ３の一方電極Ｃ３Ｅに接続され、キャパシタＣ３の他方電極Ｃ３ＢはＮＭＯＳトランジスタＱ１１のソース及びＮＭＯＳトランジスタＱ１３のドレインに共通接続される。

図９は図８で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ＲＯＳＣに基づきチャージポンプ駆動信号発生回路２２より生成される駆動信号Ｄ１〜Ｄ３（図９には図示せず）によってキャパシタＣ１〜Ｃ３の一方電極Ｃ１Ｅ〜Ｃ３Ｅの電位を設定し、キャパシタＣ１〜Ｃ３の容量結合を利用してそれぞれの他方電極Ｃ１Ｂ〜Ｃ３Ｂを変化させることにより、電源exＶdd（図９の例では３．０Ｖ程度を想定）が昇圧された昇圧電位ＶＰＰ（４．５Ｖ程度）を発生させている。

このように、基準電圧発生回路１１、昇圧電位検出回路１２、発振回路１３及び昇圧チャージポンプ１４によって構成される昇圧電源回路４は、間欠的に“Ｈ”パルスを発生する発振起動信号ＲＥＮとともに、昇圧電位ＶＰＰを発生する。

この昇圧電位ＶＰＰは外部より供給される電源（電位）Ｖddを高レベル方向（所定方向）にレベルシフトさせて得られる第１の内部電位であり、このような昇圧チャージポンプ１４を有する昇圧電源回路４は昇圧電位exＶＰＰを第１の内部電位として発生する内部電位発生回路として機能することができる。

（カウンタリセット回路）
図１０は図１で示したカウンタリセット回路５の内部構成を示すブロック図である。同図に示すように、計数信号発生回路３０はパワーオンリセット信号バーＰＯＲ及びカウント信号バーＣＯＵＮＴにより活性／非活性が制御され、活性状態時に発振起動信号ＲＥＮに基づく計数信号Ｌと計数確定信号Ｔ（ストローブ信号ＳＴＲＢ）を出力する。

計数回路３１はパワーオンリセット信号バーＰＯＲにより活性／非活性が制御され、計数信号Ｌを入力信号Ｘ１として受け、出力信号Ｘ２を次段の計数回路３２に出力するとともに、出力信号Ｘ２に基づき、“Ｈ”（第１レベル）あるいは“Ｌ”（第２レベル）の選択信号ＳＥＬ＜１＞をデコード回路１５に出力する。

計数回路３２はパワーオンリセット信号バーＰＯＲにより活性／非活性が制御され、計数回路３１の出力信号Ｘ２を自身の入力信号Ｘ１として受け、自身の出力信号Ｘ２に基づく選択信号ＳＥＬ＜２＞をデコード回路１５に出力する。

図１１は図１０で示した計数信号発生回路３０の内部構成を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ６１は一方入力に発振起動信号ＲＥＮを受け、他方入力にパワーオンリセット信号バーＰＯＲを受ける。ＮＡＮＤゲートＧ６２は一方入力にパワーオンリセット信号バーＰＯＲを受け、他方入力にカウント信号バーＣＯＵＮＴを受ける。インバータＧ６３はＮＡＮＤゲートＧ６２の出力信号（反転出力信号バーＸ３）を反転して出力信号Ｘ３を得る。

スイッチドインバータＧ６４は出力信号Ｘ３を第１制御入力、反転出力信号バーＸ３を第２制御入力として受ける。図１２はスイッチドインバータＧ６４で代表されるスイッチドインバータの内部構成を示す回路図である。

同図に示すように、電源exＶdd，接地レベル間にＰＭＯＳトランジスタＱ６４，Ｑ６５，ＮＭＯＳトランジスタＱ６６，Ｑ６７が直列に接続され、ＰＭＯＳトランジスタＱ６４はゲートに入力信号Ａを受け、ＰＭＯＳトランジスタＱ６５はゲート（第１制御入力）に出力信号Ｘ３を受け、ＮＭＯＳトランジスタＱ６６はゲート（第２制御入力）に反転出力信号バーＸ３を受け、ＮＭＯＳトランジスタＱ６７はゲートに入力信号Ａを受ける。そして、ＰＭＯＳトランジスタＱ６５，ＮＭＯＳトランジスタＱ６６のドレイン間より得られる信号が出力信号Ｂとなる。

このような構成において、スイッチドインバータＧ６４は第１制御入力となる出力信号Ｘ３が“Ｌ”（第２制御入力となる反転出力信号バーＸ３が“Ｈ”）のとき、活性状態となり信号反転動作を行い、入力信号Ａの反転値を出力信号Ｂとして出力する。

図１１に戻って、インバータＧ６５，スイッチドインバータＧ６６よりループが構成され、インバータＧ６５の入力（スイッチドインバータＧ６６の出力）がスイッチドインバータＧ６４の出力に接続される。スイッチドインバータＧ６６は第１制御入力に反転出力信号バーＸ３を受け、第２制御入力に出力信号Ｘ３を受ける。

インバータＧ６５の出力が、直列に接続された４段のインバータＧ６〜Ｇ９の初段のインバータＧ６の入力に接続されるとともに、１段のインバータＧ１０の入力に接続される。

ＮＡＮＤゲートＧ１６は一方入力にインバータＧ９の出力を受け、他方入力にインバータＧ６５の出力を受ける。ＮＡＮＤゲートＧ１７は一方入力にインバータＧ８の出力を受け、他方入力にインバータＧ１０の出力を受ける。そして、ＮＡＮＤゲートＧ１６の出力がインバータＧ１８を介して計数信号Ｌとして出力され、ＮＡＮＤゲートＧ１７の出力がインバータＧ１９を介して計数確定信号Ｔとして出力される。

このような構成において、計数信号発生回路３０はパワーオンリセット信号バーＰＯＲ及びカウント信号バーＣＯＵＮＴが共に“Ｈ”のときは、出力信号Ｘ３は“Ｈ”となり、スイッチドインバータＧ６４が非活性状態、スイッチドインバータＧ６６が活性状態となるため、回路としては非活性状態となり、インバータＧ６５，Ｇ６６にラッチされたデータに基づき計数信号Ｌ及び計数確定信号Ｔは固定値となる。

一方、計数信号発生回路３０はパワーオンリセット信号バーＰＯＲ及びカウント信号バーＣＯＵＮＴのうち少なくとも一方が“Ｌ”のときは、出力信号Ｘ３は“Ｌ”となり、スイッチドインバータＧ６４が活性状態、スイッチドインバータＧ６６が非活性状態となるため、回路としては活性状態となる。その結果、計数信号発生回路３０は、発振起動信号ＲＥＮの“Ｈ”“Ｌ”変化に伴い、“Ｈ”“Ｌ”が変化する計数信号Ｌ及び計数確定信号Ｔ（計数信号Ｌと計数確定信号Ｔとは信号値が反対の関係）が出力される。但し、計数信号Ｌと計数確定信号Ｔとの間には“Ｈ”“Ｌ”変化に時間差が生じる。

図１３は図１０で示した計数回路３１（３２）の内部構成を示す回路図である。同図において、図１０で示したように、計数回路３１は自身の入力を入力信号Ｘ１で示し、自身の出力を出力信号Ｘ２としている。

なお、入力信号反転信号バーＸ１は入力信号Ｘ１を（図示しない）インバータ等で反転させて得られる信号を意味する。パワーオンリセット信号ＰＯＲはパワーオンリセット信号バーＰＯＲを（図示しない）インバータ等で反転させて得られる信号を意味する。

インバータＧ２２及びスイッチドインバータＧ２３によりループを構成し、インバータＧ２２の入力にスイッチドインバータＧ２１が設けられる。インバータＧ２２の出力はスイッチドインバータＧ２４を介してインバータＧ２５の入力に接続される。

インバータＧ２５はスイッチドインバータＧ２６とループを構成し、インバータＧ２５の出力がインバータＧ２７及びＧ２８を介して出力信号Ｘ２として出力される。また、インバータＧ２７の出力がスイッチドインバータＧ２１を介してインバータＧ２２の入力に接続される。

スイッチドインバータＧ２３，Ｇ２４は第１制御入力となる入力信号Ｘ１が“Ｌ”（第２制御入力となる入力反転信号バーＸ１が“Ｈ”）のとき動作状態となり、スイッチドインバータＧ２１，Ｇ２６は第２制御入力である入力信号Ｘ１が“Ｈ”（第１制御入力となる入力反転信号バーＸ１が“Ｌ”）のとき動作状態となる。

スイッチドインバータＧ６７は出力信号Ｘ２を入力し、インバータＧ６８の入力はスイッチドインバータＧ６７の出力に接続され、インバータＧ６８はスイッチドインバータＧ６９とループを構成する。

ＮＡＮＤゲートＧ７０は一方入力に出力信号Ｘ２を受け、他方入力がインバータＧ６８の出力に接続される。ＮＡＮＤゲートＧ７１は一方入力に出力信号Ｘ２を受け、他方入力がＮＡＮＤゲートＧ７０の出力に接続される。ＮＡＮＤゲートＧ７２は一方入力がＮＡＮＤゲートＧ７０の出力に接続され、他方入力がインバータＧ６８の出力に接続される。ＮＡＮＤゲートＧ７３は一方入力がＮＡＮＤゲートＧ７１の出力に接続され、他方入力がＮＡＮＤゲートＧ７２の出力に接続される。このＮＡＮＤゲートＧ７３の出力が選択信号ＳＥＬ＜１＞（ＳＥＬ＜２＞）となる。

スイッチドインバータＧ６７は第１制御入力となるパワーオンリセット信号バーＰＯＲが“Ｌ”（第２制御入力となるパワーオンリセット信号ＰＯＲが“Ｈ”）のとき動作状態となり、スイッチドインバータＧ６９は第２制御入力であるパワーオンリセット信号バーＰＯＲが“Ｈ”（第１制御入力となるパワーオンリセット信号ＰＯＲが“Ｌ”）のとき動作状態となる。

このような構成において、計数回路３１はパワーオンリセット信号バーＰＯＲが“Ｌ”のときは非活性状態となり、出力信号Ｘ２の値に関係なく、選択信号ＳＥＬ＜１＞として固定値“Ｌ”を出力する。

計数回路３１は、パワーオンリセット信号バーＰＯＲが“Ｈ”になると活性状態となり、入力信号Ｘ１の“Ｈ”立ち上がりをトリガとして、出力信号Ｘ２が信号レベルが“Ｌ”，“Ｈ”間で変化する。すなわち、入力信号Ｘ１の“Ｌ”及び“Ｈ”により規定される１周期毎に、出力信号Ｘ２が“Ｌ”“Ｈ”変化（“Ｌ”立ち下がり、あるいは“Ｈ”立ち上がり）が１回発生することになる。

デコード回路１５はストローブ信号ＳＴＲＢ及び選択信号ＳＥＬ＜１：２＞に基づきカウント信号バーＣＯＵＮＴを出力する。

図１４は図１０で示したデコード回路１５の内部構成を示す回路図である。同図に示すように、ＯＲゲートＧ３１は一方入力に選択信号ＳＥＬ＜１＞、他方入力に選択信号ＳＥＬ＜２＞を受け、インバータＧ３３はストローブ信号ＳＴＲＢを受ける。ＡＮＤゲートＧ３４は一方入力にＯＲゲートＧ３１の出力反転信号を受け、他方入力にインバータＧ３３の出力反転信号を受ける。そして、ＡＮＤゲートＧ３４の出力がカウント信号バーＣＯＵＮＴとなる。

図１５は図１０で示したカウンタリセット回路５の動作を示すタイミング図である。同図に示すように、パワーオンリセット信号バーＰＯＲが“Ｌ”の期間は、計数信号発生回路３０は非活性状態であるためカウント動作は行わない。すなわち、計数信号Ｌは“Ｈ”に、計数確定信号Ｔは“Ｌ”に固定され、計数回路３１，３２の選択信号ＳＥＬ＜１＞は“Ｌ”に固定される。

時刻ｔ１にいてパワーオンリセット信号バーＰＯＲが“Ｈ”に立ち上がることにより、パワーオンリセット信号バーＰＯＲによるリセット期間ＲＴ１は終了する。このとき、計数信号発生回路３０は活性状態となるため、発振起動信号ＲＥＮの“Ｈ”，“Ｌ”変化に応じて計数信号Ｌ及び計数確定信号Ｔが変化し、計数信号Ｌの“Ｌ”立ち下がりをトリガとして選択信号ＳＥＬ＜１＞が“Ｌ”，“Ｈ”間で信号変化し、計数回路３１の出力信号Ｘ２（選択信号ＳＥＬ＜１＞）の“Ｌ”立ち下がりをトリガとして選択信号ＳＥＬ＜２＞が“Ｌ”，“Ｈ”間で信号変化する。

そして、時刻ｔ２に計数確定信号Ｔ（ストローブ信号ＳＴＲＢ）に“Ｈ”の立ち上がり時に、選択信号ＳＥＬ＜１：２＞が共に“Ｌ”であることがデコード回路１５で検知されるため、カウント信号バーＣＯＵＮＴが“Ｈ”に立ち上がる。このとき、時刻ｔ１〜時刻ｔ２間のカウンタリセット回路５による追加リセット期間ＲＴ２が終了する。

このように、デコード回路１５は、動作時における初期状態としてリセット状態を指示する活性状態（“Ｌ”）のカウント信号バーＣＯＵＮＴを出力し、活性状態時に発振起動信号ＲＥＮの“Ｈ”立ち上がり（活性状態遷移）を４回検出すると、選択信号ＳＥＬ＜１＞及び選択信号ＳＥＬ＜２＞が共に“Ｌ”となり、この状態でストローブ信号ＳＴＲＢが“Ｈ”になった段階で、はじめてカウント信号バーＣＯＵＮＴをリセット期間終了を指示する“Ｈ”（非活性状態）に立ち上げる。このカウント信号バーＣＯＵＮＴはリセット期間設定用信号として機能する。

（パワーオンリセット信号発生回路）
図１６は図１で示したパワーオンリセット信号発生回路６の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するＰＭＯＳトランジスタＱ２１，Ｑ２２のソースが共通に電源exＶddに接続され、ＰＭＯＳトランジスタＱ２１のドレインが自身のゲート及びＮＭＯＳトランジスタＱ２５のドレインに接続され、ＰＭＯＳトランジスタＱ２２のドレインはＮＭＯＳトランジスタＱ２７のドレイン及びＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４のゲートに接続される。

ＮＭＯＳトランジスタＱ２５のゲートは電源exＶddに接続され、ソースはＮＭＯＳトランジスタＱ２６のドレインに接続される。ＮＭＯＳトランジスタＱ２６のゲートに基準電圧ＶＲＥＦを受け、ソースに内部降圧電源電位ＶＤＤを受ける。

ＮＭＯＳトランジスタＱ２７はゲートに内部降圧電源電位ＶＤＤを受け、ソースがＮＭＯＳトランジスタＱ２８のドレインに接続され、ＮＭＯＳトランジスタＱ２８はゲートにメモリセルプレート電源電位ＶＣＰを受け、ソースが接地される。

ＰＭＯＳトランジスタＱ２３及びＮＭＯＳトランジスタＱ２４によりＣＭＯＳ構成のインバータを構成する。すなわち、ＰＭＯＳトランジスタＱ２３のソースは電源exＶddに接続され、ＮＭＯＳトランジスタＱ２４のソースは接地され、ＰＭＯＳトランジスタＱ２３のドレイン、ＮＭＯＳトランジスタＱ２４のドレイン間のノードＮ２より得られる信号がパワーオンリセット信号バーＰＯＲとなる。

なお、メモリセルプレート電源電位ＶＣＰは内部降圧電源電位ＶＤＤの１／２の電位であり、図１６において示したＮＭＯＳトランジスタＱ２４〜Ｑ２８の閾値電圧をｎＶthとする。また、ＰＭＯＳトランジスタＱ２１，Ｑ２２のトランジスタサイズはＮＭＯＳトランジスタＱ２７，Ｑ２８のトランジスタサイズに比べて十分大きなサイズで形成される。

このような構成において、パワーオンリセット信号発生回路６は、「（ＶＲＥＦ−ＶＤＤ）＞ｎＶth」（第１条件）あるいは「ＶＣＰ＜ｎＶth」（第２条件）のときリセット状態を指示する“Ｌ”のパワーオンリセット信号バーＰＯＲを出力する。

上記第１条件を満足する場合、ＮＭＯＳトランジスタＱ２６がオン状態となり、トランジスタサイズが比較的大きいＰＭＯＳトランジスタＱ２１，Ｑ２２より構成されるカレントミラー回路による電源供給されるため、ＰＭＯＳトランジスタＱ２３，ＮＭＯＳトランジスタＱ２４より構成されるＣＭＯＳインバータの入力であるノードＮ２０電位は“Ｈ”となる。仮に、ＮＭＯＳトランジスタＱ２７，Ｑ２８が共にオン状態である場合でも、ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２７，Ｑ２８とのトランジスタサイズの違いによって、ノードＮ２０の電位は“Ｈ”となる。したがって、パワーオンリセット信号バーＰＯＲは“Ｌ”となる。

上記第２条件を満足する場合、ＮＭＯＳトランジスタＱ２８はオフ状態となる。この場合、ＮＭＯＳトランジスタＱ２６がオフで上記カレントミラー回路による電源供給が行われていなくとも、ＰＭＯＳトランジスタＱ２２を流れるリーク電流によってノードＮ２０は“Ｈ”に充電される。したがって、パワーオンリセット信号バーＰＯＲは“Ｌ”となる。

図１７は図１６で示したパワーオンリセット信号発生回路６の動作説明用のタイミング図である。同図に示すように、外部電源電圧である電源exＶddの立ち上がり時及び安定状態となる時刻ｔ１に至るまでは、上記第１条件及び第２条件の少なくとも一つは満足するため、パワーオンリセット信号バーＰＯＲは“Ｌ”信号を維持する。そして、時刻ｔ１以降は、上記第１条件及び第２条件共に満足しなくなるため、パワーオンリセット信号バーＰＯＲは“Ｈ”に立ち上がる。

（アクティブ降圧回路用制御回路）
図１８は図１で示したアクティブ降圧回路用制御回路３の内部構成を示す回路図である。同図に示すように、インバータＧ４１はパワーオンリセット信号バーＰＯＲを受け、出力信号としてパワーアップ信号ＰＵＰ＿ＡＣＴを出力する。

インバータＧ４３はチップ選択信号バーＣＳＷを受ける。ＮＯＲゲートＧ４４は一方入力にインバータＧ４３の出力を受け、他方入力にアドレス遷移検出信号ＡＴＤを受ける。３入力のＯＲゲートＧ４２は、第１入力にパワーオンリセット信号バーＰＯＲの反転信号、第２入力にカウント信号バーＣＯＵＮＴの反転信号、第３入力にＮＯＲゲートＧ４４の出力反転信号を受ける。このＯＲゲートＧ４２の出力信号が活性化信号ＶＡＣＴとなる。

インバータＧ４５の入力はＯＲゲートＧ４２の出力に接続され、インバータＧ４６の入力はインバータＧ４５の出力に接続される。

遅延機能付きインバータ３５はＰＭＯＳトランジスタＱ３１、ＮＭＯＳトランジスタＱ３２、抵抗Ｒ１１及びキャパシタＣ２１から構成される。ＰＭＯＳトランジスタＱ３１，抵抗Ｒ１１及びＮＭＯＳトランジスタＱ３２は電源，接地間に直列に接続され、入力部となるＰＭＯＳトランジスタＱ３１及びＮＭＯＳトランジスタＱ３２のゲートがインバータＧ４６の出力に接続される。また、ＰＭＯＳトランジスタＱ３１のドレイン，接地間にキャパシタＣ２１が設けられる。

このような構成の遅延機能付きインバータ３５はインバータＧ４６の出力信号を抵抗Ｒ１１及びキャパシタＣ２１のＲＣ時定数で決定される遅延時間遅延させた後、ＰＭＯＳトランジスタＱ３１のドレインであるノードＮ３より得られる出力信号として、インバータＧ４６の出力信号の反転値を出力する。

ＮＯＲゲートＧ４７は一方入力がインバータＧ４５の出力に接続され、他方入力が遅延機能付きインバータ３５の出力（ノードＮ３）に接続される。ＡＮＤゲートＧ４８は一方入力にインバータＧ４５の出力反転信号を受け、他方入力にＮＯＲゲートＧ４７の反転信号を受ける。このＡＮＤゲートＧ４８の出力信号がプリセット信号ＰＲＥＳＥＴとなる。

このような構成において、パワーオンリセット信号バーＰＯＲ、カウント信号バーＣＯＵＮＴ、チップ選択信号バーＣＳＷ及びアドレス遷移検出信号ＡＴＤのうち、少なくとも一つが活性状態（パワーオンリセット信号バーＰＯＲ、カウント信号バーＣＯＵＮＴ及びチップ選択信号バーＣＳＷの場合は“Ｌ”状態、アドレス遷移検出信号ＡＴＤの場合は“Ｈ”状態）のとき、活性化信号ＶＡＣＴは活性状態（“Ｈ”）となる。

一方、プリセット信号ＰＲＥＳＥＴは通常は“Ｌ”であり、活性化信号ＶＡＣＴの“Ｌ”から“Ｈ”への遷移をトリガとして、遅延機能付きインバータ３５の遅延時間分、“Ｈ”となるショートパルスを発生する。

また、パワーアップ信号ＰＵＰ＿ＡＣＴは、パワーオンリセット信号バーＰＯＲが“Ｌ”のとき、活性状態（“Ｈ”）となる。

（スタンバイ降圧回路）
図１９は図１で示したスタンバイ降圧回路１の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するＰＭＯＳトランジスタＱ４１及びＱ４２はソースが共通に電源exＶddに接続され、ＰＭＯＳトランジスタＱ４２のゲート，ドレイン間は共通に接続される。

一方、ゲート電極に基準電圧ＶＲＥＦ及び分圧信号ＶＦＢＳを受け、ソースがノードＮ４で共通接続されるＮＭＯＳトランジスタＱ４３及びＱ４４は互いに差動対を構成し、ＮＭＯＳトランジスタＱ４３のドレインはＰＭＯＳトランジスタＱ４１のドレインに接続され、ＮＭＯＳトランジスタＱ４４のドレインはＰＭＯＳトランジスタＱ４２のドレインに接続される。また、ノードＮ４，接地間にＮＭＯＳトランジスタＱ４５が介挿され、ＮＭＯＳトランジスタＱ４５のゲートに定電流源制御信号ＶＮＣＯＮＳＴを受ける。

一方、電源exＶdd，接地間に、ＰＭＯＳトランジスタＱ４６、抵抗Ｒ１２及び抵抗Ｒ１３が直列に接続される。ＰＭＯＳトランジスタＱ４６のゲートはＮＭＯＳトランジスタＱ４３のドレインに接続され、抵抗Ｒ１２，Ｒ１３間のノードＮ５より得られる信号が分圧信号ＶＦＢＳとなる。そして、ＰＭＯＳトランジスタＱ４６のドレイン，抵抗Ｒ１２間のノードＮ６より得られる電圧が内部降圧電源電位ＶＤＤ（第２の内部電位）となる。

このような構成のスタンバイ降圧回路１は、定電流源制御信号ＶＮＣＯＮＳＴが“Ｈ”のとき活性状態となり、内部降圧電源電位ＶＤＤは電源exＶddが降圧された所望の設定電位に設定される。すなわち、基準電圧ＶＲＥＦと分圧信号ＶＦＢＳとが一致するレベルになるようにＰＭＯＳトランジスタＱ４６のゲート電位が制御される。このように、スタンバイ降圧回路１は第２の内部電位発生回路（その１）として機能する。

（アクティブ降圧回路）
図２０は図１で示したアクティブ降圧回路２の内部構成を示す回路図である。同図に示すように、ゲートを共有しカレントミラーを構成するＰＭＯＳトランジスタＱ５１及びＱ５２はソースが共通に電源exＶddに接続され、ＰＭＯＳトランジスタＱ５２のゲート，ドレイン間は共通に接続される。また、ゲートを共有しカレントミラーを構成するＰＭＯＳトランジスタＱ５３及びＱ５４はソースが共通に電源exＶddに接続され、ＰＭＯＳトランジスタＱ５３のゲート，ドレイン間は共通に接続される。

一方、ゲート電極に基準電圧ＶＲＥＦ及び分圧信号ＶＦＢＳを受け、ソースがノードＮ７で共通接続されるＮＭＯＳトランジスタＱ５５及びＱ５６は互いに差動対を構成し、ＮＭＯＳトランジスタＱ５５のドレインはＰＭＯＳトランジスタＱ５２のドレインに接続され、ＮＭＯＳトランジスタＱ５６のドレインはＰＭＯＳトランジスタＱ５３のドレインに接続される。また、ノードＮ７，接地間にＮＭＯＳトランジスタＱ６１〜Ｑ６３が並列に介挿され、ＮＭＯＳトランジスタＱ６１はゲートにプリセット信号ＰＲＥＳＥＴを受け、ＮＭＯＳトランジスタＱ６２はゲートにパワーアップ信号ＰＵＰ＿ＡＣＴを受け、ＮＭＯＳトランジスタＱ６３はゲートに活性化信号ＶＡＣＴを受ける。

さらに、ゲートを共有しカレントミラーを構成するＮＭＯＳトランジスタＱ５７及びＱ５８はソースが共通に接地され、ＮＭＯＳトランジスタＱ５７のゲート，ドレイン間は共通に接続される。そして、ＮＭＯＳトランジスタＱ５７のドレインがＰＭＯＳトランジスタＱ５１のドレインに接続され、ＮＭＯＳトランジスタＱ５８のドレインがＰＭＯＳトランジスタＱ５４のドレインに接続される。

一方、電源exＶdd，接地間に、ＰＭＯＳトランジスタＱ５９、抵抗Ｒ１４、抵抗Ｒ１５及びＮＭＯＳトランジスタＱ６０が直列に接続される。ＰＭＯＳトランジスタＱ５９のゲートはＰＭＯＳトランジスタＱ５４のドレインに接続され、抵抗Ｒ１４，Ｒ１５間のノードＮ８より得られる信号が分圧信号ＶＦＢＡとなる。そして、ＰＭＯＳトランジスタＱ５９のドレイン，抵抗Ｒ１４間のノードＮ９より得られる電圧が内部降圧電源電位ＶＤＤとなる。なお、ＰＭＯＳトランジスタＱ５９のトランジスタサイズは、図１９で示したスタンバイ降圧回路１の内部降圧電源電位ＶＤＤ供給用のＰＭＯＳトランジスタＱ４６のトランジスタサイズに比べ、十分大きく設定される。

このような構成のアクティブ降圧回路２は、活性化信号ＶＡＣＴが“Ｈ”のとき活性状態となり、内部降圧電源電位ＶＤＤは電源exＶddが降圧された所定の設定電位に設定される。すなわち、基準電圧ＶＲＥＦと分圧信号ＶＦＢＡとが一致するレベルになるようにＰＭＯＳトランジスタＱ５９のゲート電位が制御される。このように、アクティブ降圧回路２は、スタンバイ降圧回路１と共に第２の内部電位発生回路（その２）として機能する。

例えば、基準電圧ＶＲＥＦより分圧信号ＶＦＢＡが低下すると、ＰＭＯＳトランジスタＱ５３，Ｑ５４のゲート電位が上昇するため、ＰＭＯＳトランジスタＱ５３，Ｑ５４より構成される第１のカレントミラー回路による電流は減少し、その結果、ＰＭＯＳトランジスタＱ５４のドレイン電流が減少する。

一方、ＰＭＯＳトランジスタＱ５１，Ｑ５２のゲート電位は低下するため、ＰＭＯＳトランジスタＱ５１，Ｑ５２より構成される第２のカレントミラー回路による電流は増加し、ＮＭＯＳトランジスタＱ５７，Ｑ５８より構成される第２のカレントミラー回路によってＮＭＯＳトランジスタＱ５８のドレイン電流は上昇する。

その結果、ＰＭＯＳトランジスタＱ５９のゲート電位は低下するため、ＰＭＯＳトランジスタＱ５９はより強くオン状態となるため、内部降圧電源電位ＶＤＤは上昇し、分圧信号ＶＦＢＡも上昇し、基準電圧ＶＲＥＦに近づく方向に制御される。このように、基準電圧ＶＲＥＦと分圧信号ＶＦＢＡとが一致するレベルになるようにＰＭＯＳトランジスタＱ５９のゲート電位が制御されながら、内部降圧電源電位ＶＤＤが供給される。

なお、プリセット信号ＰＲＥＳＥＴ及びパワーアップ信号ＰＵＰ＿ＡＣＴは、ノードＮ７を流れる定電流量の増加させるため一時的に“Ｈ”となる。例えば、プリセット信号ＰＲＥＳＥＴはチップ選択時等に一時的に“Ｈ”となり、パワーアップ信号ＰＵＰ＿ＡＣＴは電源投入直後等に一時的に“Ｈ”となる。

図２１〜図２３は本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。

これらの図に示すように、電源投入直後からパワーオンリセット信号バーＰＯＲは“Ｌ”に立ち下がる若しくはカウント信号バーＣＯＵＮＴ“Ｌ”となるため、活性化信号ＶＡＣＴが“Ｈ”となり、アクティブ降圧回路２は電源投入直後に速やかに活性化される。

そして、電源exＶddが安定状態となった後の時刻ｔ１（図２１参照）において、メモリセルプレート電源電位ＶＣＰがＮＭＯＳトランジスタＱ２８（図１６参照）の閾値電圧ｎＶthを超えるため、パワーオンリセット信号バーＰＯＲが“Ｈ”（２．６Ｖ程度）に立ち上がる。

しかしながら、図２３に示すように、時刻ｔ１には発振起動信号ＲＥＮの“Ｈ”パルスは発生しておらず、カウント信号バーＣＯＵＮＴが“Ｌ”（０Ｖ）を維持する。したがって、活性化信号ＶＡＣＴは“Ｈ”を維持することによりアクティブ降圧回路２の活性化は維持される。

その後、発振起動信号ＲＥＮの４回目の“Ｈ”パルス発生がカウンタリセット回路５によってカウントされると、カウント信号バーＣＯＵＮＴが“Ｈ”に立ち上がる。その結果、電源投入直後のスタンバイ時にはチップ選択信号バーＣＳＷは“Ｈ”、アドレス遷移検出信号ＡＴＤは“Ｌ”であるため、活性化信号ＶＡＣＴが“Ｌ”に立ち下がるため、アクティブ降圧回路２は非活性状態となる。

このように、本実施の形態では、電源投入直後に必ず発生する発振起動信号ＲＥＮの“Ｈ”パルス数が４回カウントされるまでカウント信号バーＣＯＵＮＴは“Ｌ”を維持する。したがって、発振起動信号ＲＥＮを４回カウントするのに要する期間をアクティブ降圧回路２によって内部降圧電源電位ＶＤＤが所望の設定電位に確実に達する期間に設定することにより、電源投入後においてパワーオンリセット信号バーＰＯＲによるリセット期間ＲＴ１に関係なく、必ず内部降圧電源電位ＶＤＤを所望の設定電位に設定することができる。

カウント信号バーＣＯＵＮＴが“Ｌ”を出力し続ける期間（“Ｌ”維持期間）は、発振起動信号ＲＥＮの周期、つまり、昇圧電位ＶＰＰの電圧降下率と昇圧チャージポンプ１４の電流変換効率（本効率が高いと発振起動信号ＲＥＮの発生周期が長くなる傾向有り）とにより決定されるため、カウント信号バーＣＯＵＮＴの“Ｌ”維持期間がバラつくことが予想される。

しかし、本実施の形態に適用した低消費電力の半導体記憶装置では、長期間に渡り半導体記憶装置の消費電流が抑えられていれば良いため、アクティブ降圧回路２の活性期間が長期化する場合を想定しても、せいぜい数μ秒〜数秒の範囲と考えられるため、実用上の大きな問題とならない。

また、特許文献１のように、パワーオンリセット信号バーＰＯＲに基づくリセット信号を長期間出力し続けるために、遅延回路を採用することが考えられるが、前述したように、パワーオンリセット信号バーＰＯＲはその発生において確実性に欠ける問題がある。

さらに加えて、長時間の遅延時間を設定するためには、比較的大きな遅延回路を形成する必要が生じる。例えば、抵抗Ｒと容量Ｃとによって遅延回路を構成する場合、その遅延時間は単純に抵抗値と容量値との積で与えられる。この場合、遅延時間を２倍に増やすために、抵抗値と容量値との積を２倍、つまり抵抗素子もしくは容量素子形成用に２倍の素子面積が必要となり、集積度を大きく損ねることになるという別の問題が生じてしまう。

一方、本実施の形態では、カウンタリセット回路５によって“Ｌ”維持期間を設定しているため、“Ｌ”維持期間を長期化する場合は、カウンタリセット回路５内の計数回数を増やすことにより、回路面積の大幅の増大なく実現できる。

例えば、図１０で示した回路構成において、パワーオンリセット信号バーＰＯＲにより活性／非活性が制御され、計数回路３２の出力信号Ｘ２を自身の入力信号Ｘ１とする計数回路３３（破線で示す）を追加して、計数回路３３より選択信号ＳＥＬ＜３＞を出力するように変更し、デコード回路１５がストローブ信号ＳＴＲＢが“Ｈ”、選択信号ＳＥＬ＜１：３＞が全て“Ｌ”のときカウント信号バーＣＯＵＮＴを“Ｌ”にするように変更することにより、簡単に２倍の“Ｌ”維持期間を設定することができる。

また、計数回路３３及びデコード回路１５は共に単純な論理ゲートにより形成できるため、上記変更による回路面積の増加は、抵抗素子や容量素子の面積増加に比べて無視可能なレベルであるため、何ら問題はない。

このように、本実施の形態では、抵抗素子や容量素子等に比べ小さな回路面積で実現可能なカウンタリセット回路５のカウント信号バーＣＯＵＮＴによって、電源投入直後において、アクティブ降圧回路２による内部降圧電源電位ＶＤＤが所望の設定電位に達するに十分な期間、アクティブ降圧回路２を確実に活性状態にできるリセット期間を確保することができる。

すなわち、本実施の形態の半導体記憶装置は、カウンタリセット回路５を有することにより、電源投入後において最低限必要なリセット期間を確実に設定することができる。

前述したように、最悪のケースとして、パワーオンリセット信号発生回路６から“Ｌ”のパワーオンリセット信号バーＰＯＲが全く発生しないことも考えられる。この場合も、カウント信号バーＣＯＵＮＴが“Ｌ”の期間中においてアクティブ降圧回路２を活性状態にすることができるため、前述したように、カウンタリセット回路５の“Ｌ”維持期間をアクティブ降圧回路２による内部降圧電源電位ＶＤＤが所望の設定電位に十分達成可能な期間に設定しておくことにより、確実に内部降圧電源電位ＶＤＤを所望の設定電位に設定することができる。

また、カウンタリセット回路５の追加のみによって実現できるため、別途、抵抗素子及び容量素子による遅延回路や定電流源を用いた遅延回路を設ける場合に比べて、消費電力の増加も低く抑えることができる。

＜降圧電源回路系への適用＞
上述した実施の形態では、昇圧電位ＶＰＰを発生する昇圧電源回路４から発振起動信号ＲＥＮを出力する例を示したが、昇圧電源回路４に置き換えて降圧電位ＶＢＢを発生する降圧電源回路系を設ける構成も考えられる。すなわち、降圧電位ＶＢＢは外部より供給される接地電位を低レベル方向にレベルシフトさせて得られる内部電位であり、このような降圧電位ＶＢＢを内部電位として発生する内部電位発生回路部として機能する降圧電源回路系を昇圧電源回路４に置き換えることが可能である。

図２４は昇圧電源回路４の昇圧電位検出回路１２に対応する降圧電源回路系における降圧電位検出回路の内部構成を示す回路図である。

同図に示すように、降圧電位検出回路はＰＭＯＳトランジスタＱ１５，Ｑ１６、ＮＭＯＳトランジスタＱ１７〜Ｑ１９及びコンパレータ２３から構成される。ゲート共通のＰＭＯＳトランジスタＱ１５，Ｑ１６のソースは共に電源exＶddに接続される。ＰＭＯＳトランジスタＱ１５のドレインであるノードＮ２１はＮＭＯＳトランジスタＱ１７のドレインに接続され、ＰＭＯＳトランジスタＱ１６はゲート，ドレインは共通接続され、ドレインであるノードＮ２２はＮＭＯＳトランジスタＱ１８のドレインに接続される。

ＮＭＯＳトランジスタＱ１７及びＱ１８はゲートに共通のバイアス信号ＢＩＡＳＢが付与され、ＮＭＯＳトランジスタＱ１７のソースはゲート，ドレイン共通のＮＭＯＳトランジスタＱ１９のドレインに接続され、ＮＭＯＳトランジスタＱ１９のソースに降圧電位ＶＢＢが設定される。一方、ＮＭＯＳトランジスタＱ１８のソースは接地される。

そして、ノードＮ２１がコンパレータ２３の正入力にノードＮ２２がコンパレータ２３の負入力に接続され、コンパレータ２３の出力が発振起動信号ＲＥＮ２となる。

このような構成において、バイアス信号ＢＩＡＳＢとしてＮＭＯＳトランジスタＱ１７及びＱ１８がオンするレベルの電位（低消費電力で駆動する場合はＮＭＯＳトランジスタＱ１７及びＱ１８の閾値電圧より若干高めの電位）を付与すると、ＰＭＯＳトランジスタＱ１５及びＱ１６はカレントミラー回路を構成するため、ノードＮ２１及びＮ２２には同一電流量が流れる。したがって、ノードＮ２１は電源exＶdd，降圧電位ＶＢＢ間の所定電位に分圧されるためノードＮ２１の電位は降圧電位ＶＢＢの変動に伴い変動し、一方、ノードＮ２２は電源exＶdd，接地電位間の所定の基準電位に設定される。

したがって、降圧電位ＶＢＢが十分降圧しノードＮ２１の電位がノードＮ２２の基準電位より低い場合は発振起動信号ＲＥＮ２は“Ｌ”となり、降圧電位ＶＢＢの降圧レベルが不十分でノードＮ２１の電位がノードＮ２２の基準電位より高い場合は発振起動信号ＲＥＮ２は“Ｈ”となる。その結果、発振起動信号ＲＥＮ２は、昇圧電位検出回路１２の発振起動信号ＲＥＮ同様、間欠的に“Ｈ”パルスを発生する信号となる。

図２５は降圧電位ＶＢＢ発生用の降圧チャージポンプの内部構成を示す回路図である。同図に示すように、チャージポンプ駆動信号発生回路２４は発振信号ＲＯＳＣを受け、発振信号ＲＯＳＣが発振している際、インバータＧ５１〜Ｇ５３にそれぞれ駆動信号Ｄ１１〜Ｄ１３を出力する。

インバータＧ５１の出力はキャパシタＣ１１の一方電極Ｃ１１Ｅに接続され、キャパシタＣ１１の他方電極Ｃ１１ＢはＰＭＯＳトランジスタＱ７０のドレイン及びＰＭＯＳトランジスタＱ７１及びＱ７２のゲートに接続される。

ＰＭＯＳトランジスタＱ７０はソース及びゲートが共通に接地電位に接続され、ＰＭＯＳトランジスタＱ７１及びＱ７２のソースは接地電位に接続される。

インバータＧ５２の出力はキャパシタＣ１２の一方電極Ｃ１２Ｅに接続され、キャパシタＣ１２の他方電極Ｃ１２ＢはＰＭＯＳトランジスタＱ７２のドレイン及びＰＭＯＳトランジスタＱ７３のゲートに共通接続される。

インバータＧ５３の出力はキャパシタＣ１３の一方電極Ｃ１３Ｅに接続され、キャパシタＣ１３の他方電極Ｃ１３ＢはＰＭＯＳトランジスタＱ７１のドレイン及びＰＭＯＳトランジスタＱ７３のソースに共通接続される。

図２６は図２５で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。同図に示すように、発振状態の発振信号ＲＯＳＣに基づき生成される駆動信号Ｄ１１〜Ｄ１３（図２６には図示せず）によってキャパシタＣ１１〜Ｃ１３の一方電極Ｃ１１Ｅ〜Ｃ１３Ｅの電位を設定し、キャパシタＣ１１〜Ｃ１３の容量結合を利用してそれぞれの他方電極Ｃ１１Ｂ〜Ｃ１３Ｂを変化させることにより、接地電位（０Ｖ）が降圧された降圧電位ＶＢＢ（−１．２Ｖ程度）を発生させている。

このような降圧電位検出回路及び降圧チャージポンプを内部に有する降圧電源回路系を設けることにより、昇圧電源回路４と同様に、電源投入直後に間欠的に“Ｈ”パルスを発生する発振起動信号ＲＥＮ２を生成することができるため、昇圧電源回路４に置き換えて降圧電位ＶＢＢを発生する降圧電源回路系を設けても同様な効果を奏する。

なお、本実施の形態では、半導体記憶装置について記載したが、電源投入後において最低限必要なリセット期間を確実に設定することが要求される半導体装置全般において本発明が適用可能であることは勿論である。

この発明の実施の形態である半導体記憶装置の内部降圧電源電位周辺部分の構成を示すブロック図である。 図１で示した基準電圧発生回路の内部構成を示す回路図である。 外部より供給される電源（電位）と、定電流源制御信号及び基準電圧との関係を示すグラフである。 図１で示した昇圧電源回路の内部構成を示すブロック図である。 図４で示した昇圧電位検出回路の内部構成を示す回路図である。 図４で示した昇圧電位検出回路による発振起動信号の発生タイミングを示すタイミング図である。 図４で示した発振回路の内部構成を示す回路図である。 図４で示した昇圧チャージポンプの内部構成を示す回路図である。 図８で示した昇圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。 図１で示したカウンタリセット回路の内部構成を示すブロック図である。 図１０で示した計数信号発生回路の内部構成を示す回路図である。 図１１で示したスイッチドインバータの内部構成を示す回路図である。 図１０で示した計数回路の内部構成を示す回路図である。 図１０で示したデコード回路の内部構成を示す回路図である。 図１０で示したカウンタリセット回路の動作説明用のタイミング図である。 図１で示したパワーオンリセット信号発生回路の内部構成を示す回路図である。 図１６で示したパワーオンリセット信号発生回路の動作説明用のタイミング図である。 図１で示したアクティブ降圧回路用制御回路の内部構成を示す回路図である。 図１で示したスタンバイ降圧回路の内部構成を示す回路図である。 図１で示したアクティブ降圧回路の内部構成を示す回路図である。 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。 本実施の形態による半導体記憶装置の電源投入直後の動作シミュレーションを示すグラフである。 降圧電位検出回路の内部構成を示す回路図である。 降圧チャージポンプの内部構成を示す回路図である。 図２５で示した降圧チャージポンプの動作のシミュレーション結果を示すタイミング図である。

符号の説明

１ スタンバイ降圧回路、２ アクティブ降圧回路、３ アクティブ降圧回路用制御回路、４ 昇圧電源回路、５ カウンタリセット回路、６ パワーオンリセット信号発生回路、７ 入力制御回路、８ アドレス遷移検出信号発生回路、１１ 基準電圧発生回路、１２ 昇圧電位検出回路、１３ 発振回路、１４ 昇圧チャージポンプ、１５ デコード回路、３０ 計数信号発生回路、３１〜３３ 計数回路。

Claims (3)

1. 外部より供給される外部電源電位を受けて、基準電圧を生成する基準電圧発生回路と、
   前記基準電圧を受けて、前記外部電源電位を所定方向にレベルシフトさせて得られる第１の内部電位を発生する第１の内部電位発生回路を備え、前記第１の内部電位発生回路は、内部電位発生用のチャージポンプと、前記チャージポンプを間欠的に活性化するための発振起動信号を前記基準電圧に基づき発生するチャージポンプ活性化回路部とを含み、
   前記発振起動信号の活性状態遷移回数の計数結果に基づき、電源投入後のリセット期間を規定するリセット期間設定用信号を出力するカウンタリセット回路をさらに備え、
   前記基準電圧発生回路は、前記外部電源電位の立ち上がり時に、前記外部電源の増加にしたがって上昇し、前記外部電源電位が閾値電位を超えると実質的に一定の値となる前記基準電圧を出力する、
   半導体装置。
2. 請求項１記載の半導体装置であって、
   前記チャージポンプ活性化回路部は、前記基準電圧と前記第１の内部電位を分圧した第１の内部電圧とを比較し、比較結果に応じて前記発振起動信号を生成する、
   半導体装置。
3. 請求項１あるいは請求項２記載の半導体装置であって、
   活性状態時に第２の内部電位を内部的に発生する第２の内部電位発生回路をさらに備え、前記第２の内部電位発生回路は、前記リセット期間設定用信号がリセット状態を指示する期間、活性状態となるように制御される、
   半導体装置。

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