JP4523200B2

JP4523200B2 - 画像処理装置

Info

Publication number: JP4523200B2
Application number: JP2001182228A
Authority: JP
Inventors: 伸一高田; 俊哉藤井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-06-15
Filing date: 2001-06-15
Publication date: 2010-08-11
Anticipated expiration: 2021-06-15
Also published as: JP2002374407A

Description

【０００１】
【発明の属する技術分野】
本発明は、補間フィルタを用いた画像処理装置に関する。
【０００２】
【従来の技術】
デジタルカメラなどデジタル画像を扱う分野において、補間フィルタ等を用いて画像を補間処理し、拡大、縮小する電子ズーム装置が知られている。
【０００３】
その補間演算は、補間関数としてサンプリングの定理で現れるｓｉｎ（πｘ）／（πｘ）を用いて、無制限個の画素に基づき補間することが望ましいが、そのためにメモリが無制限に必要となり不可能である。そこで、実際には簡単化した補間方法として、線形補間方式や３次畳み込み内挿方式などが用いられている。
【０００４】
まず、線形補間方式は、補間画素を、それに隣接した２画素を用いた補間により生成していく方式である。線形補間方式の補間関数Ｓ（ｘ）は、
（数１）
Ｓ（ｘ）＝１−｜ｘ｜（０≦｜ｘ｜＜１）
Ｓ（ｘ）＝０（｜ｘ｜≧１）
で表され、補間画素をｙ、その前後の画素をｘ_i、ｘ_i+1とし、生成されるアドレス位置をｕとすると、
（数２）
ｙ＝Ｓ（ｕ）ｘ_i＋Ｓ（１−ｕ）ｘ_i+1
となる。
【０００５】
図２は、線形補間方式で４／５倍に画像を縮小した時の例を示す模式図である。図２において、白丸が原画素（ＯＰ）、黒丸が補間画素（ＩＰ）、その下の数値は生成されるアドレス位置ｕを示している。画像を縮小する前の画素間を１とすると、縮小後の画素間は５／４になる。よって生成されるアドレス位置はｕ＝０、１／４、１／２、３／４と発生していく。この生成されるアドレス位置ｕから矢印のように隣接２画素を補間演算し補間画素を求めていく。また、上記（数１）からも分かるように、生成される画素と原画素が一致した場合は、図２の太い矢印のように、原画素をそのまま生成画素としている。
【０００６】
次に、３次畳み込み内挿方式は、補間画素を、その近傍にある４画素を用いた補間により生成していく方式である。３次畳み込み内挿方式の補間関数Ｔ（ｘ）は、
（数３）
Ｔ（ｘ）＝１−２｜ｘ｜²＋｜ｘ｜³ （０≦｜ｘ｜＜１）
Ｔ（ｘ）＝４−８｜ｘ｜＋５｜ｘ｜²−｜ｘ｜³ （１≦｜ｘ｜＜２）
Ｔ（ｘ）＝０（｜ｘ｜≧２）
で表され、補間画素をｙ、その前後の画素をｘ_i-1、ｘ_i、ｘ_i+1、ｘ_i+2とし、生成されるアドレス位置をｕとすると、
（数４）

となる。
【０００７】
図３は、３次畳み込み内挿方式で４／５倍に画像を縮小した時の例を示す模式図である。図３において、白丸が原画素（ＯＰ）、黒丸が補間画素（ＩＰ）、その下の数値は生成されるアドレス位置ｕを示している。図２と同じように、画像を縮小する前の画素間を１とすると、縮小後の画素間は５／４になる。よって生成されるアドレス位置はｕ＝０、１／４、１／２、３／４と発生していく。この生成されるアドレス位置ｕから矢印のように隣接する４画素を補間演算し補間画素を求めていく。また、この補間方式も、上記（数３）から分かるように、生成される画素と原画素が一致した場合は、図３の太い矢印のように、原画素をそのまま生成画素としている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記の補間方式には、次のような問題がある。
【０００９】
図４に、線形補間方式における周波数特性、図５に、３次畳み込み内挿方式における周波数特性を示す。図４および図５において、縦軸は正規化レベルを、横軸は周波数を表し、ｆｓはサンプリング周波数を示す。これらの図から分かるように、生成されるアドレス位置ｕによって、周波数特性の、特に高域の部分（ｆｓ／２部分）がばらついており、周波数特性のうねりが原理的に発生する。
【００１０】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、補間処理を行って画像を拡大／縮小した時に、生成するアドレス位置による周波数特性のばらつきを抑え、良質な画像が得られる画像処理装置を提供することにある。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の画像処理装置は、入力される画像データに対して補間処理を施し、画像サイズを変換する画像処理装置であって、原画像の画素と画素の間をｎ（ｎは自然数）分割したｎ個のアドレス位置のそれぞれに対応して、隣接するｍ（ｍは自然数）画素に乗じて補間処理を行なうためのｍ個の補間係数が予め格納された参照テーブルと、設定された倍率に応じて、生成するアドレス位置を設定する生成アドレス設定部と、生成アドレス設定部により設定されたアドレス位置に基づいて、参照テーブルに格納されている補間係数を選択する係数発生部とを備え、Ｋ１、Ｋ２、…、Ｋｍを補間係数、Ｘ１、Ｘ２、…、Ｘｍを前記補間処理に用いる画素データ、ＳＫをｉが１からｍまでの前記補間係数の和とした場合、前記補間処理され生成された画素データＹは、Ｙ＝（Ｋ１・Ｘ１＋Ｋ２・Ｘ２＋…＋Ｋｍ・Ｘｍ）／ＳＫで表され、前記補間係数の和ＳＫが２のｑ乗（ｑは整数）であり、前記補間処理に用いる画素データＸｒ（ｒは自然数で、１≦ｒ≦ｍ）と生成される画素データの前記アドレス位置が一致した場合、前記画素データＸｒに乗じられる補間係数Ｋｒについて、Ｋｒ＝ＳＫとならないように設定し、且つ他の補間係数が０以外の値であり、前記補間係数列の重心位置をｇとした場合、ｇ＝（Ｋ１×１＋Ｋ２×２＋……Ｋｍ×ｍ）／ＳＫ）を、それぞれ分割した前記アドレス位置に一致させたことを特徴とする。
【００１２】
前記の目的を達成するため、本発明に係る第２の画像処理装置は、上記構成の第１の画像処理装置において、入力される画像データに対して施される前記補間処理は、補間処理前と同一のサンプリングレートで施されることを特徴とする。
【００１３】
第１および第２の画像処理装置において、自然数ｎは２のｐ乗（ｐは自然数）であることを特徴とする。
【００１４】
また、第１および第２の画像処理装置において、自然数ｎは３２であることを特徴とする。
【００１５】
また、第１および第２の画像処理装置において、自然数ｍは５であることを特徴とする。
【００１６】
また、第１および第２の画像処理装置において、自然数ｎは３２であり、且つ自然数ｍは５であることを特徴とする。
【００２０】
上記の構成によれば、生成されるアドレス位置における周波数特性のばらつきを抑えることが出来るので、画像サイズを変換しても、画質の劣化が抑えられ、良質な画像を得ることが可能になる。
【００２１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２２】
図１は、本発明の一実施の形態による画像処理装置の構成例を示すブロック図である。なお、本実施形態においては、補間に用いる画素数ｍとして、ｍ＝５画素を使用して補間処理を行なう例について説明する。
【００２３】
図１において、１０１は入力画像データを記憶するフィールドメモリ、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは入力信号をそれぞれ１Ｈ期間（１水平走査期間）遅延させる遅延手段としてのラインメモリ、１０３は垂直５点補間を行う垂直補間回路、１０４は水平５点補間を行う水平補間回路である。
【００２４】
１０５ａは、垂直補間回路１０３から信号Ｓ４と信号選択回路１０５ｂからの信号Ｓ１８、Ｓ１９を受けて、倍率設定回路１０９からの信号Ｓ９の状態に基づいて、水平補間回路１０４への信号Ｓ６とラインメモリ１０６への信号Ｓ５とを選択出力する信号選択回路である。
【００２５】
１０５ｂは、ラインメモリ１０６からの信号Ｓ７と水平補間回路１０４からの信号Ｓ８を受けて、倍率設定回路１０９からの信号Ｓ９の状態に基づいて、信号選択回路１０５ａへの信号Ｓ１８、Ｓ１９と出力画像データＳ２０とを選択出力する信号選択回路である。
【００２６】
１０６は、信号選択回路１０５ａからの信号Ｓ５を記憶するラインメモリである。１０７は、生成アドレス設定回路１１０からの信号Ｓ１２に応じて、ルック・アップ・テーブル（ＬＵＴ）１０８から補間係数Ｓ１５を選択し、それを垂直補間回路１０３および水平補間回路１０４に供給する係数発生器である。
【００２７】
１０８は、画素と画素の間をｎ分割してｎ個のアドレスに分割し、生成するアドレス位置による周波数特性のばらつきを抑えられるように、それぞれのアドレスごとに補間係数値が格納されているＬＵＴである。
【００２８】
１０９は倍率設定回路であり、１１０は、倍率設定回路１０９で設定された倍率（信号Ｓ１０）から生成されるアドレスＳ１１を決定する生成アドレス設定回路、１１１は、生成アドレスＳ１１に応じて、フィールドメモリ１０１、ラインメモリ１０２ａ〜１０２ｄ、１０６に対するデータ書き込みおよび読み出しを制御するメモリ制御回路である。
【００２９】
次に、本実施形態の補間アルゴリズムについて説明する。なお、本アルゴリズムにおいては、水平および垂直方向とも同一のアルゴリズムである。
【００３０】
図６は、画素Ｃと画素Ｄの間に補間画素が生成される場合において、その画素Ｃと画素Ｄの間のアドレスを分割した時の模式図である。本実施形態においては、３２個にアドレスを分割し、生成された画素が分割したアドレスのどの位置に相当するかを求め、そのアドレス位置に相当する補間係数値をＬＵＴ１０８から読み出し、補間処理を行なう。
【００３１】
補間に用いる画素は、分割したアドレス位置をｈとすると、補間画素が生成されるアドレスがｈ＝０〜１５の場合は、画素Ａ、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅの５画素で補間し、ｈ＝１６〜３１の場合は、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅ、画素Ｆの５画素で補間する。
【００３２】
次に、補間処理に用いる補間係数値について説明する。図６に示すように、アドレスを３２分割しているので、アドレスｈ＝０〜３１とし、それぞれどのアドレスに生成されても周波数特性のばらつきを抑えるように補間係数値をＬＵＴ１０８に記憶させる。本実施形態では、補間に使用する画素を５画素としているので、図７のような補間係数値の表になる。図７のＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆは補間する原画像の画素を表し、Ｋが補間係数値を表す。
【００３３】
ここで、係数値Ｋについて説明する。それぞれのアドレス位置に定義される補間係数値の和は２のｑ乗になるように定義する。このことによって、回路規模の増大を抑えることが出来る。
【００３４】
また、補間係数値Ｋは、それぞれの分割した位置とそれに対応した補間係数列の重心位置が一致するように定義しておく。図８に、分割したアドレス位置をｈとした時の重心位置を示し、またアドレスｈ＜１６の場合を表したものである。そして、その分割したアドレス位置ｈに相当する補間係数列の重心位置をｇとすると、
（数５）

となる。ここで、補間係数値Ｋｈ０、Ｋｈ１、Ｋｈ２、Ｋｈ３、Ｋｈ４は、図７に示すように、それぞれ、ｈ＝１〜１５の場合の画素Ａ、Ｂ、Ｃ、Ｄ、Ｅに対応する補間係数値Ｋ００〜Ｋ１５０、Ｋ０１〜Ｋ１５１、Ｋ０２〜Ｋ１５２、Ｋ０３〜Ｋ１５３、Ｋ０４〜Ｋ１５４に相当する。
【００３５】
この重心ｇと、補間する５画素からみる分割したアドレス位置２＋ｈ／３２とが等しくなるように補間係数値を設定する。ｎ≧１６の場合も同じようにして、補間係数値を設定する。
【００３６】
このようにして補間係数値Ｋを設定していくと、画素と画素の間を分割する数ｎを２のｐ乗（本実施形態では、ｐ＝５）とすると、図７でも分かるように、ｈ＝１６を境に補間係数値Ｋが逆転しているような形になる。このことから、実際にＬＵＴ１０８に記憶させる補間係数値としては、ｈ＝０からｈ＝１６に対応する補間係数値を記憶しておけば良いことになり、回路規模を縮小することができる。
【００３７】
このように、重心の位置を一致させるように補間係数値を決めてＬＵＴ１０８に設定することで、アドレスのひずみを抑えることが出来る。そして、生成されたアドレス位置が分割したアドレス位置に一致しない場合は、近似を行い、分割したアドレス位置に生成されたものとして処理を行う。このことから、画素間を分割する数ｎが多いほど精度の良い補間処理を行うことができる。
【００３８】
また、原画素と補間画素の位置が一致した、つまりｈ＝０の時において、原画素をそのまま補間画素としないように係数値Ｋを設定する。つまり、図７において、補間係数Ｋ０２の値を補間係数値の和としないように設定し、係数値Ｋ００、係数値Ｋ０１、係数値Ｋ０３、係数値Ｋ０４をすべて「０」以外の値に設定して、原画素Ｃがそのまま補間画素とならないように補間係数値Ｋを設定する。このように、本実施形態によれば、図４および図５に示す従来の周波数特性とは異なり、分割したアドレス位置ｈ＝０に画素が生成されても周波数特性が平坦にならないようにすることで、生成されるアドレスによる特性のばらつきを抑えることが出来る。
【００３９】
以上、これらの考え方をもとに補間係数値を求めて、あらかじめＬＵＴ１０８に記憶させることにより、補間係数値を求める複雑な演算回路を設ける必要がなく、小規模な回路で高精細な補間処理を行うことが出来る。図９に、この補間アルゴリズムで処理を行った場合の周波数特性の一例を示す。図９に示すように、本実施形態は、分割したアドレス位置ｈ＝０に画素が生成されても、周波数特性を平坦化させないようにしていることに特徴があり、高域の部分でも、補間係数の値による周波数特性のばらつきが抑えられている。
【００４０】
また、補間に用いる画素については、生成アドレス位置がｈ＝０〜１５とｈ＝１６〜３１とで補間に用いる画素が１画素ずれることを説明した。その様子を図１０に示す。図１０において、生成されたアドレス位置が▲１▼の範囲にある場合、画素Ａ、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅを使って補間し、生成されたアドレス位置が▲２▼の範囲にある場合、画素Ｂ、画素Ｃ、画素Ｄ、画素Ｅ、画素Ｆを使って補間する。ｈ＝１６を境いに補間する画素を１ずつずらしていく。このことから、メモリ制御回路１１１は、生成されるアドレス位置がｈ＝１６を境いにして画素データの書き込み及び読み出しの制御を行う。
【００４１】
次に、図１を用いて本実施形態による画像処理装置における各部の動作について順を追って説明する。
【００４２】
まず、垂直補間回路１０３について説明する。垂直補間回路１０３は、フィールドメモリ１０１から読み出されたラインデータＳ２と、その１Ｈ期間前のラインデータＳ３ａ、２Ｈ期間前のラインデータＳ３ｂ、３Ｈ期間前のデータＳ３ｃ、４Ｈ期間前のデータＳ３ｄから１画素ずつ垂直５点補間を行う。なお、フィールドメモリ１０１、ラインメモリ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄはメモリ制御回路１１１により制御されている。
【００４３】
図１１は、垂直補間回路１０３の具体的な構成を示すブロック図である。図１１において、１１０１ａ、１１０１ｂ、１１０１ｃ、１１０１ｄ、１１０１ｅは、ラインデータＳ２、Ｓ３ａ、Ｓ３ｂ、Ｓ３ｃ、Ｓ３ｄそれぞれに、係数発生器１０７からの、前記の補間アルゴリズムに基づき求められた５つの係数ｋ０、ｋ１、ｋ２、ｋ３、ｋ４（信号Ｓ１３）を乗ずる乗算器である。１１０２はそれぞれの乗算器１１０１ａ、１１０１ｂ、１１０１ｃ、１１０１ｄ、１１０１ｅからの出力信号を加算する加算器であり、１１０３は加算器１１０２からの出力信号を１／（係数の和）倍して信号Ｓ４として出力する乗算器である。
【００４４】
次に、水平補間回路１０４について説明する。水平補間回路１０４は、信号選択回路１０５ａからの信号Ｓ６に対して水平５点補間を行う。図１２は、水平補間回路１０４の具体的な構成を示すブロック図である。図１２において、１２０１ａ、１２０１ｂ、１２０１ｃ、１２０１ｄは１画素分データを遅延させる遅延素子であり、１２０２ａ、１２０２ｂ、１２０２ｃ、１２０２ｄ、１２０２ｅはそれぞれ、各遅延素子により遅延された画像データに対して、係数発生器１０７からの、前記の補間アルゴリズムに基づき求められた５つの係数ｋ０、ｋ１、ｋ２、ｋ３、ｋ４を乗ずる乗算器であり、１２０３はそれぞれの乗算器１２０２ａ、１２０２ｂ、１２０２ｃ、１２０２ｄ、１２０２ｅからの出力信号を加算する加算器であり、１２０４は加算器１２０３からの出力を１／（係数の和）倍して信号Ｓ８として出力する乗算器である。
【００４５】
次に、信号選択回路１０５ａ、１０５ｂについて説明する。図１３は、信号選択回路１０５ａの具体的な構成を示すブロック図である。図１３において、倍率設定回路１０９からの信号Ｓ９が拡大時は０、縮小時は１であるとして、１３０１ａは、拡大時には垂直補間回路１０３からの信号Ｓ４を、縮小時には信号選択回路１０５ｂからの信号Ｓ１８を、信号Ｓ５として選択出力するセレクタであり、１３０１ｂは、拡大時には信号選択回路１０５ｂからの信号Ｓ１９を、縮小時には垂直補間回路１０３からの信号Ｓ４を、信号Ｓ６として選択出力するセレクタである。
【００４６】
図１４は、信号選択回路１０５ｂの具体的な構成を示すブロック図である。図１４において、倍率設定回路１０９からの信号Ｓ９が拡大時は０、縮小時は１であるとして、１４０１ａは、ラインメモリ１０６からの信号Ｓ７を、拡大時にはＳ１９として、縮小時には信号Ｓ１４００として選択出力するセレクタであり、１４０１ｂは、水平補間回路１０４からの信号Ｓ８を、拡大時には信号Ｓ１４０１として、縮小時には信号Ｓ１８として選択出力するセレクタであり、１４０１ｃは、拡大時にはセレクタ１４０１ｂからの信号Ｓ１４０１を、縮小時にはセレクタ１４０１ａからの信号Ｓ１４００を、信号Ｓ２０として選択出力するセレクタである。
【００４７】
図１５および図１６は、それぞれ、拡大時および縮小時における水平補間の信号の流れに着目した場合の構成を示す。拡大時は、図１５に示すように、垂直補間された信号Ｓ４を、初めにラインメモリ１０６に記憶させ、メモリ制御回路１１１からの信号Ｓ１６に従ってデータを読み出し、水平補間回路１０４に送って補間処理を行い、出力画像データＳ２０として出力させる。縮小時は、図１６に示すように、初めに水平補間回路１０４において補間処理を行い、メモリ制御回路からの信号Ｓ１６に従って必要なデータだけラインメモリ１０６に記憶させ、その後ラインメモリ１０６から順次読み出して、出力画像データＳ２０として出力させる。
【００４８】
このことから、メモリの読み出しレートを原画像のサンプリングレートと同じにすることにより、原画像データと補間後のデータを同じサンプリングレートにしている。
【００４９】
以下、本実施形態による画像処理装置の具体例について、拡大時と縮小時に分けて説明する。
【００５０】
まず、水平および垂直４／３倍の拡大時の場合について説明する。
【００５１】
初めに、生成アドレス回路１１０において生成されるアドレス位置を求める。図１７は、白丸が原画素（ＯＰ）の画素位置、黒丸が倍率４／３の場合に生成される画素（ＩＰ（４／３））の画素位置を示している。図１７において、原画素の画素間を１とすると、補間され生成される画素間は３／４になる。図６に示すように、アドレスを３２分割しているので、相当するアドレス位置を求めると、図１７に示すように、ｈ＝０、２４、１６、８の繰り返しになる。この生成されるアドレス位置ｈ（信号Ｓ１２）を係数発生器１０７に送る。係数発生器１０７は、アドレス位置ｈをもとにＬＵＴ１０８から相当するアドレス位置ｈでの係数値（信号Ｓ１５）を読み込み、垂直補間回路１０３および水平補間回路１０４へ送る。
【００５２】
図１８は、それぞれ生成されるアドレス位置において補間する画素を示している。図１８において、白丸が原画素、つまり補間に用いる画素を示している。黒丸は、補間されて生成された画素位置を示している。図１８に示すように、４／３倍に拡大の場合、４回に１回同じ画素で補間を行うことになる。よって、メモリ制御回路１１１は、垂直の場合には、４ラインに一度同じラインデータを、フィールドメモリ１０１、ラインメモリ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄから読み出すなどして、対応する補間画素を読み出し、垂直補間回路１０３で係数発生器１０７からの係数値をもとに補間処理を行い、水平の場合には、４画素に１度同じ画素データをラインメモリ１０６から読み出すなどして、対応する補間画素を読み出し、水平補間回路１０４で係数発生器１０７からの係数値をもとに補間処理を行う。
【００５３】
次に、水平および垂直４／５倍の縮小時について説明する。
【００５４】
初めに、生成アドレス回路１１０において生成されるアドレス位置を求める。図１９は、白丸が原画素（ＯＰ）の画素位置、黒丸が倍率４／５の場合に生成される画素（ＩＰ（４／５））の画素位置を示している。図１９において、原画素の画素間を１とすると、生成される画素間は５／４になる。図６に示すように、アドレスを３２分割しているので、相当するアドレス位置を求めると、図１９に示すように、ｈ＝０、８、１６、２４の繰り返しになる。この生成されるアドレス位置ｈ（信号Ｓ１２）を係数発生器１０７に送る。係数発生器１０７は、アドレス位置ｈをもとにＬＵＴ１０８から相当するアドレス位置ｈでの係数値（信号Ｓ１５）を読み込み、垂直補間回路１０３および水平補間回路１０４へ送る。
【００５５】
図２０は、それぞれ生成されるアドレス位置において補間する画素を示している。白丸が原画素、つまり補間に用いる画素を示している。黒丸は補間されて生成された画素位置を示している。図２０に示すように、４／５倍に縮小の場合、５回に１回補間に用いる原画素を一つ飛ばして補間を行うことになる。よって、メモリ制御回路１１１は、垂直の場合には、通常通りにフィールドメモリ１０１、ラインメモリ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄからラインデータを読み出し、垂直補間回路１０３で係数発生器１０７からの係数値をもとに補間処理を行い、水平補間回路１０４で係数発生器１０７からの係数値をもとに補間処理を行った後、垂直方向に対しては５ラインに１ラインを間引き、水平方向に対しては５画素に１画素を間引くなどしてラインメモリ１０６に記憶させて、必要なデータだけ取り込むことで、縮小処理を実現する。
【００５６】
なお、本実施形態では、水平と垂直を同倍率としたが、水平と垂直に対して別々の生成アドレス回路を設けることで、水平、垂直それぞれ異なる倍率で補間処理することも出来る。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、生成されるアドレス位置における周波数特性のばらつきを抑えることが出来るので、画像サイズを変換しても、画質の劣化が抑えられ、良質な画像を得ることが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る画像処理装置の構成例を示すブロック図
【図２】従来の線形補間方式で４／５倍に画像を縮小した時の例を示す模式図
【図３】従来の３次畳み込み方式で４／５倍に画像を縮小した時の例を示す模式図
【図４】従来の線形補間方式における生成アドレス位置ｕをパラメータとした補間処理による周波数特性を示す図
【図５】従来の３次畳み込み方式における生成アドレス位置ｕをパラメータとした補間処理による周波数特性を示す図
【図６】本発明の一実施形態における画素Ｃと画素Ｄの間に補間画素が生成される場合に、画素Ｃと画素Ｄの間のアドレスを分割した時の模式図
【図７】図１のＬＵＴ１０８に記憶させる補間係数を示す図
【図８】本発明の一実施形態における補間係数列の重心位置とアドレス位置との関係を示す図
【図９】本発明の一実施形態における補間処理による周波数特性を示す図
【図１０】本発明の一実施形態における生成されたアドレス位置での補間画素を示す模式図
【図１１】図１の垂直補間回路１０３の構成を示すブロック図
【図１２】図１の水平補間回路１０４の構成を示すブロック図
【図１３】図１の信号選択回路１０５ａの構成を示すブロック図
【図１４】図１の信号選択回路１０５ｂの構成を示すブロック図
【図１５】図１において拡大時の水平補間の信号流れに着目した場合の構成示すブロック図
【図１６】図１において縮小時の水平補間の信号流れに着目した場合の構成示すブロック図
【図１７】本発明の一実施形態における具体例として倍率４／３時の生成アドレス位置を示す模式図
【図１８】本発明の一実施形態における具体例として倍率４／３時の補間に用いる画素を示す模式図
【図１９】本発明の一実施形態における具体例として倍率４／５時の生成アドレス位置を示す模式図
【図２０】本発明の一実施形態における具体例として倍率４／５時の補間に用いる画素を示す模式図
【符号の説明】
１０１フィールドメモリ
１０２ａ〜１０２ｄラインメモリ
１０３垂直補間回路
１０４水平補間回路
１０５ａ、１０５ｂ信号選択回路
１０６ラインメモリ
１０７係数発生器
１０８ＬＵＴ
１０９倍率設定回路
１１０生成アドレス設定回路
１１１メモリ制御回路
１１０１ａ〜１１０１ｅ乗算器
１１０２加算器
１１０３乗算器
１２０１ａ〜１２０１ｄ遅延素子
１２０２ａ〜１２０２ｅ乗算器
１２０３加算器
１２０４乗算器
１３０１ａ、１３０１ｂセレクタ
１４０１ａ〜１４０１ｃセレクタ

Claims

入力される画像データに対して補間処理を施し、画像サイズを変換する画像処理装置であって、
原画像の画素と画素の間をｎ（ｎは自然数）分割したｎ個のアドレス位置のそれぞれに対応して、隣接するｍ（ｍは自然数）画素に乗じて補間処理を行なうためのｍ個の補間係数が予め格納された参照テーブルと、
設定された倍率に応じて、生成するアドレス位置を設定する生成アドレス設定部と、
前記生成アドレス設定部により設定された前記アドレス位置に基づいて、前記参照テーブルに格納されている前記補間係数を選択する係数発生部とを備え、
Ｋ１、Ｋ２、…、Ｋｍを補間係数、Ｘ１、Ｘ２、…、Ｘｍを前記補間処理に用いる画素データ、ＳＫをｉが１からｍまでの前記補間係数の和とした場合、前記補間処理され生成された画素データＹは、
Ｙ＝（Ｋ１・Ｘ１＋Ｋ２・Ｘ２＋…＋Ｋｍ・Ｘｍ）／ＳＫ
で表され、前記補間係数の和ＳＫが２のｑ乗（ｑは整数）であり、
前記補間処理に用いる画素データＸｒ（ｒは自然数で、１≦ｒ≦ｍ）と生成される画素データの前記アドレス位置が一致した場合、前記画素データＸｒに乗じられる補間係数Ｋｒについて、Ｋｒ＝ＳＫとならないように設定し、且つ他の補間係数が０以外の値であり、
前記補間係数列の重心位置をｇとした場合、
ｇ＝（Ｋ１×１＋Ｋ２×２＋……Ｋｍ×ｍ）／ＳＫ）を、それぞれ分割した前記アドレス位置に一致させたことを特徴とする画像処理装置。
入力される画像データに対して施される前記補間処理は、補間処理前と同一のサンプリングレートで施されることを特徴とする請求項１記載の画像処理装置。
前記自然数ｎは２のｐ乗（ｐは自然数）であることを特徴とする請求項１または２記載の画像処理装置。
前記自然数ｎは３２であることを特徴とする請求項１または２記載の画像処理装置。
前記自然数ｍは５であることを特徴とする請求項１または２記載の画像処理装置。
前記自然数ｎは３２であり、且つ前記自然数ｍは５であることを特徴とする請求項１または２記載の画像処理装置。