JP4523115B2

JP4523115B2 - Ferroelectric memory device and manufacturing method thereof

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Publication number: JP4523115B2
Application number: JP2000133093A
Authority: JP
Inventors: 正樹青木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-05-02
Filing date: 2000-05-02
Publication date: 2010-08-11
Anticipated expiration: 2020-05-02
Also published as: JP2001320028A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置及びその製造方法に関し、特に強誘電体膜の残留分極により電界効果トランジスタ（ＦＥＴ）のしきい値を制御して情報を記憶する強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
図７に、従来の金属−強誘電体−金属−絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリ装置の断面図を示す。シリコン基板１０１の表面のチャネル領域１０２の上に、ゲート絶縁膜１０５、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８がこの順番に積層されている。チャネル領域１０２の両側の基板表面層に、ソース領域１０３とドレイン領域１０４が形成されている。
【０００３】
シリコン基板１０１とコントロールゲート電極１０８との間に電圧を印加すると、強誘電体膜１０７が分極する。その後、印加電圧を０Ｖにしても、強誘電体膜１０７内に残留分極が残る。この残留分極の大きさ及び向きの変化により、ＭＦＭＩＳ型ＦＥＴのしきい値が変化する。しきい値の変化によるドレイン電流の大小を、情報の「０」と「１」に対応させることにより、１ビットの情報が記憶される。一つのトランジスタで１ビットの情報を記憶することができるため、原理的に、１トランジスタ−１キャパシタ型のメモリ装置等に比べて高集積化が可能である。
【０００４】
【発明が解決しようとする課題】
図７に示した従来の強誘電体メモリ装置においては、コントロールゲート電極１０８からゲート絶縁膜１０５までの積層構造が、エッチングにより加工される。コントロールゲート電極１０８及びフローティングゲート電極１０５は、ＰｔやＩｒ等で形成され、強誘電体膜１０７はＰｂ（Ｚｒ，Ｔｉ）Ｏ₃（ＰＺＴ）等で形成される。これらの膜の微細加工の困難さが、強誘電体メモリ装置の微細化の妨げになっている。
【０００５】
また、ゲート絶縁膜１０５からコントロールゲート電極１０８までの積層構造を形成した後に、ソース領域１０３及びドレイン領域１０４を形成するためのイオン注入が行われる。このため、注入された不純物を活性化するための熱処理時に、強誘電体膜１０７も高温環境に晒される。これにより、強誘電体膜１０７の残留分極特性が劣化してしまう。
【０００６】
また、チャネル領域１０２、ゲート絶縁膜１０５及びフローティングゲート電極１０６で構成されるゲートキャパシタと、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８で構成される強誘電体キャパシタとの面積が等しくなる。チャネル領域１０２とコントロールゲート電極１０８との間に印加した電圧は、ゲートキャパシタと強誘電体キャパシタとに分割される。強誘電体キャパシタに加わる電圧が小さいと、コントロールゲート電極１０８に大きな書込電圧を印加しなければならない。書込電圧を小さくするために、誘電率の低い強誘電体膜の開発が望まれている。
【０００７】
さらに、ＭＯＳトタンジスタの製造工程と、強誘電体キャパシタの製造工程とが混在するため、製造ラインの汚染が問題になる。
【０００８】
本発明の目的は、微細化しやすく、強誘電体膜の残留分極特性の劣化が生じにくい強誘電体メモリ装置及びその製造方法を提供することである。
【０００９】
本発明の他の目的は、書込電圧を低くすることが可能な強誘電体メモリ装置及びその製造方法を提供することである。
【００１０】
本発明のさらに他の目的は、製造ラインの汚染問題を回避することができる強誘電体メモリ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によると、
表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置が提供される。
【００１３】
上述の強誘電体メモリ装置では、フローティングゲート電極、強誘電体膜、及びコントロールゲート電極により構成される強誘電体キャパシタの実効面積が、チャネル領域、ゲート絶縁膜、及びフローティングゲート電極により構成されるゲートキャパシタの実効面積よりも小さい。このため、両者の実効面積が等しい場合に比べて、強誘電体キャパシタの静電容量が相対的に小さくなる。このため、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧を低くすることが可能になる。
【００１６】
本発明の他の観点によると、
表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に前記導電膜の一部を残した後、残された導電膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成し、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法が提供される。
【００１７】
強誘電体膜を形成する前に、ダミーゲート電極の両側に不純物が添加される。このため、強誘電体膜が、不純物を活性化するための高温環境に晒されない。これにより、強誘電体の劣化を防止することができる。
【００１８】
【発明の実施の形態】
図１に、本発明の実施例による強誘電体メモリ装置の断面図を示す。シリコン基板１の表面上に形成されたフィールド酸化膜２により活性領域が画定されている。活性領域内のチャネル領域１０の両側に、ｎ型不純物が添加されたソース領域１１及びドレイン領域１２が形成されている。
【００１９】
チャネル領域１０の表面上に、ゲート絶縁膜２０、フローティングゲート電極２１、強誘電体膜２２がこの順番に積層されている。ゲート絶縁膜２０は酸化シリコンで形成される。フローティングゲート電極２１は白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ₃）（以下、省略してＳＲＯと記す）、もしくはＩｒとＩｒＯ₂との２層で形成される。強誘電体膜２２はＰＺＴで形成されている。酸窒化シリコンからなる内側サイドウォール絶縁部２３が、強誘電体膜２２の側面を取り囲んでいる。
【００２０】
内側サイドウォール絶縁部２３の外周面が、その下のフローティングゲート電極２１の側面に滑らかに繋がっている。ゲート絶縁膜２０、フローティングゲート電極２１、及び内側サイドウォール絶縁部２３が、一つの滑らかな外周面を画定する。すなわち、強誘電体膜２２は、フローティングゲート電極２１の上面のうち、その外周部近傍を除いた領域に接する。
【００２１】
内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなっている。言い換えれば、フローティングゲート電極２１から離れるに従って、強誘電体膜２２の外周面が外側に広がっている。このため、フローティングゲート電極２１に接触している強誘電体膜２２の下面の面積が、その上面の面積よりも小さい。ゲート絶縁膜２０、フローティングゲート電極２１及び内側サイドウォール絶縁部２３の外周面上に、外側サイドウォール絶縁部２４が形成されている。
【００２２】
シリコン基板１の上に酸化シリコンからなる層間絶縁膜３０が形成されている。層間絶縁膜３０は、外側サイドウォール絶縁部２４の外周面に接する。層間絶縁膜３０の上面は平坦化されており、その高さは強誘電体膜２２の上面に整合している。
【００２３】
強誘電体膜２２の上に、コントロールゲート電極２５が形成されている。コントロールゲート電極２５は、Ｐｔ膜、Ｉｒ膜、Ｉｒ膜とＩｒＯ₂膜との２層、もしくはＳＲＯ膜等で構成される。コントロールゲート電極２５は、図１の紙面に垂直な方向に延在し、ワード線を構成する。
【００２４】
コントロールゲート電極２５を覆うように、層間絶縁膜３０の上に他の層間絶縁膜４０が形成されている。層間絶縁膜４０は、例えば酸化シリコンで形成される。コンタクトホール４１が、ドレイン領域１２に対応する位置において、層間絶縁膜３０と４０との２層を貫通する。コンタクトホール４５内にタングステンプラグ４５が埋め込まれている。タングステンプラグ４５は、ドレイン領域１２に電気的に接続される。
【００２５】
層間絶縁膜４０の表面上にビット線５０が形成されている。ビット線５０は、アルミニウム（Ａｌ）で形成され、タングステンプラグ４５に電気的に接続されている。このビット線５０は、コントロールゲート電極２５で構成されるワード線と交差する方向、すなわち図１の横方向に延在する。
【００２６】
次に、図２〜図４を参照して、図１に示した強誘電体メモリ装置の製造方法について説明する。
【００２７】
図２（Ａ）に示す状態までの工程を説明する。シリコン基板１の表面にフィールド酸化膜２を形成し、フィールド酸化膜２に囲まれた活性領域を画定する。活性領域の表面を熱酸化し、酸化シリコン膜を形成する。酸化シリコン膜上に、ｎ⁺型ポリシリコン膜を形成する。この酸化シリコン膜とポリシリコン膜とをパターニングし、チャネル領域１０の上にゲート絶縁膜２０及びダミーゲート電極３１を残す。
【００２８】
ゲート絶縁膜２０とダミーゲート電極３１との側面上に、外側サイドウォール絶縁部２４を形成する。外側サイドウォール絶縁部２４は、化学気相成長（ＣＶＤ）により基板全面上に酸化シリコン膜を堆積した後、異方性の反応性イオンエッチング（ＲＩＥ）を行うことにより形成される。
【００２９】
ダミーゲート電極３１及び外側サイドウォール絶縁部２４をマスクとして、活性領域の表面層にｎ型不純物、例えばリン（Ｐ）をイオン注入する。１０００℃で１０秒程度のラピッドサーマルアニール（ＲＴＡ）を行い、注入された不純物を活性化する。チャネル領域１０の両側に、ｎ型のソース領域１１及びドレイン領域１２が形成される。
【００３０】
図２（Ｂ）に示すように、基板上に酸化シリコンからなる層間絶縁膜３０を堆積する。層間絶縁膜３０の堆積は、例えばＣＶＤにより行われる。ダミーゲート電極３１及び外側サイドウォール絶縁部２４が、層間絶縁膜３０で覆われる。
【００３１】
図２（Ｃ）に示すように、層間絶縁膜３０の表面を平坦化し、ダミーゲート電極３１の上面を露出させる。層間絶縁膜３０の平坦化は、例えば化学機械研磨（ＣＭＰ）により行われる。
【００３２】
図３（Ｄ）に示すように、ダミーゲート電極３１を除去する。ダミーゲート電極３１の除去は、Ｃｌ₂とＢＣｌ₃との混合ガスを用いたドライエッチングにより行われる。ダミーゲート電極３１の跡に開口３２が形成される。開口３２の底面にゲート絶縁膜２０が露出する。なお、このゲート絶縁膜２０をウェットエッチングにより除去し、開口３２の底面に露出したチャネル領域１０の表面を熱酸化して再度ゲート絶縁膜を形成してもよい。
【００３３】
図３（Ｅ）に示すように、基板全面上にＰｔ膜２１Ａをスパッタリングにより堆積する。開口３２内がＰｔ膜２１Ａで埋め込まれる。なお、Ｐｔ膜２１Ａの代わりに、Ｉｒ膜やＳＲＯ膜を堆積してもよい。
【００３４】
図３（Ｆ）に示すように、層間絶縁膜３０の上のＰｔ膜２１Ａを、ＣＭＰにより除去する。このＣＭＰは、例えばダイヤモンド砥粒と濃度５〜１０重量％のフタル酸カリウム研磨液とを用いて行う。また、研磨布として比較的柔らかいもの、例えばロデール社製のＳＵＢＡ４００等を用いる。層間絶縁膜３０の上面が露出した後も、ＣＭＰを続ける。柔らかい研磨布を用いているため、シンキングが生じ、開口３２内の一部のＰｔ膜２１Ａも除去される。開口３２の底に、Ｐｔからなるフローティングゲート電極２１が残る。
【００３５】
図４（Ｇ）に示すように、フローティングゲート電極２１よりも上の開口３２の内周面上に、内側サイドウォール絶縁部２３を形成する。内側サイドウォール絶縁部２３は、全面にＣＶＤにより酸化シリコン膜を堆積した後、異方性エッチングを行うことにより形成される。内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなる。このため、内側サイドウォール絶縁部２３で囲まれた開口３２内の空間は、上方の開口面が広がった形状を有する。
【００３６】
スピンコート法を用い、基板全面上にＰＺＴ膜２２Ａを形成する。スピンコート後、６５０℃で１時間程度の熱処理を行い、ＰＺＴ膜２２Ａの結晶化を行う。内側サイドウォール絶縁部２３で囲まれた開口３２内がＰＺＴ膜２２Ａで埋め込まれる。開口３２内の空間が、上方の広がった形状を有するため、開口３２内にＰＺＴ膜２２Ａを容易に埋め込むことができる。
【００３７】
図４（Ｈ）に示すように、層間絶縁膜３０の上面よりも上のＰＺＴ膜２２Ａを、ＣＭＰにより除去する。内側サイドウォール絶縁部２３で囲まれた開口３２内にＰＺＴからなる強誘電体膜３２が残る。ＰＺＴ膜２２ＡのＣＭＰは、例えばアルミナ砥粒（例えばロデール社製のＩＣ１０００）及び濃度５〜１０重量％のフタル酸カリウム研磨液を用いて行う。
【００３８】
図４（Ｉ）に示すように、強誘電体膜２２の表面上にコントロールゲート電極２５を形成する。コントロールゲート電極２５は、Ｐｔ膜を形成した後、このＰｔ膜をパターニングすることにより形成される。コントロールゲート電極２５を埋め込むように、層間絶縁膜３０の上に２層目の層間絶縁膜４０を形成する。２層目の層間絶縁膜４０は、酸化シリコン膜をＣＶＤにより堆積した後、ＣＭＰで表面の平坦化を行うことにより形成される。
【００３９】
図１に示すように、層間絶縁膜３０と４０の２層を貫通するコンタクトホール４５を形成する。コンタクトホール４５内を埋め込むタングステンプラグ４５を形成する。タングステンプラグ４５は、全面にタングステン膜を形成した後、このタングステン膜をエッチバックすることにより形成される。２層目の層間絶縁膜４０の上にＡｌからなるビット線５０を形成する。ビット線５０は、Ａｌ膜を堆積した後、このＡｌ膜をパターニングすることにより形成される。
【００４０】
図５に、ＭＦＭＩＳ型ＦＥＴの等価回路図を示す。チャネル領域１０、ゲート絶縁膜２０、及びフローティングゲート電極２１により構成されるゲートキャパシタＣ_oxと、フローティングゲート電極２１、強誘電体膜２２、及びコントロールゲート電極２５により構成される強誘電体キャパシタＣ_fとの直列回路が形成される。コントロールゲート電極２５とチャネル領域１０との間に印加される電圧をＶ_cc、強誘電体キャパシタＣ_fに加わる電圧をＶ_f、ゲートキャパシタＣ_ox及び強誘電体キャパシタＣ_fの静電容量をそれぞれＣ_ox及びＣ_fとすると、
【００４１】
【数１】
Ｖ_f＝｛Ｃ_ox／（Ｃ_ox＋Ｃ_f）｝Ｖ_cc ・・・（１）
が成立する。
【００４２】
強誘電体キャパシタＣ_fに加わる電圧Ｖ_fを大きくするために、静電容量Ｃ_oxに対してＣ_fを相対的に小さくすることが好ましい。実用的には、
【００４３】
【数２】
Ｃ_f＜Ｃ_ox ・・・（２）
とすることが好ましい。
【００４４】
一般的に、強誘電体の誘電率は、酸化シリコンの誘電率の１００倍程度である。また、経験上、強誘電体膜２２の膜厚をゲート絶縁膜２０の膜厚の２０倍程度以下に抑えることが実用的であることがわかっている。これらの条件を考慮し、かつ上記式（２）を満足するためには、強誘電体キャパシタＣ_fの実効面積を、ゲートキャパシタＣ_oxの実効面積の２０％以下にすればよい。また、強誘電体膜２２の残留分極による蓄積電荷量の変化を、ＭＦＭＩＳ型ＦＥＴのしきい値変動として余裕をもって判別するために、強誘電体キャパシタＣ_fの実効面積を、ゲートキャパシタＣ_oxの実効面積の５％以上とすることが好ましい。
【００４５】
図１において、強誘電体膜２２の下面の面積をＳ_f、フローティングゲート電極２１とチャネル領域１０とが対向している領域の面積をＳ_oxとする。上述の好適条件は、
【００４６】
【数３】
０．０５≦Ｓ_f／Ｓ_ox≦０．２
と表される。
【００４７】
上記実施例では、Ｐｔ等のフローティングゲート電極や強誘電体膜のパターニングを行う必要がない。このため、これらの層のパターニングに起因する微細化の困難さを回避できる。また、図２（Ａ）の工程でソース及びドレイン領域１１及び１２を形成した後、図４（Ｇ）の工程で強誘電体膜２２Ａの形成を行う。このため、強誘電体膜形成後の高温熱処理を行う必要がない。これにより、強誘電体膜の劣化を防止することができる。
【００４８】
さらに、上記実施例の場合には、図３（Ｄ）の開口３２を形成するまでの工程が、ＭＯＳＦＥＴ作製工程であり、図３（Ｅ）のＰｔ膜２１Ａの形成以降が強誘電体キャパシタの作製工程になる。このため、ＭＯＳＦＥＴ作製工程と強誘電体キャパシタの作製工程とを分離しやすい。従って、製造ラインの汚染による歩留まり低下を回避することができる。
【００４９】
また、上記実施例では、図３（Ｄ）の工程において、ダミーゲート電極３１を完全に除去したが、開口３２の底部にダミーゲート電極３１の一部を残しておいてもよい。この場合、図１のゲート絶縁膜２０とフローティングゲート電極２１との間にダミーゲート電極３１が残る。ダミーゲート電極３１をｎ⁺型ポリシリコンで形成しておけば、ＭＦＭＩＳ型ＦＥＴの動作上問題は生じない。図３（Ｄ）に示した工程でゲート絶縁膜２０が露出しないため、ゲート絶縁膜２０のダメージを軽減することができる。
【００５０】
次に、図６を参照して、他の実施例による強誘電体メモリ装置について説明する。上記実施例では、図４（Ｇ）の工程で、内側サイドウォール絶縁部２３を形成した。強誘電体膜２２として誘電率のより小さな材料を用い、ゲート絶縁膜２０として誘電率のより大きな材料を用いると、上述の式（２）が成立しやすくなる。従って、図６に示すように、必ずしも内側サイドウォール絶縁部を形成する必要はない。内側サイドウォール絶縁部が形成されない場合には、強誘電体膜２２の外周面が、フローティングゲート電極２１の外周面に滑らかに繋がる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５２】
（付記１）表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５３】
（付記２）前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記１に記載の強誘電体メモリ装置。
【００５４】
（付記３）表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたフローティングゲート電極と、
前記フローティングゲート電極の上に配置され、該フローティングゲート電極の側面に滑らかに連続した側面を有する強誘電体膜と、
前記ゲート絶縁膜、フローティングゲート電極、及び強誘電体膜の側面を覆う外側サイドウォール絶縁部と、
前記半導体基板の表面を覆い、前記強誘電体膜の上面に滑らかに繋がる上面を有する層間絶縁膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５５】
（付記４）前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記３に記載の強誘電体メモリ装置。
【００５６】
（付記５）表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成する工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法。
【００５７】
（付記６）前記開口内に前記導電体膜の一部を残した後、さらに、残された導電体膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程を含み、前記強誘電体膜を形成する工程において、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む付記５に記載の強誘電体メモリ装置の製造方法。
【００５８】
（付記７）前記ダミーゲート電極を形成した後、さらに、該ダミーゲート電極の側面上に外側サイドウォール絶縁部を形成する工程を含み、前記不純物を添加する工程が、前記ダミーゲート電極と外側サイドウォール絶縁部とをマスクとして前記半導体領域の表面層に不純物をイオン注入する工程を含む付記５または６に記載の強誘電体メモリ装置の製造方法。
【００５９】
（付記８）前記ダミーゲート電極を除去する工程において、前記第１の絶縁膜上に該ダミーゲート電極の一部を残す付記５〜７のいずれかに記載の強誘電体メモリ装置の製造方法。
【００６０】
【発明の効果】
以上説明したように、本発明によると、ＭＦＭＩＳ型ＦＥＴの強誘電体キャパシタの実効面積を、チャネル領域とフローティングゲート電極との間のキャパシタの実効面積に比べて小さくすることができる。これにより、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧の低電圧化を図ることが可能になる。
【００６１】
また、ソース及びドレイン領域が形成された後に、強誘電体膜が形成される。
強誘電体膜が、ソース及びドレイン領域形成のための熱処理を経験しないため、熱処理による強誘電体膜の劣化を防止することができる。また、フォトリソグラフィを用いた強誘電体膜のパターニング工程がないため、微細化を妨げる一つの要因が回避される。
【図面の簡単な説明】
【図１】本発明の実施例による強誘電体メモリ装置の断面図である。
【図２】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その１）である。
【図３】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その２）である。
【図４】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その３）である。
【図５】ＭＦＭＩＳ型ＦＥＴの等価回路図である。
【図６】本発明の他の実施例による強誘電体メモリ装置の断面図である。
【図７】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
１シリコン基板
２フィールド酸化膜
１０チャネル領域
１１ソース領域
１２ドレイン領域
２０ゲート絶縁膜
２１フローティングゲート電極
２２強誘電体膜
２３内側サイドウォール絶縁部
２４外側サイドウォール絶縁部
２５コントロールゲート電極
３０、４０層間絶縁膜
３１ダミーゲート電極
３２開口[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a ferroelectric memory device and a manufacturing method thereof, and more particularly, to a ferroelectric memory device that stores information by controlling a threshold value of a field effect transistor (FET) by remanent polarization of a ferroelectric film and a manufacturing method thereof. Regarding the method.
[0002]
[Prior art]
FIG. 7 shows a cross-sectional view of a conventional ferroelectric memory device having a metal-ferroelectric-metal-insulator-semiconductor (MFMIS) structure. On the channel region 102 on the surface of the silicon substrate 101, a gate insulating film 105, a floating gate electrode 106, a ferroelectric film 107, and a control gate electrode 108 are laminated in this order. A source region 103 and a drain region 104 are formed in the substrate surface layer on both sides of the channel region 102.
[0003]
When a voltage is applied between the silicon substrate 101 and the control gate electrode 108, the ferroelectric film 107 is polarized. Thereafter, even if the applied voltage is set to 0 V, residual polarization remains in the ferroelectric film 107. The threshold value of the MFMIS FET changes due to the change in the magnitude and direction of the remanent polarization. One-bit information is stored by associating the magnitude of the drain current due to the change in threshold value with information “0” and “1”. Since one bit of information can be stored in one transistor, in principle, higher integration is possible compared to a one-transistor-one capacitor type memory device or the like.
[0004]
[Problems to be solved by the invention]
In the conventional ferroelectric memory device shown in FIG. 7, the laminated structure from the control gate electrode 108 to the gate insulating film 105 is processed by etching. The control gate electrode 108 and the floating gate electrode 105 are formed of Pt, Ir or the like, and the ferroelectric film 107 is formed of Pb (Zr, Ti) O ₃ (PZT) or the like. The difficulty in fine processing of these films hinders the miniaturization of ferroelectric memory devices.
[0005]
In addition, after forming the stacked structure from the gate insulating film 105 to the control gate electrode 108, ion implantation for forming the source region 103 and the drain region 104 is performed. For this reason, the ferroelectric film 107 is also exposed to a high temperature environment during the heat treatment for activating the implanted impurities. As a result, the remanent polarization characteristic of the ferroelectric film 107 is deteriorated.
[0006]
Further, the area of the gate capacitor composed of the channel region 102, the gate insulating film 105 and the floating gate electrode 106, and the ferroelectric capacitor composed of the floating gate electrode 106, the ferroelectric film 107, and the control gate electrode 108. Are equal. A voltage applied between the channel region 102 and the control gate electrode 108 is divided into a gate capacitor and a ferroelectric capacitor. When the voltage applied to the ferroelectric capacitor is small, a large write voltage must be applied to the control gate electrode 108. In order to reduce the write voltage, it is desired to develop a ferroelectric film having a low dielectric constant.
[0007]
Furthermore, since the manufacturing process of the MOS transistor and the manufacturing process of the ferroelectric capacitor are mixed, the contamination of the manufacturing line becomes a problem.
[0008]
An object of the present invention is to provide a ferroelectric memory device that is easy to be miniaturized and hardly causes deterioration of the remanent polarization characteristics of a ferroelectric film, and a method for manufacturing the same.
[0009]
Another object of the present invention is to provide a ferroelectric memory device capable of lowering a write voltage and a method for manufacturing the same.
[0010]
Still another object of the present invention is to provide a method of manufacturing a ferroelectric memory device that can avoid the problem of contamination of the manufacturing line.
[0011]
[Means for Solving the Problems]
According to one aspect of the invention,
A substrate having a semiconductor region on the surface;
A source region and a drain region disposed on both sides of a channel region in the semiconductor region;
A first interlayer insulating film disposed on the surface of the semiconductor substrate and provided with an opening on the channel region;
A gate insulating film covering the channel region at the bottom of the opening;
A floating gate electrode disposed on the gate insulating film and filled in a part of the space on the semiconductor substrate side in the opening;
An inner sidewall insulating part formed on the inner peripheral surface of the opening above the upper surface of the floating gate electrode;
A ferroelectric film that fills a space in the opening surrounded by the inner sidewall insulating portion;
A ferroelectric memory device having a control gate electrode disposed on the ferroelectric film is provided.
[0013]
In the above-described ferroelectric memory device is configured, the floating gate electrode, the ferroelectric film, and the effective area of the formed ferroelectric capacitor by the control gate electrode, the channel region, a gate insulating film, and a floating gate electrode It is smaller than the effective area of the gate capacitor. For this reason, compared with the case where both effective area is equal, the electrostatic capacitance of a ferroelectric capacitor becomes relatively small. For this reason, the voltage applied to the ferroelectric capacitor increases, and the write voltage can be lowered.
[0016]
According to another aspect of the invention,
Covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film;
Forming a dummy gate electrode on a partial region of the first insulating film;
Adding an impurity to the surface layer of the semiconductor region on both sides of the dummy gate electrode;
Forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode;
Planarizing the upper surface of the interlayer insulating film and exposing the upper surface of the dummy gate electrode;
Removing the dummy gate electrode and leaving an opening in the trace of the dummy gate electrode;
Forming a conductive film on the interlayer insulating film so as to fill the opening;
Removing the conductive film deposited on the interlayer insulating film, removing a part of the conductive film in the opening, and leaving a part of the conductive film on a bottom surface in the opening;
Forming a sidewall insulating portion on the inner peripheral surface of the opening above the remaining conductive film after leaving a part of the conductive film in the opening;
A ferroelectric film is formed on the conductive film and the interlayer insulating film remaining in the opening, and a space in the opening surrounded by the inner sidewall insulating portion is filled with the ferroelectric film. Process,
Removing the ferroelectric film above the upper surface of the interlayer insulating film, leaving a part of the ferroelectric film in the opening;
There is provided a method of manufacturing a ferroelectric memory device, including a step of forming a control gate electrode on the ferroelectric film remaining in the opening.
[0017]
Before forming the ferroelectric film, impurities are added to both sides of the dummy gate electrode. For this reason, the ferroelectric film is not exposed to a high temperature environment for activating the impurities. Thereby, deterioration of the ferroelectric can be prevented.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a sectional view of a ferroelectric memory device according to an embodiment of the present invention. An active region is defined by a field oxide film 2 formed on the surface of the silicon substrate 1. A source region 11 and a drain region 12 to which an n-type impurity is added are formed on both sides of the channel region 10 in the active region.
[0019]
On the surface of the channel region 10, a gate insulating film 20, a floating gate electrode 21, and a ferroelectric film 22 are laminated in this order. The gate insulating film 20 is made of silicon oxide. The floating gate electrode 21 is formed of platinum (Pt), iridium (Ir), strontium ruthenium oxide (SrRuO ₃ ) (hereinafter abbreviated as SRO), or two layers of Ir and IrO ₂ . The ferroelectric film 22 is made of PZT. An inner sidewall insulating portion 23 made of silicon oxynitride surrounds the side surface of the ferroelectric film 22.
[0020]
The outer peripheral surface of the inner side wall insulating portion 23 is smoothly connected to the side surface of the floating gate electrode 21 therebelow. The gate insulating film 20, the floating gate electrode 21, and the inner sidewall insulating portion 23 define one smooth outer peripheral surface. That is, the ferroelectric film 22 is in contact with a region of the upper surface of the floating gate electrode 21 except for the vicinity of the outer peripheral portion thereof.
[0021]
The inner sidewall insulating portion 23 is thinner as it is away from the floating gate electrode 21. In other words, as the distance from the floating gate electrode 21 increases, the outer peripheral surface of the ferroelectric film 22 spreads outward. For this reason, the area of the lower surface of the ferroelectric film 22 in contact with the floating gate electrode 21 is smaller than the area of the upper surface. On the outer peripheral surfaces of the gate insulating film 20, the floating gate electrode 21, and the inner sidewall insulating portion 23, an outer sidewall insulating portion 24 is formed.
[0022]
An interlayer insulating film 30 made of silicon oxide is formed on the silicon substrate 1. The interlayer insulating film 30 is in contact with the outer peripheral surface of the outer sidewall insulating portion 24. The upper surface of the interlayer insulating film 30 is flattened, and the height thereof matches the upper surface of the ferroelectric film 22.
[0023]
A control gate electrode 25 is formed on the ferroelectric film 22. The control gate electrode 25 is composed of a Pt film, an Ir film, two layers of an Ir film and an IrO ₂ film, or an SRO film. The control gate electrode 25 extends in a direction perpendicular to the paper surface of FIG. 1 and constitutes a word line.
[0024]
Another interlayer insulating film 40 is formed on the interlayer insulating film 30 so as to cover the control gate electrode 25. The interlayer insulating film 40 is made of, for example, silicon oxide. Contact hole 41 penetrates through two layers of interlayer insulating films 30 and 40 at a position corresponding to drain region 12. A tungsten plug 45 is embedded in the contact hole 45. The tungsten plug 45 is electrically connected to the drain region 12.
[0025]
A bit line 50 is formed on the surface of the interlayer insulating film 40. The bit line 50 is made of aluminum (Al) and is electrically connected to the tungsten plug 45. The bit line 50 extends in the direction intersecting with the word line formed by the control gate electrode 25, that is, in the horizontal direction in FIG.
[0026]
Next, a method for manufacturing the ferroelectric memory device shown in FIG. 1 will be described with reference to FIGS.
[0027]
Steps up to the state shown in FIG. A field oxide film 2 is formed on the surface of the silicon substrate 1 to define an active region surrounded by the field oxide film 2. The surface of the active region is thermally oxidized to form a silicon oxide film. An n ⁺ type polysilicon film is formed on the silicon oxide film. The silicon oxide film and the polysilicon film are patterned to leave the gate insulating film 20 and the dummy gate electrode 31 on the channel region 10.
[0028]
On the side surfaces of the gate insulating film 20 and the dummy gate electrode 31, the outer side wall insulating portion 24 is formed. The outer sidewall insulating part 24 is formed by depositing a silicon oxide film on the entire surface of the substrate by chemical vapor deposition (CVD) and then performing anisotropic reactive ion etching (RIE).
[0029]
Using the dummy gate electrode 31 and the outer sidewall insulating portion 24 as a mask, an n-type impurity such as phosphorus (P) is ion-implanted into the surface layer of the active region. Rapid thermal annealing (RTA) is performed at 1000 ° C. for about 10 seconds to activate the implanted impurities. An n-type source region 11 and drain region 12 are formed on both sides of the channel region 10.
[0030]
As shown in FIG. 2B, an interlayer insulating film 30 made of silicon oxide is deposited on the substrate. The interlayer insulating film 30 is deposited by, for example, CVD. The dummy gate electrode 31 and the outer sidewall insulating portion 24 are covered with the interlayer insulating film 30.
[0031]
As shown in FIG. 2C, the surface of the interlayer insulating film 30 is flattened, and the upper surface of the dummy gate electrode 31 is exposed. The planarization of the interlayer insulating film 30 is performed by, for example, chemical mechanical polishing (CMP).
[0032]
As shown in FIG. 3D, the dummy gate electrode 31 is removed. The dummy gate electrode 31 is removed by dry etching using a mixed gas of Cl ₂ and BCl ₃ . An opening 32 is formed in the trace of the dummy gate electrode 31. The gate insulating film 20 is exposed on the bottom surface of the opening 32. The gate insulating film 20 may be removed by wet etching, and the surface of the channel region 10 exposed at the bottom surface of the opening 32 may be thermally oxidized to form a gate insulating film again.
[0033]
As shown in FIG. 3E, a Pt film 21A is deposited on the entire surface of the substrate by sputtering. The opening 32 is filled with the Pt film 21A. In place of the Pt film 21A, an Ir film or an SRO film may be deposited.
[0034]
As shown in FIG. 3F, the Pt film 21A on the interlayer insulating film 30 is removed by CMP. This CMP is performed using, for example, diamond abrasive grains and a potassium phthalate polishing liquid having a concentration of 5 to 10% by weight. Further, a relatively soft cloth such as SUBA400 manufactured by Rodel is used as the polishing cloth. CMP is continued even after the upper surface of the interlayer insulating film 30 is exposed. Since a soft polishing cloth is used, sinking occurs and a part of the Pt film 21A in the opening 32 is also removed. The floating gate electrode 21 made of Pt remains at the bottom of the opening 32.
[0035]
As shown in FIG. 4G, the inner sidewall insulating portion 23 is formed on the inner peripheral surface of the opening 32 above the floating gate electrode 21. The inner sidewall insulating part 23 is formed by depositing a silicon oxide film on the entire surface by CVD and then performing anisotropic etching. The inner side wall insulating portion 23 becomes thinner as the distance from the floating gate electrode 21 increases. For this reason, the space in the opening 32 surrounded by the inner sidewall insulating portion 23 has a shape in which the upper opening surface is widened.
[0036]
A PZT film 22A is formed on the entire surface of the substrate using a spin coating method. After spin coating, heat treatment is performed at 650 ° C. for about 1 hour to crystallize the PZT film 22A. The opening 32 surrounded by the inner sidewall insulating portion 23 is filled with the PZT film 22A. Since the space in the opening 32 has a shape that expands upward, the PZT film 22A can be easily embedded in the opening 32.
[0037]
As shown in FIG. 4H, the PZT film 22A above the upper surface of the interlayer insulating film 30 is removed by CMP. A ferroelectric film 32 made of PZT remains in the opening 32 surrounded by the inner sidewall insulating portion 23. The CMP of the PZT film 22A is performed using, for example, alumina abrasive grains (for example, IC1000 manufactured by Rodel) and a potassium phthalate polishing liquid having a concentration of 5 to 10% by weight.
[0038]
As shown in FIG. 4I, a control gate electrode 25 is formed on the surface of the ferroelectric film 22. The control gate electrode 25 is formed by forming a Pt film and then patterning the Pt film. A second interlayer insulating film 40 is formed on the interlayer insulating film 30 so as to embed the control gate electrode 25. The second interlayer insulating film 40 is formed by depositing a silicon oxide film by CVD and then planarizing the surface by CMP.
[0039]
As shown in FIG. 1, a contact hole 45 penetrating through two layers of interlayer insulating films 30 and 40 is formed. A tungsten plug 45 filling the contact hole 45 is formed. The tungsten plug 45 is formed by forming a tungsten film on the entire surface and then etching back the tungsten film. A bit line 50 made of Al is formed on the second interlayer insulating film 40. The bit line 50 is formed by depositing an Al film and then patterning the Al film.
[0040]
FIG. 5 shows an equivalent circuit diagram of the MFMIS type FET. A gate capacitor C _ox constituted by the channel region 10, the gate insulating film 20 and the floating gate electrode 21, and a ferroelectric capacitor C _f constituted by the floating gate electrode 21, the ferroelectric film 22 and the control gate electrode 25. A series circuit is formed. The voltage applied between the control gate electrode 25 and the channel region 10 is V _cc , the voltage applied to the ferroelectric capacitor C _f is V _f , and the capacitances of the gate capacitor C _ox and the ferroelectric capacitor C _f are respectively set. _Let C _ox and C _f be
[0041]
[Expression 1]
V _f = {C _ox / (C _ox + C _f )} V _cc (1)
Is established.
[0042]
In order to increase the voltage V _f applied to the ferroelectric capacitor C _f , it is preferable to decrease C _f relative to the capacitance C _ox . In practice,
[0043]
[Expression 2]
C _f <C _ox (2)
It is preferable that
[0044]
In general, the dielectric constant of a ferroelectric is about 100 times that of silicon oxide. Further, experience has shown that it is practical to limit the thickness of the ferroelectric film 22 to about 20 times or less the thickness of the gate insulating film 20. In consideration of these conditions and satisfying the above equation (2), the effective area of the ferroelectric capacitor C _f may be set to 20% or less of the effective area of the gate capacitor C _ox . Further, in order to discriminate the change in the accumulated charge amount due to the remanent polarization of the ferroelectric film 22 as a threshold fluctuation of the MFMIS FET, the effective area of the ferroelectric capacitor C _f is set to the value of the gate capacitor C _ox . It is preferable to be 5% or more of the effective area.
[0045]
In FIG. 1, the area of the lower surface of the ferroelectric film 22 is S _f , and the area of the region where the floating gate electrode 21 and the channel region 10 face each other is S _ox . The above preferred conditions are:
[0046]
[Equation 3]
0.05 ≦ S _f / S _ox ≦ 0.2
It is expressed.
[0047]
In the above embodiment, there is no need to pattern the floating gate electrode such as Pt or the ferroelectric film. For this reason, the difficulty of miniaturization resulting from the patterning of these layers can be avoided. Further, after forming the source and drain regions 11 and 12 in the step of FIG. 2A, the ferroelectric film 22A is formed in the step of FIG. 4G. For this reason, it is not necessary to perform high-temperature heat treatment after forming the ferroelectric film. Thereby, deterioration of the ferroelectric film can be prevented.
[0048]
Further, in the case of the above embodiment, the process until the opening 32 in FIG. 3D is formed is the MOSFET manufacturing process, and the process after the formation of the Pt film 21A in FIG. It becomes a manufacturing process. For this reason, it is easy to separate the MOSFET manufacturing process and the ferroelectric capacitor manufacturing process. Therefore, it is possible to avoid a decrease in yield due to contamination of the production line.
[0049]
In the above embodiment, the dummy gate electrode 31 is completely removed in the step of FIG. 3D, but a part of the dummy gate electrode 31 may be left at the bottom of the opening 32. In this case, the dummy gate electrode 31 remains between the gate insulating film 20 and the floating gate electrode 21 in FIG. If the dummy gate electrode 31 is formed of n ⁺ type polysilicon, no problem occurs in the operation of the MFMIS type FET. Since the gate insulating film 20 is not exposed in the process shown in FIG. 3D, damage to the gate insulating film 20 can be reduced.
[0050]
Next, a ferroelectric memory device according to another embodiment will be described with reference to FIG. In the above embodiment, the inner sidewall insulating portion 23 is formed in the process of FIG. When a material having a lower dielectric constant is used as the ferroelectric film 22 and a material having a higher dielectric constant is used as the gate insulating film 20, the above-described formula (2) is easily established. Therefore, as shown in FIG. 6, it is not always necessary to form the inner sidewall insulating portion. When the inner side wall insulating portion is not formed, the outer peripheral surface of the ferroelectric film 22 is smoothly connected to the outer peripheral surface of the floating gate electrode 21.
[0051]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
[0052]
(Appendix 1) a substrate having a semiconductor region on the surface;
A source region and a drain region disposed on both sides of a channel region in the semiconductor region;
A first interlayer insulating film disposed on the surface of the semiconductor substrate and provided with an opening on the channel region;
A gate insulating film covering the channel region at the bottom of the opening;
A floating gate electrode disposed on the gate insulating film and filled in a part of the space on the semiconductor substrate side in the opening;
An inner sidewall insulating part formed on the inner peripheral surface of the opening above the upper surface of the floating gate electrode;
A ferroelectric film filling the space in the opening surrounded by the sidewall insulating portion;
A ferroelectric memory device having a control gate electrode disposed on the ferroelectric film.
[0053]
(Supplementary note 2) The ferroelectric memory device according to supplementary note 1, wherein the floating gate electrode includes a polysilicon film disposed on the gate insulating film side and a conductive film disposed on the ferroelectric film side.
[0054]
(Appendix 3) a substrate having a semiconductor region on the surface;
A source region and a drain region disposed on both sides of a channel region in the semiconductor region;
A gate insulating film formed on the surface of the channel region;
A floating gate electrode disposed on the gate insulating film;
A ferroelectric film disposed on the floating gate electrode and having a side surface smoothly continuous with the side surface of the floating gate electrode;
An outer side wall insulating portion covering side surfaces of the gate insulating film, the floating gate electrode, and the ferroelectric film;
An interlayer insulating film covering the surface of the semiconductor substrate and having an upper surface smoothly connected to the upper surface of the ferroelectric film;
A ferroelectric memory device having a control gate electrode disposed on the ferroelectric film.
[0055]
(Supplementary note 4) The ferroelectric memory device according to supplementary note 3, wherein the floating gate electrode includes a polysilicon film disposed on the gate insulating film side and a conductive film disposed on the ferroelectric film side.
[0056]
(Supplementary Note 5) A step of covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film;
Forming a dummy gate electrode on a partial region of the first insulating film;
Adding an impurity to the surface layer of the semiconductor region on both sides of the dummy gate electrode;
Forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode;
Planarizing the upper surface of the interlayer insulating film and exposing the upper surface of the dummy gate electrode;
Removing the dummy gate electrode and leaving an opening in the trace of the dummy gate electrode;
Forming a conductive film on the interlayer insulating film so as to fill the opening;
Removing the conductive film deposited on the interlayer insulating film, removing a part of the conductive film in the opening, and leaving a part of the conductive film on a bottom surface in the opening;
Forming a ferroelectric film on the conductive film remaining in the opening and on the interlayer insulating film;
Removing the ferroelectric film above the upper surface of the interlayer insulating film, leaving a part of the ferroelectric film in the opening;
And a step of forming a control gate electrode on the ferroelectric film remaining in the opening.
[0057]
(Additional remark 6) After leaving a part of said conductor film in the said opening, the process of forming an inner side wall insulating part on the inner peripheral surface of the said opening above the further left conductor film The manufacturing method of a ferroelectric memory device according to appendix 5, wherein in the step of forming the ferroelectric film, a space in the opening surrounded by the inner sidewall insulating portion is filled with the ferroelectric film.
[0058]
(Supplementary note 7) After forming the dummy gate electrode, the method further includes forming an outer sidewall insulating portion on a side surface of the dummy gate electrode, and the step of adding the impurity includes the step of adding the impurity to the outer side of the dummy gate electrode. The method for manufacturing a ferroelectric memory device according to appendix 5 or 6, comprising a step of ion-implanting impurities into the surface layer of the semiconductor region using the wall insulating portion as a mask.
[0059]
(Supplementary note 8) The method for manufacturing a ferroelectric memory device according to any one of supplementary notes 5 to 7, wherein in the step of removing the dummy gate electrode, a part of the dummy gate electrode is left on the first insulating film.
[0060]
【The invention's effect】
As described above, according to the present invention, the effective area of the ferroelectric capacitor of the MFMIS FET can be made smaller than the effective area of the capacitor between the channel region and the floating gate electrode. As a result, the voltage applied to the ferroelectric capacitor increases, and the write voltage can be lowered.
[0061]
In addition, after the source and drain regions are formed, a ferroelectric film is formed.
Since the ferroelectric film does not experience the heat treatment for forming the source and drain regions, the deterioration of the ferroelectric film due to the heat treatment can be prevented. In addition, since there is no patterning step of the ferroelectric film using photolithography, one factor that prevents miniaturization is avoided.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a ferroelectric memory device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view (No. 1) for describing a method for manufacturing a ferroelectric memory device according to an embodiment of the present invention;
FIG. 3 is a sectional view (No. 2) for explaining the manufacturing method of the ferroelectric memory device according to the embodiment of the invention.
FIG. 4 is a sectional view (No. 3) for explaining the manufacturing method of the ferroelectric memory device according to the embodiment of the invention.
FIG. 5 is an equivalent circuit diagram of an MFMIS type FET.
FIG. 6 is a cross-sectional view of a ferroelectric memory device according to another embodiment of the present invention.
FIG. 7 is a cross-sectional view of a conventional ferroelectric memory device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Field oxide film 10 Channel region 11 Source region 12 Drain region 20 Gate insulating film 21 Floating gate electrode 22 Ferroelectric film 23 Inner side wall insulating part 24 Outer side wall insulating part 25 Control gate electrode 30, 40 Interlayer insulation Film 31 Dummy gate electrode 32 Opening

Claims

表面に半導体領域を有する半導体基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。A semiconductor substrate having a semiconductor region on the surface;
A source region and a drain region disposed on both sides of a channel region in the semiconductor region;
A first interlayer insulating film disposed on the surface of the semiconductor substrate and provided with an opening on the channel region;
A gate insulating film covering the channel region at the bottom of the opening;
A floating gate electrode disposed on the gate insulating film and filled in a part of the space on the semiconductor substrate side in the opening;
An inner sidewall insulating part formed on the inner peripheral surface of the opening above the upper surface of the floating gate electrode;
A ferroelectric film that fills a space in the opening surrounded by the inner sidewall insulating portion;
A ferroelectric memory device having a control gate electrode disposed on the ferroelectric film.

前記内側サイドウォール絶縁部は、前記フローティングゲート電極から離れるに従って薄くなり、The inner sidewall insulating portion becomes thinner as the distance from the floating gate electrode increases.
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間は、上方に向かって広がった形状を有する請求項１に記載の強誘電体メモリ装置。2. The ferroelectric memory device according to claim 1, wherein a space in the opening surrounded by the inner sidewall insulating portion has a shape expanding upward. 3.

表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に前記導電膜の一部を残した後、残された導電膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成し、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法。Covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film;
Forming a dummy gate electrode on a partial region of the first insulating film;
Adding an impurity to the surface layer of the semiconductor region on both sides of the dummy gate electrode;
Forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode;
Planarizing the upper surface of the interlayer insulating film and exposing the upper surface of the dummy gate electrode;
Removing the dummy gate electrode and leaving an opening in the trace of the dummy gate electrode;
Forming a conductive film on the interlayer insulating film so as to fill the opening;
Removing the conductive film deposited on the interlayer insulating film, removing a part of the conductive film in the opening, and leaving a part of the conductive film on a bottom surface in the opening;
Forming a sidewall insulating portion on the inner peripheral surface of the opening above the remaining conductive film after leaving a part of the conductive film in the opening;
A ferroelectric film is formed on the conductive film and the interlayer insulating film remaining in the opening, and a space in the opening surrounded by the inner sidewall insulating portion is filled with the ferroelectric film. Process,
Removing the ferroelectric film above the upper surface of the interlayer insulating film, leaving a part of the ferroelectric film in the opening;
And a step of forming a control gate electrode on the ferroelectric film remaining in the opening.

内側サイドウォール絶縁部を形成する工程において、前記開口内の底面上に残った前記導電膜の上、及び前記層間絶縁膜の上に絶縁膜を堆積した後、該絶縁膜を異方性エッチングすることにより前記内側サイドウォール絶縁部を形成する請求項３に記載の強誘電体メモリ装置の製造方法。In the step of forming the inner sidewall insulating portion, after depositing an insulating film on the conductive film remaining on the bottom surface in the opening and on the interlayer insulating film, the insulating film is anisotropically etched. 4. The method of manufacturing a ferroelectric memory device according to claim 3, wherein the inner side wall insulating portion is formed.