JP2001320028A - Ferroelectric storage device and its manufacturing method - Google Patents
Ferroelectric storage device and its manufacturing methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、強誘電体メモリ装
置及びその製造方法に関し、特に強誘電体膜の残留分極
により電界効果トランジスタ（ＦＥＴ）のしきい値を制
御して情報を記憶する強誘電体メモリ装置及びその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric memory device and a method of manufacturing the same, and more particularly, to a ferroelectric memory device for controlling information by controlling a threshold value of a field effect transistor (FET) by a residual polarization of a ferroelectric film. The present invention relates to a dielectric memory device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図７に、従来の金属−強誘電体−金属−
絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリ装
置の断面図を示す。シリコン基板１０１の表面のチャネ
ル領域１０２の上に、ゲート絶縁膜１０５、フローティ
ングゲート電極１０６、強誘電体膜１０７、及びコント
ロールゲート電極１０８がこの順番に積層されている。
チャネル領域１０２の両側の基板表面層に、ソース領域
１０３とドレイン領域１０４が形成されている。2. Description of the Related Art FIG. 7 shows a conventional metal-ferroelectric-metal-metal.
1 is a cross-sectional view of a ferroelectric memory device having an insulator-semiconductor (MFMIS) structure. On the channel region 102 on the surface of the silicon substrate 101, a gate insulating film 105, a floating gate electrode 106, a ferroelectric film 107, and a control gate electrode 108 are laminated in this order.
A source region 103 and a drain region 104 are formed on the substrate surface layer on both sides of the channel region 102.
【０００３】シリコン基板１０１とコントロールゲート
電極１０８との間に電圧を印加すると、強誘電体膜１０
７が分極する。その後、印加電圧を０Ｖにしても、強誘
電体膜１０７内に残留分極が残る。この残留分極の大き
さ及び向きの変化により、ＭＦＭＩＳ型ＦＥＴのしきい
値が変化する。しきい値の変化によるドレイン電流の大
小を、情報の「０」と「１」に対応させることにより、
１ビットの情報が記憶される。一つのトランジスタで１
ビットの情報を記憶することができるため、原理的に、
１トランジスタ−１キャパシタ型のメモリ装置等に比べ
て高集積化が可能である。When a voltage is applied between the silicon substrate 101 and the control gate electrode 108, the ferroelectric film 10
7 is polarized. After that, even if the applied voltage is set to 0 V, residual polarization remains in the ferroelectric film 107. The threshold of the MFMIS-type FET changes due to the change in the magnitude and direction of the remanent polarization. By associating the magnitude of the drain current due to the change in the threshold with the information “0” and “1”,
One bit of information is stored. One with one transistor
Because it can store bit information, in principle,
Higher integration is possible as compared with a one-transistor-one-capacitor type memory device or the like.
【０００４】[0004]
【発明が解決しようとする課題】図７に示した従来の強
誘電体メモリ装置においては、コントロールゲート電極
１０８からゲート絶縁膜１０５までの積層構造が、エッ
チングにより加工される。コントロールゲート電極１０
８及びフローティングゲート電極１０５は、ＰｔやＩｒ
等で形成され、強誘電体膜１０７はＰｂ（Ｚｒ，Ｔｉ）
Ｏ3（ＰＺＴ）等で形成される。これらの膜の微細加工
の困難さが、強誘電体メモリ装置の微細化の妨げになっ
ている。In the conventional ferroelectric memory device shown in FIG. 7, the laminated structure from the control gate electrode 108 to the gate insulating film 105 is processed by etching. Control gate electrode 10
8 and the floating gate electrode 105 are made of Pt or Ir.
The ferroelectric film 107 is made of Pb (Zr, Ti)
It is formed of O 3 (PZT) or the like. The difficulty in microfabrication of these films hinders miniaturization of ferroelectric memory devices.
【０００５】また、ゲート絶縁膜１０５からコントロー
ルゲート電極１０８までの積層構造を形成した後に、ソ
ース領域１０３及びドレイン領域１０４を形成するため
のイオン注入が行われる。このため、注入された不純物
を活性化するための熱処理時に、強誘電体膜１０７も高
温環境に晒される。これにより、強誘電体膜１０７の残
留分極特性が劣化してしまう。After forming a stacked structure from the gate insulating film 105 to the control gate electrode 108, ion implantation for forming the source region 103 and the drain region 104 is performed. Therefore, the ferroelectric film 107 is also exposed to a high temperature environment during the heat treatment for activating the implanted impurities. As a result, the remanent polarization characteristics of the ferroelectric film 107 deteriorate.
【０００６】また、チャネル領域１０２、ゲート絶縁膜
１０５及びフローティングゲート電極１０６で構成され
るゲートキャパシタと、フローティングゲート電極１０
６、強誘電体膜１０７、及びコントロールゲート電極１
０８で構成される強誘電体キャパシタとの面積が等しく
なる。チャネル領域１０２とコントロールゲート電極１
０８との間に印加した電圧は、ゲートキャパシタと強誘
電体キャパシタとに分割される。強誘電体キャパシタに
加わる電圧が小さいと、コントロールゲート電極１０８
に大きな書込電圧を印加しなければならない。書込電圧
を小さくするために、誘電率の低い強誘電体膜の開発が
望まれている。A gate capacitor composed of a channel region 102, a gate insulating film 105 and a floating gate electrode 106, and a floating gate electrode 10
6. Ferroelectric film 107 and control gate electrode 1
08 has the same area as the ferroelectric capacitor. Channel region 102 and control gate electrode 1
08 is divided between the gate capacitor and the ferroelectric capacitor. If the voltage applied to the ferroelectric capacitor is small, the control gate electrode 108
Must be applied with a large write voltage. In order to reduce the write voltage, development of a ferroelectric film having a low dielectric constant is desired.
【０００７】さらに、ＭＯＳトタンジスタの製造工程
と、強誘電体キャパシタの製造工程とが混在するため、
製造ラインの汚染が問題になる。Further, since the manufacturing process of the MOS transistor and the manufacturing process of the ferroelectric capacitor are mixed,
Production line contamination becomes a problem.
【０００８】本発明の目的は、微細化しやすく、強誘電
体膜の残留分極特性の劣化が生じにくい強誘電体メモリ
装置及びその製造方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a ferroelectric memory device which is easy to be miniaturized and hardly causes deterioration of remanent polarization characteristics of a ferroelectric film, and a method of manufacturing the same.
【０００９】本発明の他の目的は、書込電圧を低くする
ことが可能な強誘電体メモリ装置及びその製造方法を提
供することである。Another object of the present invention is to provide a ferroelectric memory device capable of reducing a write voltage and a method of manufacturing the same.
【００１０】本発明のさらに他の目的は、製造ラインの
汚染問題を回避することができる強誘電体メモリ装置の
製造方法を提供することである。Still another object of the present invention is to provide a method of manufacturing a ferroelectric memory device that can avoid the problem of contamination of a manufacturing line.
【００１１】[0011]
【課題を解決するための手段】本発明の一観点による
と、表面に半導体領域を有する基板と、前記半導体領域
内のチャネル領域の両側に配置されたソース領域及びド
レイン領域と、チャネル領域を覆うゲート絶縁膜と、前
記ゲート絶縁膜の上に配置されたフローティングゲート
電極と、前記フローティングゲート電極の上に配置さ
れ、該フローティングゲート電極の上面のうち外周部近
傍の領域を除いた領域に接する強誘電体膜と、前記強誘
電体膜の上に配置されたコントロールゲート電極とを有
する強誘電体メモリ装置が提供される。According to one aspect of the present invention, a substrate having a semiconductor region on the surface, source and drain regions disposed on both sides of a channel region in the semiconductor region, and covering the channel region A gate insulating film, a floating gate electrode disposed on the gate insulating film, and a strong contact disposed on the floating gate electrode and in contact with a region of the upper surface of the floating gate electrode excluding a region near an outer peripheral portion. There is provided a ferroelectric memory device having a dielectric film and a control gate electrode disposed on the ferroelectric film.
【００１２】本発明の他の観点によると、表面に半導体
領域を有する基板と、前記半導体領域内のチャネル領域
の両側に配置されたソース領域及びドレイン領域と、前
記半導体基板の表面上に配置され、前記チャネル領域上
に開口が設けられた第１の層間絶縁膜と、前記開口の底
面のチャネル領域を覆うゲート絶縁膜と、前記ゲート絶
縁膜の上に配置され、前記開口内の半導体基板側の一部
の空間に充填されたフローティングゲート電極と、前記
フローティングゲート電極の上面よりも上の前記開口の
内周面上に形成された内側サイドウォール絶縁部と、前
記サイドウォール絶縁部で囲まれた前記開口内の空間を
埋め尽くす強誘電体膜と、前記強誘電体膜の上に配置さ
れたコントロールゲート電極とを有する強誘電体メモリ
装置が提供される。According to another aspect of the present invention, a substrate having a semiconductor region on a surface, source and drain regions disposed on both sides of a channel region in the semiconductor region, and disposed on a surface of the semiconductor substrate A first interlayer insulating film provided with an opening on the channel region, a gate insulating film covering a channel region on a bottom surface of the opening, and a semiconductor substrate side disposed on the gate insulating film and in the opening. A floating gate electrode filled in a part of the space, an inner side wall insulating portion formed on an inner peripheral surface of the opening above an upper surface of the floating gate electrode, and the side wall insulating portion. A ferroelectric memory device having a ferroelectric film that fills the space in the opening and a control gate electrode disposed on the ferroelectric film.
【００１３】上述の２つの観点による強誘電体メモリ装
置では、フローティングゲート電極、強誘電体膜、及び
コントロールゲート電極により構成される強誘電体キャ
パシタの実効面積が、チャネル領域、ゲート絶縁膜、及
びフローティングゲート電極により構成されるゲートキ
ャパシタの実効面積よりも小さい。このため、両者の実
効面積が等しい場合に比べて、強誘電体キャパシタの静
電容量が相対的に小さくなる。このため、強誘電体キャ
パシタに加わる電圧が大きくなり、書込電圧を低くする
ことが可能になる。In the ferroelectric memory device according to the above two aspects, the effective area of the ferroelectric capacitor formed by the floating gate electrode, the ferroelectric film, and the control gate electrode is determined by the channel region, the gate insulating film, It is smaller than the effective area of the gate capacitor formed by the floating gate electrode. For this reason, the capacitance of the ferroelectric capacitor becomes relatively smaller than when both have the same effective area. For this reason, the voltage applied to the ferroelectric capacitor increases, and the writing voltage can be reduced.
【００１４】本発明の他の観点によると、表面に半導体
領域を有する基板と、前記半導体領域内のチャネル領域
の両側に配置されたソース領域及びドレイン領域と、前
記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたフローティングゲー
ト電極と、前記フローティングゲート電極の上に配置さ
れ、該フローティングゲート電極の側面に滑らかに連続
した側面を有する強誘電体膜と、前記ゲート絶縁膜、フ
ローティングゲート電極、及び強誘電体膜の側面を覆う
外側サイドウォール絶縁部と、前記半導体基板の表面を
覆い、前記強誘電体膜の上面に滑らかに繋がる上面を有
する層間絶縁膜と、前記強誘電体膜の上に配置されたコ
ントロールゲート電極とを有する強誘電体メモリ装置が
提供される。According to another aspect of the present invention, a substrate having a semiconductor region on the surface, source and drain regions disposed on both sides of a channel region in the semiconductor region, and formed on the surface of the channel region Gate insulating film,
A floating gate electrode disposed on the gate insulating film, a ferroelectric film disposed on the floating gate electrode, and having a side surface smoothly continuous with a side surface of the floating gate electrode; An interlayer insulating film having a floating gate electrode and an outer side wall insulating portion covering a side surface of the ferroelectric film; an interlayer insulating film covering a surface of the semiconductor substrate and having an upper surface smoothly connected to an upper surface of the ferroelectric film; A ferroelectric memory device having a control gate electrode disposed on a body film is provided.
【００１５】この強誘電体メモリ装置は、下記の観点に
よる方法で製造することが可能である。This ferroelectric memory device can be manufactured by a method according to the following viewpoint.
【００１６】本発明の他の観点によると、表面に半導体
領域が露出した基板の該半導体領域の表面を第１の絶縁
膜で覆う工程と、前記第１の絶縁膜の一部の領域上に、
ダミーゲート電極を形成する工程と、前記ダミーゲート
電極の両側の前記半導体領域の表面層に、不純物を添加
する工程と、前記ダミーゲート電極を覆うように、前記
基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜
の上面を平坦化するとともに、前記ダミーゲート電極の
上面を露出させる工程と、前記ダミーゲート電極を除去
し、該ダミーゲート電極の跡に開口を残す工程と、前記
開口内を埋め込むように、前記層間絶縁膜上に導電膜を
形成する工程と、前記層間絶縁膜の上に堆積した前記導
電膜を除去するとともに、前記開口内の一部の前記導電
膜を除去し、該開口内の底面上に前記導電膜の一部を残
す工程と、前記開口内に残った前記導電膜の上及び前記
層間絶縁膜の上に、強誘電体膜を形成する工程と、前記
層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、
前記開口内に前記強誘電体膜の一部を残す工程と、前記
開口内に残った前記強誘電体膜の上に、コントロールゲ
ート電極を形成する工程とを有する強誘電体メモリ装置
の製造方法が提供される。According to another aspect of the present invention, a step of covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film; ,
Forming a dummy gate electrode, adding an impurity to a surface layer of the semiconductor region on both sides of the dummy gate electrode, and forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode A step of flattening an upper surface of the interlayer insulating film and exposing an upper surface of the dummy gate electrode; a step of removing the dummy gate electrode to leave an opening in a trace of the dummy gate electrode; Forming a conductive film on the interlayer insulating film so as to fill the inside, removing the conductive film deposited on the interlayer insulating film, and removing a part of the conductive film in the opening. Leaving a part of the conductive film on the bottom surface in the opening; forming a ferroelectric film on the conductive film remaining in the opening and on the interlayer insulating film; Upper surface of interlayer insulating film Removing the ferroelectric film Rimoue,
A method of manufacturing a ferroelectric memory device, comprising: a step of leaving a part of the ferroelectric film in the opening; and a step of forming a control gate electrode on the ferroelectric film remaining in the opening. Is provided.
【００１７】強誘電体膜を形成する前に、ダミーゲート
電極の両側に不純物が添加される。このため、強誘電体
膜が、不純物を活性化するための高温環境に晒されな
い。これにより、強誘電体の劣化を防止することができ
る。Before forming the ferroelectric film, impurities are added to both sides of the dummy gate electrode. Therefore, the ferroelectric film is not exposed to a high temperature environment for activating impurities. Thereby, deterioration of the ferroelectric can be prevented.
【００１８】[0018]
【発明の実施の形態】図１に、本発明の実施例による強
誘電体メモリ装置の断面図を示す。シリコン基板１の表
面上に形成されたフィールド酸化膜２により活性領域が
画定されている。活性領域内のチャネル領域１０の両側
に、ｎ型不純物が添加されたソース領域１１及びドレイ
ン領域１２が形成されている。FIG. 1 is a sectional view of a ferroelectric memory device according to an embodiment of the present invention. An active region is defined by a field oxide film 2 formed on the surface of a silicon substrate 1. A source region 11 and a drain region 12 to which an n-type impurity is added are formed on both sides of the channel region 10 in the active region.
【００１９】チャネル領域１０の表面上に、ゲート絶縁
膜２０、フローティングゲート電極２１、強誘電体膜２
２がこの順番に積層されている。ゲート絶縁膜２０は酸
化シリコンで形成される。フローティングゲート電極２
１は白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウ
ムルテニウムオキサイド（ＳｒＲｕＯ3）（以下、省略
してＳＲＯと記す）、もしくはＩｒとＩｒＯ2との２層
で形成される。強誘電体膜２２はＰＺＴで形成されてい
る。酸窒化シリコンからなる内側サイドウォール絶縁部
２３が、強誘電体膜２２の側面を取り囲んでいる。On the surface of the channel region 10, a gate insulating film 20, a floating gate electrode 21, a ferroelectric film 2
2 are stacked in this order. Gate insulating film 20 is formed of silicon oxide. Floating gate electrode 2
1 is formed of platinum (Pt), iridium (Ir), strontium ruthenium oxide (SrRuO 3 ) (hereinafter abbreviated as SRO), or two layers of Ir and IrO 2 . The ferroelectric film 22 is formed of PZT. An inner side wall insulating portion 23 made of silicon oxynitride surrounds the side surface of the ferroelectric film 22.
【００２０】内側サイドウォール絶縁部２３の外周面
が、その下のフローティングゲート電極２１の側面に滑
らかに繋がっている。ゲート絶縁膜２０、フローティン
グゲート電極２１、及び内側サイドウォール絶縁部２３
が、一つの滑らかな外周面を画定する。すなわち、強誘
電体膜２２は、フローティングゲート電極２１の上面の
うち、その外周部近傍を除いた領域に接する。The outer peripheral surface of the inner side wall insulating portion 23 is smoothly connected to the side surface of the floating gate electrode 21 thereunder. Gate insulating film 20, floating gate electrode 21, and inner sidewall insulating portion 23
Defines one smooth outer peripheral surface. That is, the ferroelectric film 22 is in contact with a region of the upper surface of the floating gate electrode 21 except for the vicinity of the outer peripheral portion.
【００２１】内側サイドウォール絶縁部２３は、フロー
ティングゲート電極２１から離れるに従って薄くなって
いる。言い換えれば、フローティングゲート電極２１か
ら離れるに従って、強誘電体膜２２の外周面が外側に広
がっている。このため、フローティングゲート電極２１
に接触している強誘電体膜２２の下面の面積が、その上
面の面積よりも小さい。ゲート絶縁膜２０、フローティ
ングゲート電極２１及び内側サイドウォール絶縁部２３
の外周面上に、外側サイドウォール絶縁部２４が形成さ
れている。The inner side wall insulating portion 23 becomes thinner as the distance from the floating gate electrode 21 increases. In other words, as the distance from the floating gate electrode 21 increases, the outer peripheral surface of the ferroelectric film 22 expands outward. Therefore, the floating gate electrode 21
The area of the lower surface of the ferroelectric film 22 in contact with is smaller than the area of the upper surface. Gate insulating film 20, floating gate electrode 21, and inner sidewall insulating portion 23
Is formed on the outer peripheral surface.
【００２２】シリコン基板１の上に酸化シリコンからな
る層間絶縁膜３０が形成されている。層間絶縁膜３０
は、外側サイドウォール絶縁部２４の外周面に接する。
層間絶縁膜３０の上面は平坦化されており、その高さは
強誘電体膜２２の上面に整合している。On the silicon substrate 1, an interlayer insulating film 30 made of silicon oxide is formed. Interlayer insulating film 30
Is in contact with the outer peripheral surface of the outer side wall insulating portion 24.
The upper surface of the interlayer insulating film 30 is flattened, and its height matches the upper surface of the ferroelectric film 22.
【００２３】強誘電体膜２２の上に、コントロールゲー
ト電極２５が形成されている。コントロールゲート電極
２５は、Ｐｔ膜、Ｉｒ膜、Ｉｒ膜とＩｒＯ2膜との２
層、もしくはＳＲＯ膜等で構成される。コントロールゲ
ート電極２５は、図１の紙面に垂直な方向に延在し、ワ
ード線を構成する。On the ferroelectric film 22, a control gate electrode 25 is formed. The control gate electrode 25 is composed of a Pt film, an Ir film, and an Ir film and an IrO 2 film.
Layer or an SRO film. The control gate electrode 25 extends in a direction perpendicular to the plane of FIG. 1 and forms a word line.
【００２４】コントロールゲート電極２５を覆うよう
に、層間絶縁膜３０の上に他の層間絶縁膜４０が形成さ
れている。層間絶縁膜４０は、例えば酸化シリコンで形
成される。コンタクトホール４１が、ドレイン領域１２
に対応する位置において、層間絶縁膜３０と４０との２
層を貫通する。コンタクトホール４５内にタングステン
プラグ４５が埋め込まれている。タングステンプラグ４
５は、ドレイン領域１２に電気的に接続される。Another interlayer insulating film 40 is formed on interlayer insulating film 30 so as to cover control gate electrode 25. The interlayer insulating film 40 is formed of, for example, silicon oxide. The contact hole 41 is formed in the drain region 12
At a position corresponding to 2
Penetrate through the layers. A tungsten plug 45 is buried in the contact hole 45. Tungsten plug 4
5 is electrically connected to the drain region 12.
【００２５】層間絶縁膜４０の表面上にビット線５０が
形成されている。ビット線５０は、アルミニウム（Ａ
ｌ）で形成され、タングステンプラグ４５に電気的に接
続されている。このビット線５０は、コントロールゲー
ト電極２５で構成されるワード線と交差する方向、すな
わち図１の横方向に延在する。A bit line 50 is formed on the surface of the interlayer insulating film 40. Bit line 50 is made of aluminum (A
1) and is electrically connected to the tungsten plug 45. The bit line 50 extends in a direction crossing the word line formed by the control gate electrode 25, that is, in the horizontal direction in FIG.
【００２６】次に、図２〜図４を参照して、図１に示し
た強誘電体メモリ装置の製造方法について説明する。Next, a method of manufacturing the ferroelectric memory device shown in FIG. 1 will be described with reference to FIGS.
【００２７】図２（Ａ）に示す状態までの工程を説明す
る。シリコン基板１の表面にフィールド酸化膜２を形成
し、フィールド酸化膜２に囲まれた活性領域を画定す
る。活性領域の表面を熱酸化し、酸化シリコン膜を形成
する。酸化シリコン膜上に、ｎ +型ポリシリコン膜を形
成する。この酸化シリコン膜とポリシリコン膜とをパタ
ーニングし、チャネル領域１０の上にゲート絶縁膜２０
及びダミーゲート電極３１を残す。The steps up to the state shown in FIG.
You. Field oxide film 2 is formed on the surface of silicon substrate 1
To define an active region surrounded by field oxide film 2.
You. Thermal oxidation of the surface of the active area to form a silicon oxide film
I do. N on the silicon oxide film +Shaped polysilicon film
To achieve. The silicon oxide film and the polysilicon film are patterned.
The gate insulating film 20 on the channel region 10
And the dummy gate electrode 31 is left.
【００２８】ゲート絶縁膜２０とダミーゲート電極３１
との側面上に、外側サイドウォール絶縁部２４を形成す
る。外側サイドウォール絶縁部２４は、化学気相成長
（ＣＶＤ）により基板全面上に酸化シリコン膜を堆積し
た後、異方性の反応性イオンエッチング（ＲＩＥ）を行
うことにより形成される。Gate insulating film 20 and dummy gate electrode 31
The outer sidewall insulating portion 24 is formed on the side surface of the above. The outer sidewall insulating portion 24 is formed by depositing a silicon oxide film on the entire surface of the substrate by chemical vapor deposition (CVD), and then performing anisotropic reactive ion etching (RIE).
【００２９】ダミーゲート電極３１及び外側サイドウォ
ール絶縁部２４をマスクとして、活性領域の表面層にｎ
型不純物、例えばリン（Ｐ）をイオン注入する。１００
０℃で１０秒程度のラピッドサーマルアニール（ＲＴ
Ａ）を行い、注入された不純物を活性化する。チャネル
領域１０の両側に、ｎ型のソース領域１１及びドレイン
領域１２が形成される。Using the dummy gate electrode 31 and the outer sidewall insulating portion 24 as a mask, n
A type impurity, for example, phosphorus (P) is ion-implanted. 100
Rapid thermal annealing (RT
A) is performed to activate the implanted impurities. On both sides of the channel region 10, an n-type source region 11 and a drain region 12 are formed.
【００３０】図２（Ｂ）に示すように、基板上に酸化シ
リコンからなる層間絶縁膜３０を堆積する。層間絶縁膜
３０の堆積は、例えばＣＶＤにより行われる。ダミーゲ
ート電極３１及び外側サイドウォール絶縁部２４が、層
間絶縁膜３０で覆われる。As shown in FIG. 2B, an interlayer insulating film 30 made of silicon oxide is deposited on the substrate. The deposition of the interlayer insulating film 30 is performed by, for example, CVD. The dummy gate electrode 31 and the outer sidewall insulating portion 24 are covered with the interlayer insulating film 30.
【００３１】図２（Ｃ）に示すように、層間絶縁膜３０
の表面を平坦化し、ダミーゲート電極３１の上面を露出
させる。層間絶縁膜３０の平坦化は、例えば化学機械研
磨（ＣＭＰ）により行われる。As shown in FIG. 2C, the interlayer insulating film 30
Is flattened, and the upper surface of the dummy gate electrode 31 is exposed. The planarization of the interlayer insulating film 30 is performed by, for example, chemical mechanical polishing (CMP).
【００３２】図３（Ｄ）に示すように、ダミーゲート電
極３１を除去する。ダミーゲート電極３１の除去は、Ｃ
ｌ2とＢＣｌ3との混合ガスを用いたドライエッチングに
より行われる。ダミーゲート電極３１の跡に開口３２が
形成される。開口３２の底面にゲート絶縁膜２０が露出
する。なお、このゲート絶縁膜２０をウェットエッチン
グにより除去し、開口３２の底面に露出したチャネル領
域１０の表面を熱酸化して再度ゲート絶縁膜を形成して
もよい。As shown in FIG. 3D, the dummy gate electrode 31 is removed. The removal of the dummy gate electrode 31 is performed by C
This is performed by dry etching using a mixed gas of l 2 and BCl 3 . An opening 32 is formed in the trace of the dummy gate electrode 31. The gate insulating film 20 is exposed at the bottom of the opening 32. Note that the gate insulating film 20 may be removed by wet etching, and the surface of the channel region 10 exposed on the bottom surface of the opening 32 may be thermally oxidized to form the gate insulating film again.
【００３３】図３（Ｅ）に示すように、基板全面上にＰ
ｔ膜２１Ａをスパッタリングにより堆積する。開口３２
内がＰｔ膜２１Ａで埋め込まれる。なお、Ｐｔ膜２１Ａ
の代わりに、Ｉｒ膜やＳＲＯ膜を堆積してもよい。As shown in FIG. 3E, P
A t film 21A is deposited by sputtering. Opening 32
The inside is buried with a Pt film 21A. The Pt film 21A
Instead, an Ir film or an SRO film may be deposited.
【００３４】図３（Ｆ）に示すように、層間絶縁膜３０
の上のＰｔ膜２１Ａを、ＣＭＰにより除去する。このＣ
ＭＰは、例えばダイヤモンド砥粒と濃度５〜１０重量％
のフタル酸カリウム研磨液とを用いて行う。また、研磨
布として比較的柔らかいもの、例えばロデール社製のＳ
ＵＢＡ４００等を用いる。層間絶縁膜３０の上面が露出
した後も、ＣＭＰを続ける。柔らかい研磨布を用いてい
るため、シンキングが生じ、開口３２内の一部のＰｔ膜
２１Ａも除去される。開口３２の底に、Ｐｔからなるフ
ローティングゲート電極２１が残る。As shown in FIG. 3F, the interlayer insulating film 30
Is removed by CMP. This C
MP is, for example, a diamond abrasive and a concentration of 5 to 10% by weight.
And a potassium phthalate polishing solution. Further, a relatively soft polishing cloth, for example, S
UBA400 or the like is used. The CMP is continued even after the upper surface of the interlayer insulating film 30 is exposed. Since a soft polishing cloth is used, sinking occurs, and a part of the Pt film 21A in the opening 32 is also removed. At the bottom of the opening 32, the floating gate electrode 21 made of Pt remains.
【００３５】図４（Ｇ）に示すように、フローティング
ゲート電極２１よりも上の開口３２の内周面上に、内側
サイドウォール絶縁部２３を形成する。内側サイドウォ
ール絶縁部２３は、全面にＣＶＤにより酸化シリコン膜
を堆積した後、異方性エッチングを行うことにより形成
される。内側サイドウォール絶縁部２３は、フローティ
ングゲート電極２１から離れるに従って薄くなる。この
ため、内側サイドウォール絶縁部２３で囲まれた開口３
２内の空間は、上方の開口面が広がった形状を有する。As shown in FIG. 4G, an inner side wall insulating portion 23 is formed on the inner peripheral surface of the opening 32 above the floating gate electrode 21. The inner side wall insulating portion 23 is formed by depositing a silicon oxide film on the entire surface by CVD and then performing anisotropic etching. The inner side wall insulating portion 23 becomes thinner as the distance from the floating gate electrode 21 increases. Therefore, the opening 3 surrounded by the inner side wall insulating portion 23 is formed.
The space in 2 has a shape in which the upper opening surface is widened.
【００３６】スピンコート法を用い、基板全面上にＰＺ
Ｔ膜２２Ａを形成する。スピンコート後、６５０℃で１
時間程度の熱処理を行い、ＰＺＴ膜２２Ａの結晶化を行
う。内側サイドウォール絶縁部２３で囲まれた開口３２
内がＰＺＴ膜２２Ａで埋め込まれる。開口３２内の空間
が、上方の広がった形状を有するため、開口３２内にＰ
ＺＴ膜２２Ａを容易に埋め込むことができる。The PZ is formed on the entire surface of the substrate by spin coating.
A T film 22A is formed. After spin coating, 1 at 650 ° C
A heat treatment for about an hour is performed to crystallize the PZT film 22A. Opening 32 surrounded by inner sidewall insulating portion 23
The inside is buried with a PZT film 22A. Since the space in the opening 32 has an upwardly expanded shape, P
The ZT film 22A can be easily embedded.
【００３７】図４（Ｈ）に示すように、層間絶縁膜３０
の上面よりも上のＰＺＴ膜２２Ａを、ＣＭＰにより除去
する。内側サイドウォール絶縁部２３で囲まれた開口３
２内にＰＺＴからなる強誘電体膜３２が残る。ＰＺＴ膜
２２ＡのＣＭＰは、例えばアルミナ砥粒（例えばロデー
ル社製のＩＣ１０００）及び濃度５〜１０重量％のフタ
ル酸カリウム研磨液を用いて行う。As shown in FIG. 4H, the interlayer insulating film 30
The PZT film 22A above the upper surface of the substrate is removed by CMP. Opening 3 surrounded by inner sidewall insulating portion 23
2, a ferroelectric film 32 of PZT remains. The CMP of the PZT film 22A is performed using, for example, alumina abrasive grains (for example, IC1000 manufactured by Rodale) and a potassium phthalate polishing solution having a concentration of 5 to 10% by weight.
【００３８】図４（Ｉ）に示すように、強誘電体膜２２
の表面上にコントロールゲート電極２５を形成する。コ
ントロールゲート電極２５は、Ｐｔ膜を形成した後、こ
のＰｔ膜をパターニングすることにより形成される。コ
ントロールゲート電極２５を埋め込むように、層間絶縁
膜３０の上に２層目の層間絶縁膜４０を形成する。２層
目の層間絶縁膜４０は、酸化シリコン膜をＣＶＤにより
堆積した後、ＣＭＰで表面の平坦化を行うことにより形
成される。As shown in FIG. 4I, the ferroelectric film 22
Control gate electrode 25 is formed on the surface of. The control gate electrode 25 is formed by forming a Pt film and then patterning the Pt film. A second interlayer insulating film 40 is formed on interlayer insulating film 30 so as to bury control gate electrode 25. The second interlayer insulating film 40 is formed by depositing a silicon oxide film by CVD and then planarizing the surface by CMP.
【００３９】図１に示すように、層間絶縁膜３０と４０
の２層を貫通するコンタクトホール４５を形成する。コ
ンタクトホール４５内を埋め込むタングステンプラグ４
５を形成する。タングステンプラグ４５は、全面にタン
グステン膜を形成した後、このタングステン膜をエッチ
バックすることにより形成される。２層目の層間絶縁膜
４０の上にＡｌからなるビット線５０を形成する。ビッ
ト線５０は、Ａｌ膜を堆積した後、このＡｌ膜をパター
ニングすることにより形成される。As shown in FIG. 1, interlayer insulating films 30 and 40
The contact hole 45 penetrating the two layers is formed. Tungsten plug 4 for filling contact hole 45
5 is formed. The tungsten plug 45 is formed by forming a tungsten film on the entire surface and then etching back the tungsten film. A bit line 50 made of Al is formed on the second interlayer insulating film 40. The bit line 50 is formed by depositing an Al film and then patterning the Al film.
【００４０】図５に、ＭＦＭＩＳ型ＦＥＴの等価回路図
を示す。チャネル領域１０、ゲート絶縁膜２０、及びフ
ローティングゲート電極２１により構成されるゲートキ
ャパシタＣoxと、フローティングゲート電極２１、強誘
電体膜２２、及びコントロールゲート電極２５により構
成される強誘電体キャパシタＣfとの直列回路が形成さ
れる。コントロールゲート電極２５とチャネル領域１０
との間に印加される電圧をＶcc、強誘電体キャパシタＣ
fに加わる電圧をＶf、ゲートキャパシタＣox及び強誘電
体キャパシタＣfの静電容量をそれぞれＣox及びＣfとす
ると、FIG. 5 shows an equivalent circuit diagram of the MFMIS type FET. Channel region 10, a gate capacitor C ox composed of the gate insulating film 20 and the floating gate electrode 21, the floating gate electrode 21, ferroelectric film 22 and control gate electrode 25 by constituted ferroelectric capacitor C f Is formed in series. Control gate electrode 25 and channel region 10
Is applied between Vcc and the ferroelectric capacitor C
The voltage applied to the f V f, the respective capacitances of the gate capacitor C ox and the ferroelectric capacitor C f and C ox and C f,
【００４１】[0041]
【数１】 Ｖf＝｛Ｃox／（Ｃox＋Ｃf）｝Ｖcc ・・・（１） が成立する。V f = {C ox / (C ox + C f )} V cc (1)
【００４２】強誘電体キャパシタＣfに加わる電圧Ｖfを
大きくするために、静電容量Ｃoxに対してＣfを相対的
に小さくすることが好ましい。実用的には、The strength in order to increase the voltage V f applied to the dielectric capacitor C f, it is preferable to reduce relatively the C f with respect to the capacitance C ox. In practice,
【００４３】[0043]
【数２】Ｃf＜Ｃox ・・・（２） とすることが好ましい。It is preferable that C f <C ox (2).
【００４４】一般的に、強誘電体の誘電率は、酸化シリ
コンの誘電率の１００倍程度である。また、経験上、強
誘電体膜２２の膜厚をゲート絶縁膜２０の膜厚の２０倍
程度以下に抑えることが実用的であることがわかってい
る。これらの条件を考慮し、かつ上記式（２）を満足す
るためには、強誘電体キャパシタＣfの実効面積を、ゲ
ートキャパシタＣoxの実効面積の２０％以下にすればよ
い。また、強誘電体膜２２の残留分極による蓄積電荷量
の変化を、ＭＦＭＩＳ型ＦＥＴのしきい値変動として余
裕をもって判別するために、強誘電体キャパシタＣfの
実効面積を、ゲートキャパシタＣoxの実効面積の５％以
上とすることが好ましい。Generally, the dielectric constant of a ferroelectric is about 100 times that of silicon oxide. Experience has shown that it is practical to reduce the thickness of the ferroelectric film 22 to about 20 times or less the thickness of the gate insulating film 20. Considering these conditions, and in order to satisfy the above formula (2) is the effective area of the ferroelectric capacitor C f, it may be less than 20% of the effective area of the gate capacitor C ox. Also, strong changes in the accumulated charge amount by residual polarization of the dielectric film 22, in order to determine with ease as the threshold variation of the MFMIS FET, the effective area of the ferroelectric capacitor C f, the gate capacitor C ox It is preferable to set the effective area to 5% or more.
【００４５】図１において、強誘電体膜２２の下面の面
積をＳf、フローティングゲート電極２１とチャネル領
域１０とが対向している領域の面積をＳoxとする。上述
の好適条件は、In FIG. 1, the area of the lower surface of the ferroelectric film 22 is S f , and the area of the region where the floating gate electrode 21 and the channel region 10 face each other is S ox . The above preferred conditions are:
【００４６】[0046]
【数３】０．０５≦Ｓf／Ｓox≦０．２ と表される。## EQU3 ## It is expressed as 0.05 ≦ S f / S ox ≦ 0.2.
【００４７】上記実施例では、Ｐｔ等のフローティング
ゲート電極や強誘電体膜のパターニングを行う必要がな
い。このため、これらの層のパターニングに起因する微
細化の困難さを回避できる。また、図２（Ａ）の工程で
ソース及びドレイン領域１１及び１２を形成した後、図
４（Ｇ）の工程で強誘電体膜２２Ａの形成を行う。この
ため、強誘電体膜形成後の高温熱処理を行う必要がな
い。これにより、強誘電体膜の劣化を防止することがで
きる。In the above embodiment, there is no need to pattern a floating gate electrode such as Pt or a ferroelectric film. For this reason, difficulty in miniaturization due to patterning of these layers can be avoided. After forming the source and drain regions 11 and 12 in the step of FIG. 2A, the ferroelectric film 22A is formed in the step of FIG. Therefore, there is no need to perform a high-temperature heat treatment after the formation of the ferroelectric film. Thereby, deterioration of the ferroelectric film can be prevented.
【００４８】さらに、上記実施例の場合には、図３
（Ｄ）の開口３２を形成するまでの工程が、ＭＯＳＦＥ
Ｔ作製工程であり、図３（Ｅ）のＰｔ膜２１Ａの形成以
降が強誘電体キャパシタの作製工程になる。このため、
ＭＯＳＦＥＴ作製工程と強誘電体キャパシタの作製工程
とを分離しやすい。従って、製造ラインの汚染による歩
留まり低下を回避することができる。Further, in the case of the above embodiment, FIG.
The process up to forming the opening 32 in (D) is MOSFE
This is a manufacturing process of T, and the process after the formation of the Pt film 21A in FIG. For this reason,
It is easy to separate the MOSFET manufacturing process from the ferroelectric capacitor manufacturing process. Therefore, it is possible to avoid a decrease in yield due to contamination of the production line.
【００４９】また、上記実施例では、図３（Ｄ）の工程
において、ダミーゲート電極３１を完全に除去したが、
開口３２の底部にダミーゲート電極３１の一部を残して
おいてもよい。この場合、図１のゲート絶縁膜２０とフ
ローティングゲート電極２１との間にダミーゲート電極
３１が残る。ダミーゲート電極３１をｎ+型ポリシリコ
ンで形成しておけば、ＭＦＭＩＳ型ＦＥＴの動作上問題
は生じない。図３（Ｄ）に示した工程でゲート絶縁膜２
０が露出しないため、ゲート絶縁膜２０のダメージを軽
減することができる。In the above embodiment, the dummy gate electrode 31 was completely removed in the step of FIG.
A part of the dummy gate electrode 31 may be left at the bottom of the opening 32. In this case, the dummy gate electrode 31 remains between the gate insulating film 20 and the floating gate electrode 21 in FIG. If the dummy gate electrode 31 is formed of n + type polysilicon, no problem occurs in the operation of the MFMIS type FET. In the step shown in FIG.
Since 0 is not exposed, damage to the gate insulating film 20 can be reduced.
【００５０】次に、図６を参照して、他の実施例による
強誘電体メモリ装置について説明する。上記実施例で
は、図４（Ｇ）の工程で、内側サイドウォール絶縁部２
３を形成した。強誘電体膜２２として誘電率のより小さ
な材料を用い、ゲート絶縁膜２０として誘電率のより大
きな材料を用いると、上述の式（２）が成立しやすくな
る。従って、図６に示すように、必ずしも内側サイドウ
ォール絶縁部を形成する必要はない。内側サイドウォー
ル絶縁部が形成されない場合には、強誘電体膜２２の外
周面が、フローティングゲート電極２１の外周面に滑ら
かに繋がる。Next, a ferroelectric memory device according to another embodiment will be described with reference to FIG. In the above embodiment, in the step of FIG.
3 was formed. If a material having a lower dielectric constant is used for the ferroelectric film 22 and a material having a higher dielectric constant is used for the gate insulating film 20, the above-described formula (2) is more likely to be satisfied. Therefore, as shown in FIG. 6, it is not always necessary to form the inner side wall insulating portion. When the inner side wall insulating portion is not formed, the outer peripheral surface of the ferroelectric film 22 is smoothly connected to the outer peripheral surface of the floating gate electrode 21.
【００５１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。The present invention has been described in connection with the preferred embodiments.
The present invention is not limited to these. For example, it will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
【００５２】（付記１） 表面に半導体領域を有する基
板と、前記半導体領域内のチャネル領域の両側に配置さ
れたソース領域及びドレイン領域と、前記半導体基板の
表面上に配置され、前記チャネル領域上に開口が設けら
れた第１の層間絶縁膜と、前記開口の底面のチャネル領
域を覆うゲート絶縁膜と、前記ゲート絶縁膜の上に配置
され、前記開口内の半導体基板側の一部の空間に充填さ
れたフローティングゲート電極と、前記フローティング
ゲート電極の上面よりも上の前記開口の内周面上に形成
された内側サイドウォール絶縁部と、前記サイドウォー
ル絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘
電体膜と、前記強誘電体膜の上に配置されたコントロー
ルゲート電極とを有する強誘電体メモリ装置。(Supplementary Note 1) A substrate having a semiconductor region on the surface, source and drain regions disposed on both sides of a channel region in the semiconductor region, and a A first interlayer insulating film having an opening formed therein, a gate insulating film covering a channel region on a bottom surface of the opening, and a partial space on the semiconductor substrate side in the opening, which is disposed on the gate insulating film. A floating gate electrode, an inner side wall insulating portion formed on an inner peripheral surface of the opening above an upper surface of the floating gate electrode, and an inside of the opening surrounded by the side wall insulating portion. A ferroelectric memory device, comprising: a ferroelectric film that fills a space; and a control gate electrode disposed on the ferroelectric film.
【００５３】（付記２） 前記フローティングゲート電
極が、前記ゲート絶縁膜側に配置されたポリシリコン膜
と、前記強誘電体膜側に配置された導電膜とを含む付記
１に記載の強誘電体メモリ装置。(Supplementary note 2) The ferroelectric according to supplementary note 1, wherein the floating gate electrode includes a polysilicon film disposed on the gate insulating film side and a conductive film disposed on the ferroelectric film side. Memory device.
【００５４】（付記３） 表面に半導体領域を有する基
板と、前記半導体領域内のチャネル領域の両側に配置さ
れたソース領域及びドレイン領域と、前記チャネル領域
の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁
膜の上に配置されたフローティングゲート電極と、前記
フローティングゲート電極の上に配置され、該フローテ
ィングゲート電極の側面に滑らかに連続した側面を有す
る強誘電体膜と、前記ゲート絶縁膜、フローティングゲ
ート電極、及び強誘電体膜の側面を覆う外側サイドウォ
ール絶縁部と、前記半導体基板の表面を覆い、前記強誘
電体膜の上面に滑らかに繋がる上面を有する層間絶縁膜
と、前記強誘電体膜の上に配置されたコントロールゲー
ト電極とを有する強誘電体メモリ装置。(Supplementary Note 3) A substrate having a semiconductor region on the surface, source and drain regions disposed on both sides of a channel region in the semiconductor region, and a gate insulating film formed on the surface of the channel region A ferroelectric film disposed on the gate insulating film, a ferroelectric film disposed on the floating gate electrode and having a side surface smoothly continuous with a side surface of the floating gate electrode; and the gate insulating film. A floating gate electrode, an outer side wall insulating portion covering side surfaces of the ferroelectric film, an interlayer insulating film covering the surface of the semiconductor substrate, and having an upper surface smoothly connected to an upper surface of the ferroelectric film; A ferroelectric memory device having a control gate electrode disposed on a dielectric film.
【００５５】（付記４） 前記フローティングゲート電
極が、前記ゲート絶縁膜側に配置されたポリシリコン膜
と、前記強誘電体膜側に配置された導電膜とを含む付記
３に記載の強誘電体メモリ装置。(Supplementary Note 4) The ferroelectric substance according to supplementary note 3, wherein the floating gate electrode includes a polysilicon film disposed on the gate insulating film side and a conductive film disposed on the ferroelectric film side. Memory device.
【００５６】（付記５） 表面に半導体領域が露出した
基板の該半導体領域の表面を第１の絶縁膜で覆う工程
と、前記第１の絶縁膜の一部の領域上に、ダミーゲート
電極を形成する工程と、前記ダミーゲート電極の両側の
前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間
絶縁膜を形成する工程と、前記層間絶縁膜の上面を平坦
化するとともに、前記ダミーゲート電極の上面を露出さ
せる工程と、前記ダミーゲート電極を除去し、該ダミー
ゲート電極の跡に開口を残す工程と、前記開口内を埋め
込むように、前記層間絶縁膜上に導電膜を形成する工程
と、前記層間絶縁膜の上に堆積した前記導電膜を除去す
るとともに、前記開口内の一部の前記導電膜を除去し、
該開口内の底面上に前記導電膜の一部を残す工程と、前
記開口内に残った前記導電膜の上及び前記層間絶縁膜の
上に、強誘電体膜を形成する工程と、前記層間絶縁膜の
上面よりも上の前記強誘電体膜を除去し、前記開口内に
前記強誘電体膜の一部を残す工程と、前記開口内に残っ
た前記強誘電体膜の上に、コントロールゲート電極を形
成する工程とを有する強誘電体メモリ装置の製造方法。(Supplementary Note 5) A step of covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film, and forming a dummy gate electrode on a partial region of the first insulating film. Forming, and adding an impurity to a surface layer of the semiconductor region on both sides of the dummy gate electrode,
Forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode, flattening an upper surface of the interlayer insulating film, and exposing an upper surface of the dummy gate electrode; Removing an opening in the trace of the dummy gate electrode, forming a conductive film on the interlayer insulating film so as to fill the opening, and removing the conductive film deposited on the interlayer insulating film. Removing the film, removing a part of the conductive film in the opening,
Leaving a part of the conductive film on the bottom surface in the opening; forming a ferroelectric film on the conductive film remaining in the opening and on the interlayer insulating film; Removing the ferroelectric film above the top surface of the insulating film, leaving a part of the ferroelectric film in the opening; and controlling the ferroelectric film remaining in the opening. Forming a gate electrode.
【００５７】（付記６） 前記開口内に前記強誘電体膜
の一部を残した後、さらに、残された強誘電体膜よりも
上の前記開口の内周面上に、内側サイドウォール絶縁部
を形成する工程を含み、前記強誘電体膜を形成する工程
において、前記内側サイドウォール絶縁部に囲まれた開
口内の空間を該強誘電体膜で埋め込む付記５に記載の強
誘電体メモリ装置の製造方法。(Supplementary Note 6) After a part of the ferroelectric film is left in the opening, an inner sidewall insulating film is further formed on the inner peripheral surface of the opening above the remaining ferroelectric film. 6. The ferroelectric memory according to claim 5, further comprising a step of forming a portion, wherein in the step of forming the ferroelectric film, a space in an opening surrounded by the inner side wall insulating portion is filled with the ferroelectric film. Device manufacturing method.
【００５８】（付記７） 前記ダミーゲート電極を形成
した後、さらに、該ダミーゲート電極の側面上に外側サ
イドウォール絶縁部を形成する工程を含み、前記不純物
を添加する工程が、前記ダミーゲート電極と外側サイド
ウォール絶縁部とをマスクとして前記半導体領域の表面
層に不純物をイオン注入する工程を含む付記５または６
に記載の強誘電体メモリ装置の製造方法。(Supplementary Note 7) After the formation of the dummy gate electrode, a step of forming an outer side wall insulating portion on a side surface of the dummy gate electrode is further included. Additional step 5 or 6 including a step of ion-implanting impurities into the surface layer of the semiconductor region using the mask and the outer sidewall insulating portion as a mask.
3. The method for manufacturing a ferroelectric memory device according to 1.
【００５９】（付記８） 前記ダミーゲート電極を除去
する工程において、前記第１の絶縁膜上に該ダミーゲー
ト電極の一部を残す付記５〜７のいずれかに記載の強誘
電体メモリ装置の製造方法。(Supplementary note 8) The ferroelectric memory device according to any one of Supplementary notes 5 to 7, wherein in the step of removing the dummy gate electrode, a part of the dummy gate electrode is left on the first insulating film. Production method.
【００６０】[0060]
【発明の効果】以上説明したように、本発明によると、
ＭＦＭＩＳ型ＦＥＴの強誘電体キャパシタの実効面積
を、チャネル領域とフローティングゲート電極との間の
キャパシタの実効面積に比べて小さくすることができ
る。これにより、強誘電体キャパシタに加わる電圧が大
きくなり、書込電圧の低電圧化を図ることが可能にな
る。As described above, according to the present invention,
The effective area of the ferroelectric capacitor of the MFMIS-type FET can be made smaller than the effective area of the capacitor between the channel region and the floating gate electrode. As a result, the voltage applied to the ferroelectric capacitor increases, and the writing voltage can be reduced.
【００６１】また、ソース及びドレイン領域が形成され
た後に、強誘電体膜が形成される。強誘電体膜が、ソー
ス及びドレイン領域形成のための熱処理を経験しないた
め、熱処理による強誘電体膜の劣化を防止することがで
きる。また、フォトリソグラフィを用いた強誘電体膜の
パターニング工程がないため、微細化を妨げる一つの要
因が回避される。After the source and drain regions are formed, a ferroelectric film is formed. Since the ferroelectric film does not undergo heat treatment for forming the source and drain regions, deterioration of the ferroelectric film due to the heat treatment can be prevented. Further, since there is no step of patterning the ferroelectric film using photolithography, one factor that hinders miniaturization is avoided.
【図１】本発明の実施例による強誘電体メモリ装置の断
面図である。FIG. 1 is a sectional view of a ferroelectric memory device according to an embodiment of the present invention.
【図２】本発明の実施例による強誘電体メモリ装置の製
造方法を説明するための断面図（その１）である。FIG. 2 is a sectional view (No. 1) for explaining the method of manufacturing the ferroelectric memory device according to the embodiment of the present invention.
【図３】本発明の実施例による強誘電体メモリ装置の製
造方法を説明するための断面図（その２）である。FIG. 3 is a sectional view (part 2) for explaining the method of manufacturing the ferroelectric memory device according to the embodiment of the present invention.
【図４】本発明の実施例による強誘電体メモリ装置の製
造方法を説明するための断面図（その３）である。FIG. 4 is a sectional view (part 3) for explaining the method of manufacturing the ferroelectric memory device according to the embodiment of the present invention.
【図５】ＭＦＭＩＳ型ＦＥＴの等価回路図である。FIG. 5 is an equivalent circuit diagram of the MFMIS-type FET.
【図６】本発明の他の実施例による強誘電体メモリ装置
の断面図である。FIG. 6 is a sectional view of a ferroelectric memory device according to another embodiment of the present invention.
【図７】従来の強誘電体メモリ装置の断面図である。FIG. 7 is a sectional view of a conventional ferroelectric memory device.
１ シリコン基板 ２ フィールド酸化膜 １０ チャネル領域 １１ ソース領域 １２ ドレイン領域 ２０ ゲート絶縁膜 ２１ フローティングゲート電極 ２２ 強誘電体膜 ２３ 内側サイドウォール絶縁部 ２４ 外側サイドウォール絶縁部 ２５ コントロールゲート電極 ３０、４０ 層間絶縁膜 ３１ ダミーゲート電極 ３２ 開口 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Field oxide film 10 Channel region 11 Source region 12 Drain region 20 Gate insulating film 21 Floating gate electrode 22 Ferroelectric film 23 Inner side wall insulating part 24 Outer side wall insulating part 25 Control gate electrode 30, 40 Interlayer insulating Film 31 dummy gate electrode 32 opening
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA01 AA17 AB02 AB09 AD51 AD52 AF07 AG10 AG29 5F083 FR07 GA05 GA09 GA21 GA22 GA25 JA05 JA15 JA36 JA38 JA39 JA44 MA06 MA20 PR03 PR09 PR34 PR40 5F101 BA01 BA62 BB02 BB17 BD32 BD33 BF03 BH14 BH15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 29/792 F-term (Reference) 5F001 AA01 AA17 AB02 AB09 AD51 AD52 AF07 AG10 AG29 5F083 FR07 GA05 GA09 GA21 GA22 GA25 JA05 JA15 JA36 JA38 JA39 JA44 MA06 MA20 PR03 PR09 PR34 PR40 5F101 BA01 BA62 BB02 BB17 BD32 BD33 BF03 BH14 BH15
Claims (5)
ース領域及びドレイン領域と、 チャネル領域を覆うゲート絶縁膜と、 前記ゲート絶縁膜の上に配置されたフローティングゲー
ト電極と、 前記フローティングゲート電極の上に配置され、該フロ
ーティングゲート電極の上面のうち外周部近傍の領域を
除いた領域に接する強誘電体膜と、 前記強誘電体膜の上に配置されたコントロールゲート電
極とを有する強誘電体メモリ装置。A substrate having a semiconductor region on a surface thereof; a source region and a drain region disposed on both sides of a channel region in the semiconductor region; a gate insulating film covering the channel region; A floating gate electrode disposed; a ferroelectric film disposed on the floating gate electrode and in contact with a region of the upper surface of the floating gate electrode except a region near an outer peripheral portion; And a control gate electrode disposed in the memory.
ース領域及びドレイン領域と、 前記半導体基板の表面上に配置され、前記チャネル領域
上に開口が設けられた第１の層間絶縁膜と、 前記開口の底面のチャネル領域を覆うゲート絶縁膜と、 前記ゲート絶縁膜の上に配置され、前記開口内の半導体
基板側の一部の空間に充填されたフローティングゲート
電極と、 前記フローティングゲート電極の上面よりも上の前記開
口の内周面上に形成された内側サイドウォール絶縁部
と、 前記サイドウォール絶縁部で囲まれた前記開口内の空間
を埋め尽くす強誘電体膜と、 前記強誘電体膜の上に配置されたコントロールゲート電
極とを有する強誘電体メモリ装置。A substrate having a semiconductor region on a surface thereof; a source region and a drain region disposed on both sides of a channel region in the semiconductor region; a substrate disposed on a surface of the semiconductor substrate; A first interlayer insulating film provided with: a gate insulating film covering a channel region on a bottom surface of the opening; a first insulating film disposed on the gate insulating film and filling a part of the space on the semiconductor substrate side in the opening; A floating gate electrode, an inner sidewall insulating portion formed on an inner peripheral surface of the opening above an upper surface of the floating gate electrode, and a space in the opening surrounded by the sidewall insulating portion. A ferroelectric memory device comprising: a ferroelectric film that fills up; and a control gate electrode disposed on the ferroelectric film.
ース領域及びドレイン領域と、 前記チャネル領域の表面上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜の上に配置されたフローティングゲー
ト電極と、 前記フローティングゲート電極の上に配置され、該フロ
ーティングゲート電極の側面に滑らかに連続した側面を
有する強誘電体膜と、 前記ゲート絶縁膜、フローティングゲート電極、及び強
誘電体膜の側面を覆う外側サイドウォール絶縁部と、 前記半導体基板の表面を覆い、前記強誘電体膜の上面に
滑らかに繋がる上面を有する層間絶縁膜と、 前記強誘電体膜の上に配置されたコントロールゲート電
極とを有する強誘電体メモリ装置。A substrate having a semiconductor region on a surface thereof; a source region and a drain region disposed on both sides of a channel region in the semiconductor region; a gate insulating film formed on a surface of the channel region; A floating gate electrode disposed on the gate insulating film; a ferroelectric film disposed on the floating gate electrode and having a side surface smoothly continuous with a side surface of the floating gate electrode; An outer sidewall insulating portion covering a side surface of the gate electrode and the ferroelectric film; an interlayer insulating film covering a surface of the semiconductor substrate and having an upper surface smoothly connected to an upper surface of the ferroelectric film; A ferroelectric memory device having a control gate electrode disposed on the film.
導体領域の表面を第１の絶縁膜で覆う工程と、 前記第１の絶縁膜の一部の領域上に、ダミーゲート電極
を形成する工程と、 前記ダミーゲート電極の両側の前記半導体領域の表面層
に、不純物を添加する工程と、 前記ダミーゲート電極を覆うように、前記基板上に層間
絶縁膜を形成する工程と、 前記層間絶縁膜の上面を平坦化するとともに、前記ダミ
ーゲート電極の上面を露出させる工程と、 前記ダミーゲート電極を除去し、該ダミーゲート電極の
跡に開口を残す工程と、 前記開口内を埋め込むように、前記層間絶縁膜上に導電
膜を形成する工程と、 前記層間絶縁膜の上に堆積した前記導電膜を除去すると
ともに、前記開口内の一部の前記導電膜を除去し、該開
口内の底面上に前記導電膜の一部を残す工程と、 前記開口内に残った前記導電膜の上及び前記層間絶縁膜
の上に、強誘電体膜を形成する工程と、 前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去
し、前記開口内に前記強誘電体膜の一部を残す工程と、 前記開口内に残った前記強誘電体膜の上に、コントロー
ルゲート電極を形成する工程とを有する強誘電体メモリ
装置の製造方法。4. A step of covering the surface of the semiconductor region of the substrate with the semiconductor region exposed on the surface with a first insulating film, and forming a dummy gate electrode on a partial region of the first insulating film. A step of adding an impurity to a surface layer of the semiconductor region on both sides of the dummy gate electrode; a step of forming an interlayer insulating film on the substrate so as to cover the dummy gate electrode; Flattening the upper surface of the film, exposing the upper surface of the dummy gate electrode, removing the dummy gate electrode, leaving an opening in the trace of the dummy gate electrode, and filling the opening. Forming a conductive film on the interlayer insulating film; removing the conductive film deposited on the interlayer insulating film; removing a part of the conductive film in the opening; Above the guide Leaving a part of the film; forming a ferroelectric film on the conductive film remaining in the opening and on the interlayer insulating film; and forming a ferroelectric film on the upper surface of the interlayer insulating film. Removing a ferroelectric film and leaving a part of the ferroelectric film in the opening; and forming a control gate electrode on the ferroelectric film remaining in the opening. A method for manufacturing a ferroelectric memory device.
した後、さらに、残された強誘電体膜よりも上の前記開
口の内周面上に、内側サイドウォール絶縁部を形成する
工程を含み、前記強誘電体膜を形成する工程において、
前記内側サイドウォール絶縁部に囲まれた開口内の空間
を該強誘電体膜で埋め込む請求項４に記載の強誘電体メ
モリ装置の製造方法。5. After leaving a part of the ferroelectric film in the opening, an inner side wall insulating portion is further formed on the inner peripheral surface of the opening above the remaining ferroelectric film. And forming the ferroelectric film.
5. The method for manufacturing a ferroelectric memory device according to claim 4, wherein a space inside the opening surrounded by the inner side wall insulating portion is filled with the ferroelectric film.
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