JP4523115B2 - 強誘電体メモリ装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置及びその製造方法に関し、特に強誘電体膜の残留分極により電界効果トランジスタ（ＦＥＴ）のしきい値を制御して情報を記憶する強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
図７に、従来の金属−強誘電体−金属−絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリ装置の断面図を示す。シリコン基板１０１の表面のチャネル領域１０２の上に、ゲート絶縁膜１０５、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８がこの順番に積層されている。チャネル領域１０２の両側の基板表面層に、ソース領域１０３とドレイン領域１０４が形成されている。
【０００３】
シリコン基板１０１とコントロールゲート電極１０８との間に電圧を印加すると、強誘電体膜１０７が分極する。その後、印加電圧を０Ｖにしても、強誘電体膜１０７内に残留分極が残る。この残留分極の大きさ及び向きの変化により、ＭＦＭＩＳ型ＦＥＴのしきい値が変化する。しきい値の変化によるドレイン電流の大小を、情報の「０」と「１」に対応させることにより、１ビットの情報が記憶される。一つのトランジスタで１ビットの情報を記憶することができるため、原理的に、１トランジスタ−１キャパシタ型のメモリ装置等に比べて高集積化が可能である。
【０００４】
【発明が解決しようとする課題】
図７に示した従来の強誘電体メモリ装置においては、コントロールゲート電極１０８からゲート絶縁膜１０５までの積層構造が、エッチングにより加工される。コントロールゲート電極１０８及びフローティングゲート電極１０５は、ＰｔやＩｒ等で形成され、強誘電体膜１０７はＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）等で形成される。これらの膜の微細加工の困難さが、強誘電体メモリ装置の微細化の妨げになっている。
【０００５】
また、ゲート絶縁膜１０５からコントロールゲート電極１０８までの積層構造を形成した後に、ソース領域１０３及びドレイン領域１０４を形成するためのイオン注入が行われる。このため、注入された不純物を活性化するための熱処理時に、強誘電体膜１０７も高温環境に晒される。これにより、強誘電体膜１０７の残留分極特性が劣化してしまう。
【０００６】
また、チャネル領域１０２、ゲート絶縁膜１０５及びフローティングゲート電極１０６で構成されるゲートキャパシタと、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８で構成される強誘電体キャパシタとの面積が等しくなる。チャネル領域１０２とコントロールゲート電極１０８との間に印加した電圧は、ゲートキャパシタと強誘電体キャパシタとに分割される。強誘電体キャパシタに加わる電圧が小さいと、コントロールゲート電極１０８に大きな書込電圧を印加しなければならない。書込電圧を小さくするために、誘電率の低い強誘電体膜の開発が望まれている。
【０００７】
さらに、ＭＯＳトタンジスタの製造工程と、強誘電体キャパシタの製造工程とが混在するため、製造ラインの汚染が問題になる。
【０００８】
本発明の目的は、微細化しやすく、強誘電体膜の残留分極特性の劣化が生じにくい強誘電体メモリ装置及びその製造方法を提供することである。
【０００９】
本発明の他の目的は、書込電圧を低くすることが可能な強誘電体メモリ装置及びその製造方法を提供することである。
【００１０】
本発明のさらに他の目的は、製造ラインの汚染問題を回避することができる強誘電体メモリ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によると、
表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置が提供される。
【００１３】
上述の強誘電体メモリ装置では、フローティングゲート電極、強誘電体膜、及びコントロールゲート電極により構成される強誘電体キャパシタの実効面積が、チャネル領域、ゲート絶縁膜、及びフローティングゲート電極により構成されるゲートキャパシタの実効面積よりも小さい。このため、両者の実効面積が等しい場合に比べて、強誘電体キャパシタの静電容量が相対的に小さくなる。このため、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧を低くすることが可能になる。
【００１６】
本発明の他の観点によると、
表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に前記導電膜の一部を残した後、残された導電膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成し、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法が提供される。
【００１７】
強誘電体膜を形成する前に、ダミーゲート電極の両側に不純物が添加される。このため、強誘電体膜が、不純物を活性化するための高温環境に晒されない。これにより、強誘電体の劣化を防止することができる。
【００１８】
【発明の実施の形態】
図１に、本発明の実施例による強誘電体メモリ装置の断面図を示す。シリコン基板１の表面上に形成されたフィールド酸化膜２により活性領域が画定されている。活性領域内のチャネル領域１０の両側に、ｎ型不純物が添加されたソース領域１１及びドレイン領域１２が形成されている。
【００１９】
チャネル領域１０の表面上に、ゲート絶縁膜２０、フローティングゲート電極２１、強誘電体膜２２がこの順番に積層されている。ゲート絶縁膜２０は酸化シリコンで形成される。フローティングゲート電極２１は白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ3）（以下、省略してＳＲＯと記す）、もしくはＩｒとＩｒＯ2との２層で形成される。強誘電体膜２２はＰＺＴで形成されている。酸窒化シリコンからなる内側サイドウォール絶縁部２３が、強誘電体膜２２の側面を取り囲んでいる。
【００２０】
内側サイドウォール絶縁部２３の外周面が、その下のフローティングゲート電極２１の側面に滑らかに繋がっている。ゲート絶縁膜２０、フローティングゲート電極２１、及び内側サイドウォール絶縁部２３が、一つの滑らかな外周面を画定する。すなわち、強誘電体膜２２は、フローティングゲート電極２１の上面のうち、その外周部近傍を除いた領域に接する。
【００２１】
内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなっている。言い換えれば、フローティングゲート電極２１から離れるに従って、強誘電体膜２２の外周面が外側に広がっている。このため、フローティングゲート電極２１に接触している強誘電体膜２２の下面の面積が、その上面の面積よりも小さい。ゲート絶縁膜２０、フローティングゲート電極２１及び内側サイドウォール絶縁部２３の外周面上に、外側サイドウォール絶縁部２４が形成されている。
【００２２】
シリコン基板１の上に酸化シリコンからなる層間絶縁膜３０が形成されている。層間絶縁膜３０は、外側サイドウォール絶縁部２４の外周面に接する。層間絶縁膜３０の上面は平坦化されており、その高さは強誘電体膜２２の上面に整合している。
【００２３】
強誘電体膜２２の上に、コントロールゲート電極２５が形成されている。コントロールゲート電極２５は、Ｐｔ膜、Ｉｒ膜、Ｉｒ膜とＩｒＯ2膜との２層、もしくはＳＲＯ膜等で構成される。コントロールゲート電極２５は、図１の紙面に垂直な方向に延在し、ワード線を構成する。
【００２４】
コントロールゲート電極２５を覆うように、層間絶縁膜３０の上に他の層間絶縁膜４０が形成されている。層間絶縁膜４０は、例えば酸化シリコンで形成される。コンタクトホール４１が、ドレイン領域１２に対応する位置において、層間絶縁膜３０と４０との２層を貫通する。コンタクトホール４５内にタングステンプラグ４５が埋め込まれている。タングステンプラグ４５は、ドレイン領域１２に電気的に接続される。
【００２５】
層間絶縁膜４０の表面上にビット線５０が形成されている。ビット線５０は、アルミニウム（Ａｌ）で形成され、タングステンプラグ４５に電気的に接続されている。このビット線５０は、コントロールゲート電極２５で構成されるワード線と交差する方向、すなわち図１の横方向に延在する。
【００２６】
次に、図２〜図４を参照して、図１に示した強誘電体メモリ装置の製造方法について説明する。
【００２７】
図２（Ａ）に示す状態までの工程を説明する。シリコン基板１の表面にフィールド酸化膜２を形成し、フィールド酸化膜２に囲まれた活性領域を画定する。活性領域の表面を熱酸化し、酸化シリコン膜を形成する。酸化シリコン膜上に、ｎ+型ポリシリコン膜を形成する。この酸化シリコン膜とポリシリコン膜とをパターニングし、チャネル領域１０の上にゲート絶縁膜２０及びダミーゲート電極３１を残す。
【００２８】
ゲート絶縁膜２０とダミーゲート電極３１との側面上に、外側サイドウォール絶縁部２４を形成する。外側サイドウォール絶縁部２４は、化学気相成長（ＣＶＤ）により基板全面上に酸化シリコン膜を堆積した後、異方性の反応性イオンエッチング（ＲＩＥ）を行うことにより形成される。
【００２９】
ダミーゲート電極３１及び外側サイドウォール絶縁部２４をマスクとして、活性領域の表面層にｎ型不純物、例えばリン（Ｐ）をイオン注入する。１０００℃で１０秒程度のラピッドサーマルアニール（ＲＴＡ）を行い、注入された不純物を活性化する。チャネル領域１０の両側に、ｎ型のソース領域１１及びドレイン領域１２が形成される。
【００３０】
図２（Ｂ）に示すように、基板上に酸化シリコンからなる層間絶縁膜３０を堆積する。層間絶縁膜３０の堆積は、例えばＣＶＤにより行われる。ダミーゲート電極３１及び外側サイドウォール絶縁部２４が、層間絶縁膜３０で覆われる。
【００３１】
図２（Ｃ）に示すように、層間絶縁膜３０の表面を平坦化し、ダミーゲート電極３１の上面を露出させる。層間絶縁膜３０の平坦化は、例えば化学機械研磨（ＣＭＰ）により行われる。
【００３２】
図３（Ｄ）に示すように、ダミーゲート電極３１を除去する。ダミーゲート電極３１の除去は、Ｃｌ2とＢＣｌ3との混合ガスを用いたドライエッチングにより行われる。ダミーゲート電極３１の跡に開口３２が形成される。開口３２の底面にゲート絶縁膜２０が露出する。なお、このゲート絶縁膜２０をウェットエッチングにより除去し、開口３２の底面に露出したチャネル領域１０の表面を熱酸化して再度ゲート絶縁膜を形成してもよい。
【００３３】
図３（Ｅ）に示すように、基板全面上にＰｔ膜２１Ａをスパッタリングにより堆積する。開口３２内がＰｔ膜２１Ａで埋め込まれる。なお、Ｐｔ膜２１Ａの代わりに、Ｉｒ膜やＳＲＯ膜を堆積してもよい。
【００３４】
図３（Ｆ）に示すように、層間絶縁膜３０の上のＰｔ膜２１Ａを、ＣＭＰにより除去する。このＣＭＰは、例えばダイヤモンド砥粒と濃度５〜１０重量％のフタル酸カリウム研磨液とを用いて行う。また、研磨布として比較的柔らかいもの、例えばロデール社製のＳＵＢＡ４００等を用いる。層間絶縁膜３０の上面が露出した後も、ＣＭＰを続ける。柔らかい研磨布を用いているため、シンキングが生じ、開口３２内の一部のＰｔ膜２１Ａも除去される。開口３２の底に、Ｐｔからなるフローティングゲート電極２１が残る。
【００３５】
図４（Ｇ）に示すように、フローティングゲート電極２１よりも上の開口３２の内周面上に、内側サイドウォール絶縁部２３を形成する。内側サイドウォール絶縁部２３は、全面にＣＶＤにより酸化シリコン膜を堆積した後、異方性エッチングを行うことにより形成される。内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなる。このため、内側サイドウォール絶縁部２３で囲まれた開口３２内の空間は、上方の開口面が広がった形状を有する。
【００３６】
スピンコート法を用い、基板全面上にＰＺＴ膜２２Ａを形成する。スピンコート後、６５０℃で１時間程度の熱処理を行い、ＰＺＴ膜２２Ａの結晶化を行う。内側サイドウォール絶縁部２３で囲まれた開口３２内がＰＺＴ膜２２Ａで埋め込まれる。開口３２内の空間が、上方の広がった形状を有するため、開口３２内にＰＺＴ膜２２Ａを容易に埋め込むことができる。
【００３７】
図４（Ｈ）に示すように、層間絶縁膜３０の上面よりも上のＰＺＴ膜２２Ａを、ＣＭＰにより除去する。内側サイドウォール絶縁部２３で囲まれた開口３２内にＰＺＴからなる強誘電体膜３２が残る。ＰＺＴ膜２２ＡのＣＭＰは、例えばアルミナ砥粒（例えばロデール社製のＩＣ１０００）及び濃度５〜１０重量％のフタル酸カリウム研磨液を用いて行う。
【００３８】
図４（Ｉ）に示すように、強誘電体膜２２の表面上にコントロールゲート電極２５を形成する。コントロールゲート電極２５は、Ｐｔ膜を形成した後、このＰｔ膜をパターニングすることにより形成される。コントロールゲート電極２５を埋め込むように、層間絶縁膜３０の上に２層目の層間絶縁膜４０を形成する。２層目の層間絶縁膜４０は、酸化シリコン膜をＣＶＤにより堆積した後、ＣＭＰで表面の平坦化を行うことにより形成される。
【００３９】
図１に示すように、層間絶縁膜３０と４０の２層を貫通するコンタクトホール４５を形成する。コンタクトホール４５内を埋め込むタングステンプラグ４５を形成する。タングステンプラグ４５は、全面にタングステン膜を形成した後、このタングステン膜をエッチバックすることにより形成される。２層目の層間絶縁膜４０の上にＡｌからなるビット線５０を形成する。ビット線５０は、Ａｌ膜を堆積した後、このＡｌ膜をパターニングすることにより形成される。
【００４０】
図５に、ＭＦＭＩＳ型ＦＥＴの等価回路図を示す。チャネル領域１０、ゲート絶縁膜２０、及びフローティングゲート電極２１により構成されるゲートキャパシタＣoxと、フローティングゲート電極２１、強誘電体膜２２、及びコントロールゲート電極２５により構成される強誘電体キャパシタＣfとの直列回路が形成される。コントロールゲート電極２５とチャネル領域１０との間に印加される電圧をＶcc、強誘電体キャパシタＣfに加わる電圧をＶf、ゲートキャパシタＣox及び強誘電体キャパシタＣfの静電容量をそれぞれＣox及びＣfとすると、
【００４１】
【数１】
Ｖf＝｛Ｃox／（Ｃox＋Ｃf）｝Ｖcc ・・・（１）
が成立する。
【００４２】
強誘電体キャパシタＣfに加わる電圧Ｖfを大きくするために、静電容量Ｃoxに対してＣfを相対的に小さくすることが好ましい。実用的には、
【００４３】
【数２】
Ｃf＜Ｃox ・・・（２）
とすることが好ましい。
【００４４】
一般的に、強誘電体の誘電率は、酸化シリコンの誘電率の１００倍程度である。また、経験上、強誘電体膜２２の膜厚をゲート絶縁膜２０の膜厚の２０倍程度以下に抑えることが実用的であることがわかっている。これらの条件を考慮し、かつ上記式（２）を満足するためには、強誘電体キャパシタＣfの実効面積を、ゲートキャパシタＣoxの実効面積の２０％以下にすればよい。また、強誘電体膜２２の残留分極による蓄積電荷量の変化を、ＭＦＭＩＳ型ＦＥＴのしきい値変動として余裕をもって判別するために、強誘電体キャパシタＣfの実効面積を、ゲートキャパシタＣoxの実効面積の５％以上とすることが好ましい。
【００４５】
図１において、強誘電体膜２２の下面の面積をＳf、フローティングゲート電極２１とチャネル領域１０とが対向している領域の面積をＳoxとする。上述の好適条件は、
【００４６】
【数３】
０．０５≦Ｓf／Ｓox≦０．２
と表される。
【００４７】
上記実施例では、Ｐｔ等のフローティングゲート電極や強誘電体膜のパターニングを行う必要がない。このため、これらの層のパターニングに起因する微細化の困難さを回避できる。また、図２（Ａ）の工程でソース及びドレイン領域１１及び１２を形成した後、図４（Ｇ）の工程で強誘電体膜２２Ａの形成を行う。このため、強誘電体膜形成後の高温熱処理を行う必要がない。これにより、強誘電体膜の劣化を防止することができる。
【００４８】
さらに、上記実施例の場合には、図３（Ｄ）の開口３２を形成するまでの工程が、ＭＯＳＦＥＴ作製工程であり、図３（Ｅ）のＰｔ膜２１Ａの形成以降が強誘電体キャパシタの作製工程になる。このため、ＭＯＳＦＥＴ作製工程と強誘電体キャパシタの作製工程とを分離しやすい。従って、製造ラインの汚染による歩留まり低下を回避することができる。
【００４９】
また、上記実施例では、図３（Ｄ）の工程において、ダミーゲート電極３１を完全に除去したが、開口３２の底部にダミーゲート電極３１の一部を残しておいてもよい。この場合、図１のゲート絶縁膜２０とフローティングゲート電極２１との間にダミーゲート電極３１が残る。ダミーゲート電極３１をｎ+型ポリシリコンで形成しておけば、ＭＦＭＩＳ型ＦＥＴの動作上問題は生じない。図３（Ｄ）に示した工程でゲート絶縁膜２０が露出しないため、ゲート絶縁膜２０のダメージを軽減することができる。
【００５０】
次に、図６を参照して、他の実施例による強誘電体メモリ装置について説明する。上記実施例では、図４（Ｇ）の工程で、内側サイドウォール絶縁部２３を形成した。強誘電体膜２２として誘電率のより小さな材料を用い、ゲート絶縁膜２０として誘電率のより大きな材料を用いると、上述の式（２）が成立しやすくなる。従って、図６に示すように、必ずしも内側サイドウォール絶縁部を形成する必要はない。内側サイドウォール絶縁部が形成されない場合には、強誘電体膜２２の外周面が、フローティングゲート電極２１の外周面に滑らかに繋がる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５２】
（付記１） 表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５３】
（付記２） 前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記１に記載の強誘電体メモリ装置。
【００５４】
（付記３） 表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたフローティングゲート電極と、
前記フローティングゲート電極の上に配置され、該フローティングゲート電極の側面に滑らかに連続した側面を有する強誘電体膜と、
前記ゲート絶縁膜、フローティングゲート電極、及び強誘電体膜の側面を覆う外側サイドウォール絶縁部と、
前記半導体基板の表面を覆い、前記強誘電体膜の上面に滑らかに繋がる上面を有する層間絶縁膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５５】
（付記４） 前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記３に記載の強誘電体メモリ装置。
【００５６】
（付記５） 表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成する工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法。
【００５７】
（付記６） 前記開口内に前記導電体膜の一部を残した後、さらに、残された導電体膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程を含み、前記強誘電体膜を形成する工程において、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む付記５に記載の強誘電体メモリ装置の製造方法。
【００５８】
（付記７） 前記ダミーゲート電極を形成した後、さらに、該ダミーゲート電極の側面上に外側サイドウォール絶縁部を形成する工程を含み、前記不純物を添加する工程が、前記ダミーゲート電極と外側サイドウォール絶縁部とをマスクとして前記半導体領域の表面層に不純物をイオン注入する工程を含む付記５または６に記載の強誘電体メモリ装置の製造方法。
【００５９】
（付記８） 前記ダミーゲート電極を除去する工程において、前記第１の絶縁膜上に該ダミーゲート電極の一部を残す付記５〜７のいずれかに記載の強誘電体メモリ装置の製造方法。
【００６０】
【発明の効果】
以上説明したように、本発明によると、ＭＦＭＩＳ型ＦＥＴの強誘電体キャパシタの実効面積を、チャネル領域とフローティングゲート電極との間のキャパシタの実効面積に比べて小さくすることができる。これにより、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧の低電圧化を図ることが可能になる。
【００６１】
また、ソース及びドレイン領域が形成された後に、強誘電体膜が形成される。
強誘電体膜が、ソース及びドレイン領域形成のための熱処理を経験しないため、熱処理による強誘電体膜の劣化を防止することができる。また、フォトリソグラフィを用いた強誘電体膜のパターニング工程がないため、微細化を妨げる一つの要因が回避される。
【図面の簡単な説明】
【図１】本発明の実施例による強誘電体メモリ装置の断面図である。
【図２】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その１）である。
【図３】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その２）である。
【図４】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その３）である。
【図５】ＭＦＭＩＳ型ＦＥＴの等価回路図である。
【図６】本発明の他の実施例による強誘電体メモリ装置の断面図である。
【図７】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
１ シリコン基板
２ フィールド酸化膜
１０ チャネル領域
１１ ソース領域
１２ ドレイン領域
２０ ゲート絶縁膜
２１ フローティングゲート電極
２２ 強誘電体膜
２３ 内側サイドウォール絶縁部
２４ 外側サイドウォール絶縁部
２５ コントロールゲート電極
３０、４０ 層間絶縁膜
３１ ダミーゲート電極
３２ 開口
【発明の属する技術分野】
本発明は、強誘電体メモリ装置及びその製造方法に関し、特に強誘電体膜の残留分極により電界効果トランジスタ（ＦＥＴ）のしきい値を制御して情報を記憶する強誘電体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
図７に、従来の金属−強誘電体−金属−絶縁体−半導体（ＭＦＭＩＳ）構造の強誘電体メモリ装置の断面図を示す。シリコン基板１０１の表面のチャネル領域１０２の上に、ゲート絶縁膜１０５、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８がこの順番に積層されている。チャネル領域１０２の両側の基板表面層に、ソース領域１０３とドレイン領域１０４が形成されている。
【０００３】
シリコン基板１０１とコントロールゲート電極１０８との間に電圧を印加すると、強誘電体膜１０７が分極する。その後、印加電圧を０Ｖにしても、強誘電体膜１０７内に残留分極が残る。この残留分極の大きさ及び向きの変化により、ＭＦＭＩＳ型ＦＥＴのしきい値が変化する。しきい値の変化によるドレイン電流の大小を、情報の「０」と「１」に対応させることにより、１ビットの情報が記憶される。一つのトランジスタで１ビットの情報を記憶することができるため、原理的に、１トランジスタ−１キャパシタ型のメモリ装置等に比べて高集積化が可能である。
【０００４】
【発明が解決しようとする課題】
図７に示した従来の強誘電体メモリ装置においては、コントロールゲート電極１０８からゲート絶縁膜１０５までの積層構造が、エッチングにより加工される。コントロールゲート電極１０８及びフローティングゲート電極１０５は、ＰｔやＩｒ等で形成され、強誘電体膜１０７はＰｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）等で形成される。これらの膜の微細加工の困難さが、強誘電体メモリ装置の微細化の妨げになっている。
【０００５】
また、ゲート絶縁膜１０５からコントロールゲート電極１０８までの積層構造を形成した後に、ソース領域１０３及びドレイン領域１０４を形成するためのイオン注入が行われる。このため、注入された不純物を活性化するための熱処理時に、強誘電体膜１０７も高温環境に晒される。これにより、強誘電体膜１０７の残留分極特性が劣化してしまう。
【０００６】
また、チャネル領域１０２、ゲート絶縁膜１０５及びフローティングゲート電極１０６で構成されるゲートキャパシタと、フローティングゲート電極１０６、強誘電体膜１０７、及びコントロールゲート電極１０８で構成される強誘電体キャパシタとの面積が等しくなる。チャネル領域１０２とコントロールゲート電極１０８との間に印加した電圧は、ゲートキャパシタと強誘電体キャパシタとに分割される。強誘電体キャパシタに加わる電圧が小さいと、コントロールゲート電極１０８に大きな書込電圧を印加しなければならない。書込電圧を小さくするために、誘電率の低い強誘電体膜の開発が望まれている。
【０００７】
さらに、ＭＯＳトタンジスタの製造工程と、強誘電体キャパシタの製造工程とが混在するため、製造ラインの汚染が問題になる。
【０００８】
本発明の目的は、微細化しやすく、強誘電体膜の残留分極特性の劣化が生じにくい強誘電体メモリ装置及びその製造方法を提供することである。
【０００９】
本発明の他の目的は、書込電圧を低くすることが可能な強誘電体メモリ装置及びその製造方法を提供することである。
【００１０】
本発明のさらに他の目的は、製造ラインの汚染問題を回避することができる強誘電体メモリ装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によると、
表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置が提供される。
【００１３】
上述の強誘電体メモリ装置では、フローティングゲート電極、強誘電体膜、及びコントロールゲート電極により構成される強誘電体キャパシタの実効面積が、チャネル領域、ゲート絶縁膜、及びフローティングゲート電極により構成されるゲートキャパシタの実効面積よりも小さい。このため、両者の実効面積が等しい場合に比べて、強誘電体キャパシタの静電容量が相対的に小さくなる。このため、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧を低くすることが可能になる。
【００１６】
本発明の他の観点によると、
表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に前記導電膜の一部を残した後、残された導電膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成し、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法が提供される。
【００１７】
強誘電体膜を形成する前に、ダミーゲート電極の両側に不純物が添加される。このため、強誘電体膜が、不純物を活性化するための高温環境に晒されない。これにより、強誘電体の劣化を防止することができる。
【００１８】
【発明の実施の形態】
図１に、本発明の実施例による強誘電体メモリ装置の断面図を示す。シリコン基板１の表面上に形成されたフィールド酸化膜２により活性領域が画定されている。活性領域内のチャネル領域１０の両側に、ｎ型不純物が添加されたソース領域１１及びドレイン領域１２が形成されている。
【００１９】
チャネル領域１０の表面上に、ゲート絶縁膜２０、フローティングゲート電極２１、強誘電体膜２２がこの順番に積層されている。ゲート絶縁膜２０は酸化シリコンで形成される。フローティングゲート電極２１は白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウムルテニウムオキサイド（ＳｒＲｕＯ3）（以下、省略してＳＲＯと記す）、もしくはＩｒとＩｒＯ2との２層で形成される。強誘電体膜２２はＰＺＴで形成されている。酸窒化シリコンからなる内側サイドウォール絶縁部２３が、強誘電体膜２２の側面を取り囲んでいる。
【００２０】
内側サイドウォール絶縁部２３の外周面が、その下のフローティングゲート電極２１の側面に滑らかに繋がっている。ゲート絶縁膜２０、フローティングゲート電極２１、及び内側サイドウォール絶縁部２３が、一つの滑らかな外周面を画定する。すなわち、強誘電体膜２２は、フローティングゲート電極２１の上面のうち、その外周部近傍を除いた領域に接する。
【００２１】
内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなっている。言い換えれば、フローティングゲート電極２１から離れるに従って、強誘電体膜２２の外周面が外側に広がっている。このため、フローティングゲート電極２１に接触している強誘電体膜２２の下面の面積が、その上面の面積よりも小さい。ゲート絶縁膜２０、フローティングゲート電極２１及び内側サイドウォール絶縁部２３の外周面上に、外側サイドウォール絶縁部２４が形成されている。
【００２２】
シリコン基板１の上に酸化シリコンからなる層間絶縁膜３０が形成されている。層間絶縁膜３０は、外側サイドウォール絶縁部２４の外周面に接する。層間絶縁膜３０の上面は平坦化されており、その高さは強誘電体膜２２の上面に整合している。
【００２３】
強誘電体膜２２の上に、コントロールゲート電極２５が形成されている。コントロールゲート電極２５は、Ｐｔ膜、Ｉｒ膜、Ｉｒ膜とＩｒＯ2膜との２層、もしくはＳＲＯ膜等で構成される。コントロールゲート電極２５は、図１の紙面に垂直な方向に延在し、ワード線を構成する。
【００２４】
コントロールゲート電極２５を覆うように、層間絶縁膜３０の上に他の層間絶縁膜４０が形成されている。層間絶縁膜４０は、例えば酸化シリコンで形成される。コンタクトホール４１が、ドレイン領域１２に対応する位置において、層間絶縁膜３０と４０との２層を貫通する。コンタクトホール４５内にタングステンプラグ４５が埋め込まれている。タングステンプラグ４５は、ドレイン領域１２に電気的に接続される。
【００２５】
層間絶縁膜４０の表面上にビット線５０が形成されている。ビット線５０は、アルミニウム（Ａｌ）で形成され、タングステンプラグ４５に電気的に接続されている。このビット線５０は、コントロールゲート電極２５で構成されるワード線と交差する方向、すなわち図１の横方向に延在する。
【００２６】
次に、図２〜図４を参照して、図１に示した強誘電体メモリ装置の製造方法について説明する。
【００２７】
図２（Ａ）に示す状態までの工程を説明する。シリコン基板１の表面にフィールド酸化膜２を形成し、フィールド酸化膜２に囲まれた活性領域を画定する。活性領域の表面を熱酸化し、酸化シリコン膜を形成する。酸化シリコン膜上に、ｎ+型ポリシリコン膜を形成する。この酸化シリコン膜とポリシリコン膜とをパターニングし、チャネル領域１０の上にゲート絶縁膜２０及びダミーゲート電極３１を残す。
【００２８】
ゲート絶縁膜２０とダミーゲート電極３１との側面上に、外側サイドウォール絶縁部２４を形成する。外側サイドウォール絶縁部２４は、化学気相成長（ＣＶＤ）により基板全面上に酸化シリコン膜を堆積した後、異方性の反応性イオンエッチング（ＲＩＥ）を行うことにより形成される。
【００２９】
ダミーゲート電極３１及び外側サイドウォール絶縁部２４をマスクとして、活性領域の表面層にｎ型不純物、例えばリン（Ｐ）をイオン注入する。１０００℃で１０秒程度のラピッドサーマルアニール（ＲＴＡ）を行い、注入された不純物を活性化する。チャネル領域１０の両側に、ｎ型のソース領域１１及びドレイン領域１２が形成される。
【００３０】
図２（Ｂ）に示すように、基板上に酸化シリコンからなる層間絶縁膜３０を堆積する。層間絶縁膜３０の堆積は、例えばＣＶＤにより行われる。ダミーゲート電極３１及び外側サイドウォール絶縁部２４が、層間絶縁膜３０で覆われる。
【００３１】
図２（Ｃ）に示すように、層間絶縁膜３０の表面を平坦化し、ダミーゲート電極３１の上面を露出させる。層間絶縁膜３０の平坦化は、例えば化学機械研磨（ＣＭＰ）により行われる。
【００３２】
図３（Ｄ）に示すように、ダミーゲート電極３１を除去する。ダミーゲート電極３１の除去は、Ｃｌ2とＢＣｌ3との混合ガスを用いたドライエッチングにより行われる。ダミーゲート電極３１の跡に開口３２が形成される。開口３２の底面にゲート絶縁膜２０が露出する。なお、このゲート絶縁膜２０をウェットエッチングにより除去し、開口３２の底面に露出したチャネル領域１０の表面を熱酸化して再度ゲート絶縁膜を形成してもよい。
【００３３】
図３（Ｅ）に示すように、基板全面上にＰｔ膜２１Ａをスパッタリングにより堆積する。開口３２内がＰｔ膜２１Ａで埋め込まれる。なお、Ｐｔ膜２１Ａの代わりに、Ｉｒ膜やＳＲＯ膜を堆積してもよい。
【００３４】
図３（Ｆ）に示すように、層間絶縁膜３０の上のＰｔ膜２１Ａを、ＣＭＰにより除去する。このＣＭＰは、例えばダイヤモンド砥粒と濃度５〜１０重量％のフタル酸カリウム研磨液とを用いて行う。また、研磨布として比較的柔らかいもの、例えばロデール社製のＳＵＢＡ４００等を用いる。層間絶縁膜３０の上面が露出した後も、ＣＭＰを続ける。柔らかい研磨布を用いているため、シンキングが生じ、開口３２内の一部のＰｔ膜２１Ａも除去される。開口３２の底に、Ｐｔからなるフローティングゲート電極２１が残る。
【００３５】
図４（Ｇ）に示すように、フローティングゲート電極２１よりも上の開口３２の内周面上に、内側サイドウォール絶縁部２３を形成する。内側サイドウォール絶縁部２３は、全面にＣＶＤにより酸化シリコン膜を堆積した後、異方性エッチングを行うことにより形成される。内側サイドウォール絶縁部２３は、フローティングゲート電極２１から離れるに従って薄くなる。このため、内側サイドウォール絶縁部２３で囲まれた開口３２内の空間は、上方の開口面が広がった形状を有する。
【００３６】
スピンコート法を用い、基板全面上にＰＺＴ膜２２Ａを形成する。スピンコート後、６５０℃で１時間程度の熱処理を行い、ＰＺＴ膜２２Ａの結晶化を行う。内側サイドウォール絶縁部２３で囲まれた開口３２内がＰＺＴ膜２２Ａで埋め込まれる。開口３２内の空間が、上方の広がった形状を有するため、開口３２内にＰＺＴ膜２２Ａを容易に埋め込むことができる。
【００３７】
図４（Ｈ）に示すように、層間絶縁膜３０の上面よりも上のＰＺＴ膜２２Ａを、ＣＭＰにより除去する。内側サイドウォール絶縁部２３で囲まれた開口３２内にＰＺＴからなる強誘電体膜３２が残る。ＰＺＴ膜２２ＡのＣＭＰは、例えばアルミナ砥粒（例えばロデール社製のＩＣ１０００）及び濃度５〜１０重量％のフタル酸カリウム研磨液を用いて行う。
【００３８】
図４（Ｉ）に示すように、強誘電体膜２２の表面上にコントロールゲート電極２５を形成する。コントロールゲート電極２５は、Ｐｔ膜を形成した後、このＰｔ膜をパターニングすることにより形成される。コントロールゲート電極２５を埋め込むように、層間絶縁膜３０の上に２層目の層間絶縁膜４０を形成する。２層目の層間絶縁膜４０は、酸化シリコン膜をＣＶＤにより堆積した後、ＣＭＰで表面の平坦化を行うことにより形成される。
【００３９】
図１に示すように、層間絶縁膜３０と４０の２層を貫通するコンタクトホール４５を形成する。コンタクトホール４５内を埋め込むタングステンプラグ４５を形成する。タングステンプラグ４５は、全面にタングステン膜を形成した後、このタングステン膜をエッチバックすることにより形成される。２層目の層間絶縁膜４０の上にＡｌからなるビット線５０を形成する。ビット線５０は、Ａｌ膜を堆積した後、このＡｌ膜をパターニングすることにより形成される。
【００４０】
図５に、ＭＦＭＩＳ型ＦＥＴの等価回路図を示す。チャネル領域１０、ゲート絶縁膜２０、及びフローティングゲート電極２１により構成されるゲートキャパシタＣoxと、フローティングゲート電極２１、強誘電体膜２２、及びコントロールゲート電極２５により構成される強誘電体キャパシタＣfとの直列回路が形成される。コントロールゲート電極２５とチャネル領域１０との間に印加される電圧をＶcc、強誘電体キャパシタＣfに加わる電圧をＶf、ゲートキャパシタＣox及び強誘電体キャパシタＣfの静電容量をそれぞれＣox及びＣfとすると、
【００４１】
【数１】
Ｖf＝｛Ｃox／（Ｃox＋Ｃf）｝Ｖcc ・・・（１）
が成立する。
【００４２】
強誘電体キャパシタＣfに加わる電圧Ｖfを大きくするために、静電容量Ｃoxに対してＣfを相対的に小さくすることが好ましい。実用的には、
【００４３】
【数２】
Ｃf＜Ｃox ・・・（２）
とすることが好ましい。
【００４４】
一般的に、強誘電体の誘電率は、酸化シリコンの誘電率の１００倍程度である。また、経験上、強誘電体膜２２の膜厚をゲート絶縁膜２０の膜厚の２０倍程度以下に抑えることが実用的であることがわかっている。これらの条件を考慮し、かつ上記式（２）を満足するためには、強誘電体キャパシタＣfの実効面積を、ゲートキャパシタＣoxの実効面積の２０％以下にすればよい。また、強誘電体膜２２の残留分極による蓄積電荷量の変化を、ＭＦＭＩＳ型ＦＥＴのしきい値変動として余裕をもって判別するために、強誘電体キャパシタＣfの実効面積を、ゲートキャパシタＣoxの実効面積の５％以上とすることが好ましい。
【００４５】
図１において、強誘電体膜２２の下面の面積をＳf、フローティングゲート電極２１とチャネル領域１０とが対向している領域の面積をＳoxとする。上述の好適条件は、
【００４６】
【数３】
０．０５≦Ｓf／Ｓox≦０．２
と表される。
【００４７】
上記実施例では、Ｐｔ等のフローティングゲート電極や強誘電体膜のパターニングを行う必要がない。このため、これらの層のパターニングに起因する微細化の困難さを回避できる。また、図２（Ａ）の工程でソース及びドレイン領域１１及び１２を形成した後、図４（Ｇ）の工程で強誘電体膜２２Ａの形成を行う。このため、強誘電体膜形成後の高温熱処理を行う必要がない。これにより、強誘電体膜の劣化を防止することができる。
【００４８】
さらに、上記実施例の場合には、図３（Ｄ）の開口３２を形成するまでの工程が、ＭＯＳＦＥＴ作製工程であり、図３（Ｅ）のＰｔ膜２１Ａの形成以降が強誘電体キャパシタの作製工程になる。このため、ＭＯＳＦＥＴ作製工程と強誘電体キャパシタの作製工程とを分離しやすい。従って、製造ラインの汚染による歩留まり低下を回避することができる。
【００４９】
また、上記実施例では、図３（Ｄ）の工程において、ダミーゲート電極３１を完全に除去したが、開口３２の底部にダミーゲート電極３１の一部を残しておいてもよい。この場合、図１のゲート絶縁膜２０とフローティングゲート電極２１との間にダミーゲート電極３１が残る。ダミーゲート電極３１をｎ+型ポリシリコンで形成しておけば、ＭＦＭＩＳ型ＦＥＴの動作上問題は生じない。図３（Ｄ）に示した工程でゲート絶縁膜２０が露出しないため、ゲート絶縁膜２０のダメージを軽減することができる。
【００５０】
次に、図６を参照して、他の実施例による強誘電体メモリ装置について説明する。上記実施例では、図４（Ｇ）の工程で、内側サイドウォール絶縁部２３を形成した。強誘電体膜２２として誘電率のより小さな材料を用い、ゲート絶縁膜２０として誘電率のより大きな材料を用いると、上述の式（２）が成立しやすくなる。従って、図６に示すように、必ずしも内側サイドウォール絶縁部を形成する必要はない。内側サイドウォール絶縁部が形成されない場合には、強誘電体膜２２の外周面が、フローティングゲート電極２１の外周面に滑らかに繋がる。
【００５１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００５２】
（付記１） 表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５３】
（付記２） 前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記１に記載の強誘電体メモリ装置。
【００５４】
（付記３） 表面に半導体領域を有する基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記チャネル領域の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に配置されたフローティングゲート電極と、
前記フローティングゲート電極の上に配置され、該フローティングゲート電極の側面に滑らかに連続した側面を有する強誘電体膜と、
前記ゲート絶縁膜、フローティングゲート電極、及び強誘電体膜の側面を覆う外側サイドウォール絶縁部と、
前記半導体基板の表面を覆い、前記強誘電体膜の上面に滑らかに繋がる上面を有する層間絶縁膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。
【００５５】
（付記４） 前記フローティングゲート電極が、前記ゲート絶縁膜側に配置されたポリシリコン膜と、前記強誘電体膜側に配置された導電膜とを含む付記３に記載の強誘電体メモリ装置。
【００５６】
（付記５） 表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成する工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法。
【００５７】
（付記６） 前記開口内に前記導電体膜の一部を残した後、さらに、残された導電体膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程を含み、前記強誘電体膜を形成する工程において、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む付記５に記載の強誘電体メモリ装置の製造方法。
【００５８】
（付記７） 前記ダミーゲート電極を形成した後、さらに、該ダミーゲート電極の側面上に外側サイドウォール絶縁部を形成する工程を含み、前記不純物を添加する工程が、前記ダミーゲート電極と外側サイドウォール絶縁部とをマスクとして前記半導体領域の表面層に不純物をイオン注入する工程を含む付記５または６に記載の強誘電体メモリ装置の製造方法。
【００５９】
（付記８） 前記ダミーゲート電極を除去する工程において、前記第１の絶縁膜上に該ダミーゲート電極の一部を残す付記５〜７のいずれかに記載の強誘電体メモリ装置の製造方法。
【００６０】
【発明の効果】
以上説明したように、本発明によると、ＭＦＭＩＳ型ＦＥＴの強誘電体キャパシタの実効面積を、チャネル領域とフローティングゲート電極との間のキャパシタの実効面積に比べて小さくすることができる。これにより、強誘電体キャパシタに加わる電圧が大きくなり、書込電圧の低電圧化を図ることが可能になる。
【００６１】
また、ソース及びドレイン領域が形成された後に、強誘電体膜が形成される。
強誘電体膜が、ソース及びドレイン領域形成のための熱処理を経験しないため、熱処理による強誘電体膜の劣化を防止することができる。また、フォトリソグラフィを用いた強誘電体膜のパターニング工程がないため、微細化を妨げる一つの要因が回避される。
【図面の簡単な説明】
【図１】本発明の実施例による強誘電体メモリ装置の断面図である。
【図２】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その１）である。
【図３】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その２）である。
【図４】本発明の実施例による強誘電体メモリ装置の製造方法を説明するための断面図（その３）である。
【図５】ＭＦＭＩＳ型ＦＥＴの等価回路図である。
【図６】本発明の他の実施例による強誘電体メモリ装置の断面図である。
【図７】従来の強誘電体メモリ装置の断面図である。
【符号の説明】
１ シリコン基板
２ フィールド酸化膜
１０ チャネル領域
１１ ソース領域
１２ ドレイン領域
２０ ゲート絶縁膜
２１ フローティングゲート電極
２２ 強誘電体膜
２３ 内側サイドウォール絶縁部
２４ 外側サイドウォール絶縁部
２５ コントロールゲート電極
３０、４０ 層間絶縁膜
３１ ダミーゲート電極
３２ 開口
Claims (4)
- 表面に半導体領域を有する半導体基板と、
前記半導体領域内のチャネル領域の両側に配置されたソース領域及びドレイン領域と、
前記半導体基板の表面上に配置され、前記チャネル領域上に開口が設けられた第１の層間絶縁膜と、
前記開口の底面のチャネル領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に配置され、前記開口内の半導体基板側の一部の空間に充填されたフローティングゲート電極と、
前記フローティングゲート電極の上面よりも上の前記開口の内周面上に形成された内側サイドウォール絶縁部と、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間を埋め尽くす強誘電体膜と、
前記強誘電体膜の上に配置されたコントロールゲート電極と
を有する強誘電体メモリ装置。 - 前記内側サイドウォール絶縁部は、前記フローティングゲート電極から離れるに従って薄くなり、
前記内側サイドウォール絶縁部で囲まれた前記開口内の空間は、上方に向かって広がった形状を有する請求項１に記載の強誘電体メモリ装置。 - 表面に半導体領域が露出した基板の該半導体領域の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜の一部の領域上に、ダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側の前記半導体領域の表面層に、不純物を添加する工程と、
前記ダミーゲート電極を覆うように、前記基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化するとともに、前記ダミーゲート電極の上面を露出させる工程と、
前記ダミーゲート電極を除去し、該ダミーゲート電極の跡に開口を残す工程と、
前記開口内を埋め込むように、前記層間絶縁膜上に導電膜を形成する工程と、
前記層間絶縁膜の上に堆積した前記導電膜を除去するとともに、前記開口内の一部の前記導電膜を除去し、該開口内の底面上に前記導電膜の一部を残す工程と、
前記開口内に前記導電膜の一部を残した後、残された導電膜よりも上の前記開口の内周面上に、内側サイドウォール絶縁部を形成する工程と、
前記開口内に残った前記導電膜の上及び前記層間絶縁膜の上に、強誘電体膜を形成し、前記内側サイドウォール絶縁部に囲まれた開口内の空間を該強誘電体膜で埋め込む工程と、
前記層間絶縁膜の上面よりも上の前記強誘電体膜を除去し、前記開口内に前記強誘電体膜の一部を残す工程と、
前記開口内に残った前記強誘電体膜の上に、コントロールゲート電極を形成する工程と
を有する強誘電体メモリ装置の製造方法。 - 内側サイドウォール絶縁部を形成する工程において、前記開口内の底面上に残った前記導電膜の上、及び前記層間絶縁膜の上に絶縁膜を堆積した後、該絶縁膜を異方性エッチングすることにより前記内側サイドウォール絶縁部を形成する請求項３に記載の強誘電体メモリ装置の製造方法。
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Citations (1)
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|---|---|---|---|---|
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| US5907762A (en) * | 1997-12-04 | 1999-05-25 | Sharp Microelectronics Technology, Inc. | Method of manufacture of single transistor ferroelectric memory cell using chemical-mechanical polishing |
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Patent Citations (1)
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|---|---|---|---|---|
| JP2000031291A (ja) * | 1998-07-13 | 2000-01-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11502103B2 (en) * | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
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