JP4521641B2 - 集積回路製作におけるデルタジオメトリタイミング予測 - Google Patents

Description

（関連出願の説明）
本出願は、２００３年１１月６日出願の米国仮特許出願第６０／５１７，６４８号、２００３年１１月６日出願の第６０／５１７，６６４号、２００４年４月２日出願の第６０／５５９，２６７号、及び２００４年１０月１３日出願の第６０／６１８，９３４号の恩恵を主張し、これらの全ては現在係属中である。

本明細書において開示されるものは、一般に集積回路の製作に関する。特に本開示事項は、集積回路デバイス又はチップを製造するためのシステム及び方法に関する。

大規模集積（「ＶＬＳＩ」）回路と呼ばれる極めて複雑な電子回路の設計及び製造には多くの段階を伴う。典型的なシステムオンチップ（「ＳｏＣ」）又はチップ設計は、入出力に関するＳｏＣの各回路の包括的特性から始まる。次いで、この包括的概念設計は、各回路の主な機能ユニット及びこれらのユニット間の相互作用を示すアーキテクチャ設計にまで精緻化される。次に各ユニットは、当該設計に応じて適切な機能を実行する論理ゲートを通常用いて、より詳細であるが依然として抽象的なレベルで設計される。次いで、論理ゲート仕様が、後でチップの製造に用いられる集積回路（「ＩＣ」）レイアウトに変換される。設計後、ＩＣレイアウトはチップ生産の際に利用するために製造段階に渡される。

設計仕様と製造仕様の間には、ＩＣ設計から製造されるチップの機能が正確であることを確保する解析及び合成ツールがある。解析ツールは、設計ルール違反等の局所レイアウトエラー、並びに例えば、論理障害、短絡及び電力不足等の全体的な設計エラーを検出するのに用いられる。設計者によって用いられる１つの基本的な解析技術は、ＩＣレイアウトに関連する信号タイミングの解析を伴う。

タイミング制約は通常、ＩＣ設計の各トランジスタが予め指定された有限の時間窓の範囲内で正確にスイッチングすることを要求し、ここで有限時間窓は、回路中の各構成要素の遅延に基づいて予め分割されている。例えば、１ギガヘルツ（「ＧＨｚ」）又はそれよりも高速のクロック速度で動作する１００ナノメートル（「ｎｍ」）未満のＳｏＣ設計では、僅か数百ピコ秒の時間窓の間にほぼ１００ピコ秒の長さのスイッチングイベントをトランジスタが完了することを必要とする。従って、典型的なＳｏＣ設計に伴う高速化により、タイミング窓が極度に小さい窓にまで狭幅化された。

小さなタイミング窓は、特に１００ｎｍ未満のＳｏＣ設計におけるデバイス及び対応する相互接続部の物理的寸法に対して極めて敏感である。この結果、製造工程によって製作される回路の物理的な限界寸法に対する変更が回路にもたらされることは、タイミング窓に悪影響を与える。一例として、製造工程の一部として実施される超解像技術（「ＲＥＴ」）は、ポリゲート長の設計されたサイズからの逸脱を誘起することから、著しく長いトランジスタスイッチング時間を生じさせる。別の実施例は、化学機械研磨（「ＣＭＰ」）に関連し、これはまた、高密度の相互接続部上でディッシング効果が生じる結果として、著しく長い配線遅延時間を生じさせる。従って、ＳｏＣ製品内に採用されている全てではなくともほとんどの公表されているデバイス及び相互接続部の設計では、現在の設計及び製造工程フローの結果として物理的寸法の偏差について言及しており、該偏差の多くはかなり大きなものである。

しかしながら、チップの設計及び製造工程は、工程中に生じる設計偏差に関して問題があるにもかかわらず、高い歩留りの製作工程により低コストのチップの供給を確保することが期待される。ところが、上述のタイミング問題により、回路設計者及び製造技術者は帯域のタイミング制約を保護するためにこれらの基準を犠牲にし、チップを過剰設計することを強いられる。例えば、負のスラック時間を改善するために、追加のバッファが設計者によって「クリティカルパス」の中間に挿入される場合が多い。これらの過剰設計は、回路記述データベースを複雑にし、その結果製作コストを増大させ、ウェハ上のチップ面積を増大させ、更にチップの歩留りを低下させる。

チップ製造工程が上述の目的を満足できない主な原因は、半導体産業の一般的な設計製造フローのインフラストラクチャに隙間が存在することに関係している。本質的に、テープアウトの前の設計段階中に行われるタイミング検証並びにテープアウト後に行われるジオメトリ検証は、各々分離した状態で相互に参照することなく行われる。従って、タイミング解析又は検証で用いられるトランジスタモデル及び回路ネットリストは、製造工程に提供される説明書の一部ではない。同様に、ウェハ上にプリントされる最終のシリコン像は、抽象的なモデルフォーマットでは設計者に提供されることはない。この結果、タイミング及びジオメトリの双方の解析／検証結果をＩＣ設計工程に組込むことにより、設計と製造との間の隙間を埋める統合設計製造工程に対する必要性が存在する。

各図において同じ参照符号は、同じ又は実質的に同じ要素又は動作を示している。いずれかの特定の要素又は動作の検討を容易に識別するために、参照符号の最上位の桁又は複数の桁は、その要素が最初に示された図面番号を意味する（例えば要素１０２は、図１に対して最初に導入され、検討される）。
集積回路（「ＩＣ」）の製作におけるタイミングドリブン型形状クロージャ用のシステム及び方法を含む統合設計製造工程を以下に説明する。本明細書にて統合設計製造工程（「ＩＤＭＰ」）とも呼ばれるＩＣを製作するためのシステム及び方法は、デルタ−ジオメトリタイミング予測工程及びデルタ−タイミング形状予測工程を含むデルタフローを用いて、ＩＣ製作のタイミング及びジオメトリの検証工程の双方の情報をＩＣ設計に統合する。

図１Ａは、ある実施形態におけるデルタ−ジオメトリタイミング予測工程１０２及び／又はデルタ−タイミング形状予測工程１０４を含むデルタフロー１０１を含む統合設計製造工程（「ＩＤＭＰ」）１００Ａのブロック図である。ある実施形態のデルタフロー１０１は、単独又はいずれかの組み合わせで動作するデルタ−ジオメトリタイミング予測工程１０２及び／又はデルタ−タイミング形状予測工程１０４を含む。ＩＤＭＰ１００Ａは、ジオメトリ検証工程（製造段階）からの寸法変動情報を回路モデルと統合することにより、ＩＣ設計のタイミング及びジオメトリの制約を設計工程に統合し、強調回路モデルを形成する。ＩＤＭＰ１００Ａは、強調回路モデルを用いてＩＣ設計又はＩＣ設計のサブ部品のシミュレーションモデルを生成する。シミュレーションモデルは、タイミング検証工程（設計段階）において用いられ、モデルに対応するタイミング情報を生成する。ある実施形態のＩＤＭＰ１００Ａは、タイミング変動情報を用いて、ＩＣ設計のシミュレーションモデルの生成の際に用いる寸法変動ルールを提供する。

ある実施形態のＩＤＭＰ１００Ａは、ＩＣ設計工程において用いるための「デルタフロー」１０１を備える。デルタフロー１０１は、ＩＣ設計を特徴付けるパラメータに対応するデルタ情報又は差分情報を利用し且つ生成するよう動作する。単独或いはＩＣ設計製造システムの他の工程と連動して動作するデルタフロー１０１は、デバイス及び相互接続構造部の対応するパラメータを強調又は再特徴付けするデルタ出力を提供する。デルタ出力はまた、本明細書においては「デルタ強調パラメータ情報」、「デルタ強調パラメータ」
、又は「デルタ情報」とも呼ばれる。デルタフロー１０１によるデルタ強調パラメータ情報出力は、例えば、電子設計オートメーション（「ＥＤＡ」）システムの典型的なＩＣ設計工程に導入することができる。

ある実施形態のデルタ強調パラメータ情報は、ＩＣ設計フローに適切な多くの形態がある。一例として、対応するパラメータのデルタ情報を含む別個のレポートを提供してもよい。デルタ強調パラメータ情報はまた、ＩＣ設計工程に用いられるライブラリ及び／又はモデルの修正情報又は再特徴付け情報を含むことができる。ライブラリ及び／又はモデルの修正又は再特徴付けは、デルタ強調パラメータ情報を１つ又はそれ以上のネットリスト（例えばＳＰＩＣＥネットリスト）又はモデル（例えばバークレイ短チャンネルＩＧＦＥＴモデル（「ＢＳＩＭ」））へのリンク付け或いは付加段階を含むことができる。また、ライブラリの修正又は再特徴付けは、１つ又はそれ以上のネットリストの情報をデルタ強調パラメトリック変動を含む新しい情報と置き換える段階を含むこともできる。デルタ情報を用いた相互接続部及び／又はデバイスのインクリメンタルモデリングは、経験的、物理的、又は半経験的（混成型）とすることができるが、これらに限定されるものではない。

タイミング及び／又はジオメトリの検証工程に応答してＩＣ設計を定義又は特徴付けるパラメータを修正する一般的な設計工程とは対照的に、本デルタフローは、ＩＣ設計を定義する（又は特徴付ける）パラメータにおける差分又は「デルタ」に関して生成及び操作する工程を含む。一例として、デルタは、ＩＣ設計に関連するインクリメンタルタイミング差分（本明細書では「タイミング変動」、「デルタタイミング」、又は「Δτ」とも呼ばれる）、及びインクリメンタル寸法差分（本明細書では「寸法変動」、「デルタジオメトリ」、又は「Δｄ／Δｔ」とも呼ばれる）の１つ又はそれ以上を含むことができる。差分はまた、ＩＣ設計を定義又は特徴付けるのに用いられる回路パラメータでのインクリメンタル差分（例えば漏洩電力）を含むことができる。回路パラメータは、抵抗（本明細書では「抵抗変動」、「デルタ抵抗」、又は「ΔＲ」とも呼ばれる）、キャパシタンス（本明細書では「キャパシタンス変動」、「デルタキャパシタンス」、又は「ΔＣ」とも呼ばれる）、及びインダクタンス（本明細書では「インダクタンス変動」、「デルタインダクタンス」、又は「ΔＬ」とも呼ばれる）、並びにデバイス側では漏洩電力等を含むことができるが、これらに限定されない。

デルタフロー１０１は、デルタ情報を含むことができる入力情報に関して操作する工程を含み、これに応答して、ＩＣ設計の１つ又はそれ以上のデバイス又は相互接続部に対応するデルタ供給割当て量を生成する。デルタフロー１０１によって生成されるデルタ供給割当て量は、上述のようにＩＣ設計を定義するのに用いられるあらゆる数のパラメータに関する差分情報を含むことができ、該パラメータは、抵抗、キャパシタンス、インダクタンス、回路定数、回路又はデバイスのパラメータ、物理的又はジオメトリ学的パラメータ、及びタイミングパラメータを含むが、これらに限定されない。入力デルタ情報は、限定ではないが、他のデルタフロー工程或いはＥＤＡ及び／又は設計−製造間のシステムの他の工程によって供給され、或いはこれらから得られる。

デルタフロー１０１はまた、ＩＣ設計に違反又は悪影響を及ぼす可能性のある回路パラメータにおける差分のソース及び／又は位置を報告するデルタ（又はインクリメンタル）出力を生成する。デルタ出力は、デルタ出力が関連付けられるパラメータの初期情報とは別個に供給される（例えば、ΔＣは回路のデバイスを特徴付けるのに用いられるキャパシタンスＣの特定の値に対して別個に報告される）。

加えて、ある実施形態のデルタフロー１０１のデルタ（インクリメンタル）情報は、他のデルタフロー工程を含む、いかなる数のＩＣ設計フロー工程へも入力として供給される
。設計フローにおいてインクリメンタルデルタ情報を利用すると、特定の回路パラメータの差分情報を効率的に供給することで設計工程のライブラリ及び他の情報に対する依存性が低減される。設計ライブラリ情報に対する依存性の低減は、設計工程中に行われることになるルックアップ操作又はシミュレーション操作の回数が低減されるので、ＩＣ設計工程の効率が高くなる。更に、デルタ情報は、１つ又はそれ以上のパラメータを新しいパラメータと置き換えた後で回路全体を再処理するのではなく、パラメータに関連する差分情報だけをインクリメンタル処理することを可能にする。

以下の説明においては、ＩＣを製作するための本システム及び方法の実施形態を完全に理解するため、並びにこれらについての説明を可能とするために、数多くの特定の詳細が紹介されている。しかしながら、当業者であれば、これらの実施形態は、特定の詳細の１つ又はそれ以上が無いか、或いは他の構成要素、システム等で実施することができる点は理解されるであろう。他の事例では、ＩＣを製作するための本システム及び方法の開示される実施形態の態様を曖昧にしないために、良く知られた構造又は操作は図示せず、或いは詳細には説明されない。

図１Ｂは、ある実施形態におけるＩＣを製作する際に用いるためのデルタフローを含むＩＤＭＰ１００Ｂのブロック図である。ある実施形態のＩＤＭＰ１００Ｂは、回路設計工程１０、回路レイアウト工程１２（配置及び配線を含む）、タイミング解析工程１４、物理的（ジオメトリ）検証工程２０、ＲＥＴ工程２２、製造工程２４、デルタ−ジオメトリタイミング予測工程１０２（「ＩｎＴｉｍｅ工程」とも呼ばれる）、及びデルタ−タイミング形状予測工程１０４（「ＩｎＴｅｎｔ工程」とも呼ばれる）のうちの１つ又はそれ以上を含むが、これらに限定されない。デルタフローは、ＩｎＴｉｍｅ工程１０２及びＩｎＴｅｎｔ工程１０４を含むが、別の実施形態では、単独で動作するＩｎＴｉｍｅ工程１０２又はＩｎＴｅｎｔ工程１０４のいずれか、並びに、幾つかの組み合わせで動作するＩｎＴｉｍｅ工程１０２及び／又はＩｎＴｅｎｔ工程１０４の構成要素の任意の組み合わせを含むことができる。回路設計工程１０、レイアウト工程１２、タイミング解析工程１４、ＩｎＴｉｍｅ１０２、及びＩｎＴｅｎｔ工程１０４のうちの１つ又はそれ以上は、設計工程の構成要素とすることができるが、これらの工程１０、１２、１４、１０２及び／又は１０４のいずれもがＩＣ製作工程の他のいずれかの部分の構成要素とすることができるので、本実施形態は、本工程フローには限定されない。同様に、ジオメトリ検証工程２０、ＲＥＴ工程２２、及び製造工程２４のうちの１つ又はそれ以上は、製造工程の構成要素とすることができるが、これらの工程２０、２２、及び／又は２４のいずれもがＩＣ製作工程の他のいずれかの部分の構成要素とすることができるので、本実施形態はこの工程フローには限定されない。

回路は通常、極めて多くの個々の要素（「セル」とも呼ばれる）を含むので、一般的には電子回路設計者は回路設計工程を支援して自動化するコンピュータプログラムに頼り、そのため、ＩＤＭＰ１００Ｂは、限定ではないが、ＩＣデバイスの回路設計及び製作を自動化するのに用いられるＥＤＡシステム又は他の電子システムの１つ又はそれ以上の構成要素を含むことができ、又はこれらと結合することができる。従って、以下の説明は、ＩＤＭＰ１００Ｂに向けたものであるが、ＩＤＭＰ構成要素１０〜１０４は、各々が単独或いは当該技術分野において公知である１つ又はそれ以上のＥＤＡシステムに対し１つ又はそれ以上の異なる組み合わせで結合された独立した構成要素として機能することができることを理解されたい。

一般に、ＩＤＭＰ１００Ｂは、ＩＣデバイスの１つ又はそれ以上の高レベル動作記述（例えばＶＨＤＬ、Ｖｅｒｉｌｏｇ等のＨＤＬ言語での）を受け取り、これらの高レベル設計言語の記述を、「ネットリスト」とも呼ばれる種々の抽象レベルの記述に翻訳する。ネットリストはＩＣ設計を記述し、ノード（要素）及びエッジ（ノード間接続部）を含み、
信号線で互いに接続されたノードを有する循環有向グラフ構造を用いて表すことができる。より高い抽象レベルでは、ジェネリック・ネットリストは、技術独立型プリミティブに基づいて作り出される。ＩＤＭＰ１００Ｂは、ジェネリック・ネットリストを技術指定型ライブラリに従って低レベルの技術指定型ネットリストに翻訳することができる。本明細書において「セルライブラリ」又は「デバイスライブラリ」とも呼ばれる技術指定型ライブラリは、設計のタイミング及び出力パラメータの推定に用いるためのゲート指定型モデルを含む。ＩＤＭＰ１００Ｂシステムは、機械可読媒体内にネットリストを格納し、該ネットリストの情報を処理し検証して、マスク形式の物理的デバイスレイアウトを作り出し、このレイアウトは、シリコン中に構造体を直接インプリメントして物理的ＩＣデバイスを実現するために用いることができる。

回路設計者は、回路設計工程１０においてＶｅｒｉｌｏｇ又はＶＨＤＬ等のハードウェア記述言語での回路設計の高レベル記述を生成又は作り出す。この高レベル記述は、回路を構成するセルを指定し、どのセルのどのピンが配線（本明細書において「相互接続部」又は「ネット」とも呼ばれる）を用いて互いに接続されるようにするかを指定する電子回路の記述であるネットリストに変換される。ネットリストは、回路基板又はシリコンチップ上でセルを配置する場所、又はセルを接続するワイヤの配線は指定しない。

ＩＤＭＰ１００Ｂは、１つ又はそれ以上のレイアウト工程１２においてネットリストの情報を用いてレイアウトを生成する。レイアウト工程１２は、シリコンチップのジオメトリが与えられると、例えば配置工程及び配線工程を用いてセル配置及び相互接続配線を決定して、ＩＣ設計レイアウトを作り出す。

セル配置工程は、ネットリストの情報を用いて各セルに対するシリコンチップ上での可能な位置を識別し、該位置は通常、チップ上の２次元空間座標（例えば（ｘ，ｙ）座標）において指定される。セルがチップ全体にわたり一様に散在し、且つセルの重なりがないことを条件として、この位置は通常、配線長、配線、回路速度、回路の消費電力、及び／又は他の基準等の特定の対象物を最適化するように選択される。レイアウト工程の出力は、ＩＣ設計の各セルに対する（ｘ，ｙ）位置を含むデータ構造を含む。

ＩＤＭＰ１００Ｂは、ネットリスト及び配置工程によって生成されたセル位置のデータ構造を自動配線工程（「ルータ」とも呼ばれる）に供給する。ルータは、ピンを互いに接続するために配線ジオメトリをデータ構造内に生成する。ルータは、接続形態上の観点から相互接続部経路を決定し、チップの適切な層において実際のジオメトリ及び接続されたワイヤセグメントを定める。配線ジオメトリデータ構造及びセル配置データ構造は共に、ＩＣの製作において用いられる最終ジオメトリデータベースを作成するのに用いられる。

ＩＤＭＰ１００Ｂは、ＩＤＭＰ１００Ｂの工程１０〜２４のいずれかの組み合わせを通じて、ＩＣ設計レイアウトの情報をＩｎＴｉｍｅ工程１０２に結合する。ＩＣ設計レイアウトに加えて、ＩｎＴｉｍｅ工程１０２はまた、限定ではないが、１つ又はそれ以上のジオメトリ検証工程（図示せず）から寸法変動情報を受け取る。別の実施形態では、ＩＤＭＰ１００Ｂの工程１０〜２４のうちの１つ又はこれらの組み合わせの情報から寸法変動情報を導出する工程を含むことができる。

ある実施形態の寸法変動情報は、レイアウトの回路構成要素に関する、横方向及び／又は縦方向の寸法変動情報（「Δｄ」）（例えば長さ又は幅の変動）及び厚み変動情報（「Δｔ」）の少なくとも１つを含むが、追加の変動パラメータ又は情報を含むこともできる。回路構成要素は、例えば、ＩＣ設計において見られるものに特有のデバイス及び相互接続部を含む。従って、寸法変動情報は、限定ではないが、チップ上の各層及び各位置（座標ｘ，ｙ）の要素に応じた適切なデルタジオメトリ情報（「デルタジオメトリΔｄ／Δｔ
」又は「Δｄ／Δｔ」と総称される）を含む。一例として、ある実施形態のデルタジオメトリΔｄ／Δｔは、ジオメトリに変動Δｄ／Δｔをもたらす、リソグラフィ及び／又は他の近接度ベースの変化に対応する。ある実施形態の厚み変動情報Δｔは、チップの各層の体系的特徴付けデータから得られる、ＣＭＰ誘起の金属厚み変動を含む。

一般にＩｎＴｉｍｅ工程１０２は、デルタジオメトリΔｄ／Δｔを用いて、ＩＣ製作のタイミング及びジオメトリ検証工程の情報（１つ又はそれ以上の製造工程（例えばＲＥＴ、検査等）から受け取る設計摂動情報）をＩＣ設計のジオメトリ（レイアウト）中に統合する。ある実施形態のＩｎＴｉｍｅ工程１０２は、ジオメトリ検証工程（製造段階）からのデルタジオメトリΔｄ／Δｔを回路モデルに統合することにより、ＩＣ設計のタイミング及びジオメトリの制約を設計工程に統合して、タイミングレポート及び／又は強調回路モデルを形成する。ある実施形態のＩｎＴｉｍｅ工程１０２は、上述の関連出願において説明されたように、デルタジオメトリΔｄ／Δｔを生成するＲＥＴ予測ツールから受け取った情報を用いることができる。

ＩｎＴｉｍｅ工程１０２を含むＩＤＭＰ１００Ｂの構成要素工程は、強調回路モデルを用いてＩＣ設計のシミュレーションモデルを生成し、このシミュレーションモデルから以下に説明するタイミング変動情報（「Δτ」）を生成する。ＩＤＭＰ１００Ｂは、Δτ情報をタイミング解析工程１４に結合し、加えて、Δτ情報を回路設計工程１０、レイアウト工程１２、ジオメトリ検証工程２０、ＲＥＴ工程２２、及び製造工程２４のうちの１つ又はそれ以上に結合することができ、これらの各々は、当該技術分野で公知のＥＤＡシステムの１つ又はそれ以上の工程とすることができる。

ある実施形態のＩＤＭＰはまた、タイミング解析のΔτ情報をＩｎＴｅｎｔ工程１０４に結合する。ＩｎＴｅｎｔ工程１０４はΔτ情報を用いて、以下に説明するＩｎＴｉｍｅ工程１０２を含むＩＤＭＰ１００Ｂの構成要素による、ＩＣ設計の別の処理において用いるためのデルタジオメトリΔｄ／Δｔの情報又はルールを作り出す。ＩｎＴｉｍｅ工程１０４のデルタジオメトリΔｄ／Δｔ出力は、関連出願において説明された製造ジオメトリ予測工程に結合し、設計／製造フローの他の検証工程に結合することができる。

図２は、別の実施形態におけるＩＣの製作において用いるためのデルタフローを含むＩＤＭＰ２００のブロック図である。ある実施形態のＩＤＭＰ２００は、限定ではないが、上述のように回路設計工程１０、レイアウト工程１２、タイミング解析工程１４、ジオメトリ検証工程２０、ＲＥＴ工程２２、製造工程２４、ＩｎＴｉｍｅ工程１０２、及びＩｎＴｅｎｔ工程１０４のうちの１つ又はそれ以上を含む。一般にＩＤＭＰ２００の構成要素工程は、図１を参照して上記で説明したように機能する。加えてある実施形態のＩｎＴｉｍｅ工程１０２は、設計１５及び／又は製造２５のフローの１つ又はそれ以上の工程からデルタジオメトリ情報Δｄ／Δｔを受け取り、このデルタジオメトリを用いて検証及び／又はタイミング予測を行うが、これに限定されない。更にＩｎＴｅｎｔ工程１０４は、設計１５及び／又は製造２５のフローの１つ又はそれ以上の工程からデルタタイミング情報を受け取り、形状スラック（Δｄ／Δｔ供給割当て量）を行い、結果として得られるデルタジオメトリΔｄ／Δｔのルールを設計１５及び／又は製造２５のフロー、及び／又はＩｎＴｉｍｅ工程１０２のうちの１つ又はそれ以上の工程に結合する。

一般に、ＩｎＴｉｍｅ工程１０２のデルタフローは、ＩＣ設計及びデルタジオメトリの情報を１つ又はそれ以上の形式の入力として受け取る。この入力から、ＩｎＴｉｍｅ工程１０２は、ＩＣ設計の１つ又はそれ以上のデバイス及び／又は相互接続部（又は相互接続セグメント）を定義又は特徴付ける回路パラメータでのインクリメンタル差分に関するデルタ情報を抽出する。本明細書で用いられるデルタ情報の抽出は、回路設計のいずれかの構成要素に関する情報の抽出を含み、相互接続部及び／又はデバイスの情報の抽出に限定
されない。抽出されたデルタ情報は、例えばデルタキャパシタンス、デルタ抵抗、及び／又はデルタインダクタンスを含むことができるが、ＩＣ設計を記述する他のいかなるパラメータのデルタ情報を含んでもよい。ＩｎＴｉｍｅ工程１０２はまた、ＩＣ設計に違反又は悪影響を及ぼすデルタ情報のソース及び／又は位置を報告するデルタ（又はインクリメンタル）出力を生成する。一例として、デルタキャパシタンスΔＣ及びデルタ抵抗ΔＲは、ＩＣ設計の特定の相互接続部に関する設計制約に違反するキャパシタンスＣ及び抵抗Ｒのそれぞれの特定値について別個に報告される。

ある実施形態のＩｎＴｉｍｅ工程１０２は、上述のようにＩＣ設計のタイミング及びジオメトリの制約を設計工程に統合する。一例として、図３は、ある実施形態におけるＩｎＴｉｍｅ工程１０２についてのフロー図である。一般に、ＩｎＴｉｍｅ工程１０２は、数多くのデバイス及び数多くの相互接続部を含むＩＣの設計を受け取る。ＩｎＴｉｍｅ工程１０２は、デルタジオメトリ情報から抽出されたデルタ情報を用いて、デバイス及び／又は相互接続構造部のデルタジオメトリ情報を設計に統合する。続いてＩｎＴｉｍｅ工程１０２は、デルタジオメトリに関するデルタジオメトリ情報及び／又はタイミング変動情報を含むレポートを作り出す。レポートに加えて、ＩｎＴｉｍｅ工程１０２は、該ＩｎＴｉｍｅ工程１０２によって生成されたデルタジオメトリ情報を用いてある実施形態のライブラリ情報を強調することができる。抽出されたデルタジオメトリ情報は、上述のようにＩＣ設計を定義するのに用いられるいずれかの数のパラメータ（例えば、抵抗、キャパシタンス、インダクタンス、回路定数、回路又はデバイスのパラメータ、物理的又はジオメトリ的パラメータ、及びタイミングパラメータ）に関する差分情報を含む。続いて、ＩＤＭＰのＩｎＴｉｍｅ工程１０２及び／又は工程構成要素は、抽出されたデルタ情報を用いてＩＣの電気モデルを生成する。

本明細書に説明されるデルタフローは、ＩＣ設計のパラメータのインクリメンタルデルタ情報の使用を通じてＩＣ設計フローのセル／相互接続部ライブラリに対する依存性を低減させる。しかしながら、ある実施形態のＩｎＴｉｍｅ工程１０２はまた、上述のようにデルタフローのデルタ情報を用いてデバイス及び／又は相互接続部のライブラリを修正することができる。修正されたデバイス又はセルのライブラリの生成は、ライブラリの各デバイスモデルに応じて適切なデルタフローのデルタ情報を用いて初期デバイスライブラリのデバイスモデル情報をインクリメンタルに修正する段階を含む。

上述のように、ＩｎＴｉｍｅ工程１０２は、ＩＣ設計レイアウトの物理的記述、及びレイアウトの回路構成要素（デバイス及び相互接続部）に応じて適切なゲート長変動Δｄ及び厚み変動Δｔの少なくとも１つを含む寸法変動情報を受け取る。物理的記述は、グラフィカルデータ表現又はテキストファイル表現とすることができるが、これらに限定されない。ＩｎＴｉｍｅ工程は、ブロック１２２においてデバイスのデルタジオメトリΔｄ及び相互接続部のデルタジオメトリΔｄ／ΔｔをＩＣの物理的記述にマッピングする。

レイアウトのデバイスに関して、ＩｎＴｉｍｅ工程１０２は、ブロック１２３において、各デバイスに対応するデルタジオメトリΔｄから各デバイスのデルタ情報を導出することによって、レイアウトの各デバイスのパラメータ変動（例えばデルタキャパシタンスΔＣ）のデルタ情報を抽出する。ＩｎＴｉｍｅ工程１０２は、ブロック１２４において、導出されたデルタ情報を用いて、タイミング変動情報を生成し、及び／又はＩＤＭＰシステムの初期セルライブラリの情報を強調する。ライブラリ情報の強調段階は、パラメータ変動のデルタ情報を含む別個のレポートを提供する段階、及び／又はデルタ情報を用いてライブラリのデバイスモデルの情報を修正又は再特徴付けする段階を含む。デバイスモデルの修正は、パラメータ変動の情報を１つ又はそれ以上のネットリスト（例えばＳＰＩＣＥネットリスト）又はモデル（例えばバークレイ短チャンネルＩＧＦＥＴモデル（「ＢＳＩＭ」））にリンク又は付加する段階を含むことができる。デバイスモデルの修正はまた、
１つ又はそれ以上のネットリストの情報を、パラメータ変動を含む新しい情報と置き換える段階を含むことができる。

レイアウトの相互接続部に注目すると、ブロック１２２でのＩＣの物理的記述へのデルタジオメトリΔｄ／Δｔのマッピングに続いて、ＩｎＴｉｍｅ工程１０２はブロック１２３において、各相互接続部に対応するデルタジオメトリΔｄ／Δｔから各相互接続部のデルタ情報ΔＣ／ΔＲ／ΔＬを導出することによって、レイアウトの各相互接続部のデルタキャパシタンスΔＣ、デルタ抵抗ΔＲ、及びデルタインダクタンスΔＬのうちの１つ又はそれ以上の情報を抽出する。ＩｎＴｉｍｅ工程１０２は、ブロック１２４において、導出されたデルタ情報ΔＣ／ΔＲ／ΔＬを用いてＩＤＭＰシステムの初期相互接続部ライブラリ情報を強調する。ライブラリ情報の強調の段階は、デルタ情報ΔＣ／ΔＲ／ΔＬを含む別個のレポートを提供する段階、及び／又はデルタ情報ΔＣ／ΔＲ／ΔＬを用いてライブラリの相互接続部モデル情報（例えばＳＰＥＦファイル）を修正又は再特徴付けする段階を含む。デバイスモデルの修正は、デルタ情報ΔＣ／ΔＲ／ΔＬを１つ又はそれ以上のネットリスト又はモデルにリンク又は付加する段階を含むことができる。また相互接続部モデルの修正は、１つ又はそれ以上のネットリストの情報をデルタ情報ΔＣ／ΔＲ／ΔＬを含む新しい情報と置き換える段階を含むことができる。セル及び相互接続部のライブラリに応じて好適なライブラリモデルの強調に続いて、ＩｎＴｉｍｅ工程１０２は、ブロック１２５において、強調デバイス及び相互接続部のモデルを用いてＩＣの電気モデルを生成し、且つＩＣモデルのタイミング解析を行う。タイミング解析の結果は、ＩＣモデルのタイミング変動Δτの情報を含むが、これに限定されるものではない。ＩｎＴｉｍｅ工程１０２は、ブロック１２６において、タイミング変動Δτの情報を含むタイミングレポートを作り出す。

図４は、ある実施形態における相互接続構造部（「ＩｎＴｉｍｅ相互接続部」）に対応するデルタ情報を生成する際に用いるためのＩｎＴｉｍｅ工程１０２１のブロック図である。ＩｎＴｉｍｅ工程１０２１は、ライブラリ交換フォーマット（「ＬＥＦ」）／設計交換フォーマット（「ＤＥＦ」）（「ＬＥＦ／ＤＥＦ」）ファイル４０２、テックファイル４０４、及び標準寄生交換フォーマット（「ＳＰＥＦ」）ファイル４０６のうちの１つ又はそれ以上においてＩＣ設計の情報を受け取る。ＩｎＴｉｍｅ工程１０２１はまた、Δｄファイル４０８で相互接続部のデルタジオメトリ情報を受け取る。ＬＥＦ／ＤＥＦファイル４０２、テックファイル４０４、ＳＰＥＦファイル４０６、及びΔｄファイル４０８の情報は、ＩＣ設計の１つ又はそれ以上の予め指定されたセグメント、又は全体のＩＣ設計に対応することができるが、これに限定されるものではない。

ＩｎＴｉｍｅ工程１０２１は、本明細書において説明するようにＩＣ設計情報及びデルタジオメトリ情報を用いてデルタパラメータ４１０を生成する。デルタパラメータ４１０は、ＩＣ設計を定義又は特徴付けるのに用いられる回路パラメータでのインクリメンタル差分を特徴付けし、ここで、回路パラメータは、限定ではないが、デルタ抵抗ΔＲ及びデルタキャパシタンスΔＣを含む。続いてデルタパラメータ４１０は、ＩＣ設計工程に導入される。ＩｎＴｉｍｅ工程１０２１はまた、デルタパラメータ４１０を用いてＳＰＥＦファイル４０６の情報を強調し、更新ＳＰＥＦファイル４１２を生成することができる。ＳＰＥＦファイル４０６の強調は、上述のようにデルタパラメータ４１０の情報をＳＰＥＦファイル４０６にマッピングし、リンクし、又は付加する段階を含む。

ＩｎＴｅｎｔ工程１０４は、図１を参照して上記で説明されたようにデルタジオメトリΔｄ／Δｔのルールを作り出す。一例として、図５は、ある実施形態におけるＩｎＴｅｎｔ工程１０４についてのフロー図である。一般に、ＩｎＴｅｎｔ工程１０４は、図１を参照して上述されたように、ＩＣモデルに対して行われた１つ又はそれ以上のタイミング解析からタイミング変動情報Δτを受け取る。ＩｎＴｅｎｔ工程は、ブロック１４２におい
て、ＩＣモデルのセル及び相互接続部の間でタイミング変動Δτで示されるスラック時間を分割することによってタイミング変動Δτを分割する。ブロック１４３において、各セル及び／又は相互接続部に応じて好適な分割されたスラック時間に関する最大及び最小のタイミング変動Δτを含むタイミング変動Δτデータベースが生成される。

タイミング変動Δτデータベースの情報を用いて、ＩｎＴｅｎｔ工程１０４はブロック１４４において、各デバイス／セルに対応するタイミング変動Δτからデルタ情報ΔＣ／ΔＲ／ΔＬを導出することによって、ＩＣモデルの各デバイスに対応するデルタ情報（例えば、デルタキャパシタンスΔＣ、デルタ抵抗ΔＲ、デルタインダクタンスΔＬ等）を作り出し、これは式１〜７を参照して以下に説明する。この導出は、例えばセルのタイミング変動Δτを修正セルライブラリの対応するセル記述に適用することによって、セルのデルタ情報を決定又は計算する段階を含む。

同様に、ＩｎＴｅｎｔ工程１０４は、ブロック１４４において、各相互接続部に対応するタイミング変動Δτからデルタ情報ΔＣ／ΔＲ／ΔＬを導出することにより、各相互接続部に対応するデルタキャパシタンスΔＣ、デルタ抵抗ΔＲ、及び／又はデルタインダクタンスΔＬの情報を作り出す。この導出は、例えば相互接続部のタイミング変動Δτを修正相互接続部ライブラリの対応する修正相互接続部記述に適用することによって、相互接続部についてのデルタ情報ΔＣ／ΔＲ／ΔＬを決定又は計算する段階を含む。ＩｎＴｅｎｔは、ブロック１４５において、セル又は相互接続部に応じて好適な導出されたデルタ情報ΔＣ／ΔＲ／ΔＬから、各デバイスに対応するデルタジオメトリΔｄ及び各相互接続部に対応するデルタジオメトリΔｄ／Δｔを生成する。この実施例では、ＩｎＴｅｎｔ工程１０４が相互接続構造部のデルタ情報ΔＣ／ΔＲ／ΔＬを導出するように記載されているが、ＩｎＴｅｎｔ工程１０４は、ＩＣ設計を定義する（又は特徴付ける）あらゆるデルタ情報も導出することができる。

図６は、図１、２、３、４、及び５の実施形態における、ＩＣの製作において用いるためのデルタ−ジオメトリタイミング予測工程（ＩｎＴｉｍｅ）及びデルタ−タイミング形状予測工程（ＩｎＴｅｎｔ）を含むＩＤＭＰ６００のブロック図である。このＩＤＭＰ６００の実施例は、ＩｎＴｉｍｅ工程１０２、ＩｎＴｅｎｔ工程１０４とＥＤＡシステムの工程６０２〜６２６との間の特定の結合を示す。一般にＩｎＴｉｍｅ工程１０２及びＩｎＴｅｎｔ工程１０４は、本明細書で説明されるように、更に詳細には図３及び図５それぞれを参照しながら説明したように機能する。ある実施形態のＥＤＡシステムの工程６０２〜６２６は、当該技術分野で公知である１つ又はそれ以上のＥＤＡシステムの工程に従って機能するが、これに限定されるものではない。

ＩＤＭＰの構成要素工程は、ＥＤＡシステム／工程に対し典型的な初期ライブラリ情報をデルタ情報で強調することにより強調セルライブラリを生成する。強調又は修正デバイスモデルは、上述のように設計のデバイスのデルタジオメトリΔｄを含めるように初期デバイスモデルを強調する。この強調は、各デバイスに対応するデルタジオメトリΔｄからのキャパシタンス変動ΔＣの抽出を可能にするようデバイスのモデル化段階を含む。ある実施形態のデバイスパラメータ（セルライブラリ）の修正又は再特徴付けは、幾つかの原則を課し、その１つは、再特徴付けされたデバイスが既存のデバイスモデルと完全に互換性があることである。また、再特徴付けされたデバイスパラメータは、信号遅延モデルと互換性があり、ここで、

である。更に再特徴付けされたデバイスパラメータは、次式に従って電流保存を可能にする。

ある実施形態の修正デバイスモデル（本明細書では「ＩＤＭＰデバイスモデル」とも呼ばれる）は、トランジスタが例えばデバイスライブラリにおいて通常用いられる均一なゲート長を持たないと仮定する。代わりに、ＩＤＭＰデバイスモデルは、不均一なゲート長を有するトランジスタを仮定する。図７は、ある実施形態における不均一で且つ変化するゲート長を有するＩＤＭＰデバイスモデルのトランジスタ７００のブロック図である。この例示的なトランジスタ７００は、ゲート７１０全体に渡ってゼロでないゲート長変動を仮定しており、これは経験的データを用いて得られた仮定である。従って、ゲート長は、ゲート７１０の相互接続端７０２近くのほぼ１００ｎｍ（ゲート長変動Δｄがほぼ＋１０ｎｍ）の長さから、ゲートポリ７０４の端部近くのほぼ８０ｎｍ（Δｄがほぼ−１０ｎｍ）の長さまでゲート７１０全体に渡って変化する。この実施例では、＋１０ｎｍと−１０ｎｍのゲート長変動Δｄが示されており、変動Δｄはゲート長全体に渡って均一であるが、ＩＤＭＰモデルは、これらの特性を正確に有するトランジスタへの適用に限定されるものではない。

ＩＤＭＰデバイスモデルはまた、デバイスをモデル化して、デバイスパラメータに対するゲート長変動Δｄの影響を判断するようにする。従って、ＩＤＭＰデバイスモデルは、不均一なゲート長に加えて、幾つかの寄生キャパシタンスを含み、これらの一部又は全てがゲート長変動Δｄによって影響を受ける可能性が高いと仮定する。寄生キャパシタンスの一例として、図８は、ある実施形態におけるＩＤＭＰデバイスモデルのトランジスタ７００のゲート／接合キャパシタンスのブロック図である。トランジスタ７００は、基板８０２、ソース領域８０４、ドレイン領域８０６、空乏領域８０８、及びゲート８１０を含む。モデルの寄生キャパシタンスは、例えば、ゲート−ソース間キャパシタンス（「Ｃｇｓ」）、ゲート−ドレイン間キャパシタンス（「Ｃｇｄ」）、ソース−基板間キャパシタンス（「Ｃｓｂ」）、ゲート−基板間キャパシタンス（「Ｃｇｂ」）、及びドレイン−基板間キャパシタンス（「Ｃｄｂ」）の少なくとも１つを含む。

これらの寄生キャパシタンスを用いると、ＩＤＭＰモデルは、デバイスの入力キャパシタンス（「Ｃｉｎ」）がほぼ次式になると仮定される。

またＩＤＭＰモデルは、デバイスの出力キャパシタンス（「Ｃｏｕｔ」）がほぼ次式となると仮定される。

引続きトランジスタ７００を用いた実施例において、ＩＤＭＰデバイスモデルは、寄生キャパシタンスと共に不均一／変化ゲート長モデルから生じるゲート長変動Δｄ情報を用いて、セルライブラリのデバイスパラメータを強調する。図９は、ある実施形態における１００ｎｍ未満のゲート長を有するトランジスタの修正デバイスモデルの例示的なパラメータ９００を示している。トランジスタのゲート長変動Δｄは、幾つかの例を挙げると、有効チャンネル長、閾値電圧、Ｃｄｇ／Ｃｇｓオーバーラップキャパシタンス、入力キャパシタンス、及び出力キャパシタンスを含む、デバイスモデル９００のパラメータを修正するのに用いられる。ゲート長変動Δｄは、デバイスに応じて好適なデバイスモデルの他のパラメータを修正するのに用いることができる。

デバイス操作に関するゲート長変動Δｄの影響の一例として、図１０Ａは、ある実施形態におけるゲート長変動Δｄ１０２０に対する信号遅延１０１０のプロットである。更に図１０Ｂは、ある実施形態におけるゲート長変動Δｄ１０２０に対するトランジスタ飽和電流１０１２のプロットである。

セルライブラリを強調する段階に加えて、ＩＤＭＰの構成要素工程は、上述のように設計の相互接続部のデルタジオメトリΔｄ／Δｔを含めるためにＥＤＡシステム／工程に対し一般的な初期ライブラリを修正することにより、修正相互接続部ライブラリを生成する。この修正は、相互接続部に対応するデルタジオメトリΔｄ／Δｔからの各相互接続部のキャパシタンス変動ΔＣ、抵抗変動ΔＲ、及びインダクタンス変動ΔＬのうちの１つ又はそれ以上の抽出を可能にするように相互接続部をモデル化する段階を含む。

ある実施形態の相互接続部パラメータ（相互接続部ライブラリ）の修正又は再特徴付けは、ＩＤＭＰ相互接続部モデルから始まる。図１１は、ある実施形態におけるＩＤＭＰ相互接続部モデル１１００の断面図である。相互接続部モデル１１００は、寸法「ｄ」及び厚さ寸法「ｔ」を有する金属配線１１０２を含む。金属配線１１０２は、チップの同一層にある少なくとも１つの構成要素１１０４に近接している。金属配線１１０２は、チップの同一層にある構成要素１１０４から距離「ｓ」だけ離間しており、ここで近接した構成要素は、ＩＣ設計に応じて適切などのようなデバイス、相互接続部、及び／又は他の構造体であってもよい。構成要素１１０４に対して金属配線１１０２を近接して配置した結果として、結合キャパシタンス（「Ｃｃ」）が存在する。

同一層にある近接した構成要素１１０４に加えて、金属配線１１０２はまた、チップの別の層１１１２に近接して設置されている。近接層１１１２は、ＩＣ設計に応じて適切なあらゆる層又は基板とすることができる。金属配線１１０２及び近接層１１１２が近接して配置された結果として接地キャパシタンス（「Ｃｇ」）が存在する。

ＩＤＭＰ相互接続部モデル１１００を参照すると、ある実施形態のＩＤＭＰは、ＩＣ設計のデルタジオメトリΔｄ／Δｔとタイミング変動Δτとの間の関係を記述する関数のセットを作成し且つこれを含む。この関係は、デルタジオメトリΔｄ／Δｔの情報を用いてＩＣ設計のタイミング変動Δτを生成する段階（ＩｎＴｉｍｅ工程を参照して上述された）と、タイミング変動Δτの情報を用いて、ＩＣ設計のデルタジオメトリΔｄ／Δｔを生成する段階（ＩｎＴｅｎｔ工程を参照して上述された）の両方を含む。ちなみに、相互接続部のデルタジオメトリΔｄ／Δｔは、線１１０２の寸法ｄに対する摂動Δｄ、及び線１１０２の厚さ寸法に対する摂動Δｔを含む。ＩＤＭＰの関数セットは、製造工程から生じるデルタジオメトリΔｄ／Δｔが、対応する基線寸法ｄ／ｔと比べて小さく、弱い摂動理論を考慮するものと仮定している。

ある実施形態の関数のセットは、デルタジオメトリΔｄ／Δｔと抵抗変動ΔＲ（インクリメンタル寄生相互接続部抵抗ΔＲとも呼ばれる）及びキャパシタンス変動ΔＣ（インクリメンタル寄生相互接続部キャパシタンスΔＣとも呼ばれる）の両方との間の関係を記述する準線形関数である。次式のように、相互接続部の合計のキャパシタンスが結合キャパシタンスＣｃと接地キャパシタンスＧｇとを含むと仮定すると、

ある実施形態のＩＤＭＰは、デルタジオメトリΔｄ／Δｔと抵抗変動ΔＲとの間の関係を次式のように記述する。

更に、ある実施形態のＩＤＭＰは、デルタジオメトリΔｄ／Δｔとキャパシタンス変動ΔＣとの関係を次式のように記述する。

ある実施形態のＩＤＭＰは、１つ又はそれ以上の調整係数又は変数を含むようにこれらの関係を修正する。「ｋ１」、「ｋ２」、「ｋ３」、「ｋ４」、及び「ｋ５」で表される調整係数は、弱い摂動手法を使用することに関するあらゆる不正確さの影響、及び結合キャパシタンスＣｃにおいて見られるフリンジキャパシタンスのあらゆる追加される量の影響を調整する。従って、調整係数を含むデルタジオメトリΔｄ／Δｔと抵抗変動ΔＲ（式２）との修正関係は次式となる。

整係数を含む、デルタジオメトリΔｄ／Δｔとキャパシタンス変動ΔＣ（式３）との間の修正関係は次式となる。

一例としてキャパシタンス変動ΔＣを用いると、回路シミュレーション（キャパシタンスフィールドソルバー及びＳＰＩＣＥシミュレーションで生成される）と共に式４及び式５により得られる解を比較すると、キャパシタンス変動ΔＣ（正規化後）と金属配線寸法ｄにおける摂動Δｄ（寸法ｄのパーセンテージとして）との間の関係がほぼ線形であることを示している。図１２は、ある実施形態における相互接続部摂動Δｄ（寸法ｄのパーセンテージとして）１２２０に対するキャパシタンス変動（正規化後）１２１０のプロット１２００である。

同様に、回路シミュレーションと共に式４及び式５により得られる解を比較すると、キャパシタンス変動ΔＣ（正規化後）と金属配線寸法ｔにおける摂動Δｔ（寸法ｔのパーセンテージとして）との間の関係がほぼ線形であることを示している。図１３は、ある実施形態における相互接続部摂動Δｔ（寸法ｔのパーセンテージとして）１３２０に対するキャパシタンス変動（正規化後）１３１０のプロット１３００である。

また、ある実施形態の関数のセットは、デルタジオメトリΔｄ／Δｔとタイミング変動Δτとの間の関係を記述する。上述と同じ仮定を用いて式１〜５を参照すると、ある実施形態のＩＤＭＰは、タイミング変動Δτと抵抗変動ΔＲ及びキャパシタンス変動ΔＣの両方との間の関係を次のように記述する。

式４及び式５の情報を用いて式６を展開すると、次式を得る。

回路シミュレーションと共に式６及び式７から得られる解の比較は、タイミング変動Δτ（正規化後）と金属配線寸法ｄにおける摂動Δｄ（寸法ｄのパーセンテージとして）との間の関係がほぼ線形であることを示している。図１４は、ある実施形態における相互接続部摂動Δｄ（寸法ｄのパーセンテージとして）１４２０に対するタイミング遅延（正規化後）１４１０のプロット１４００である。

上述の式１〜７は、ある実施形態のデルタフローにおいて用いられる関数のセットの一例として、デルタジオメトリ、デルタタイミング、デルタキャパシタンス、デルタ抵抗、及びデルタインダクタンスの間の関係を説明するために提示される。しかしながら、本明細書の説明における別の実施形態で用いるため、多くの異なる関数（例えばより高次の関数）及び関数の異なる組み合わせを作成することができる。

図１５Ａ、１５Ｂ及び１５Ｃは、ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部１５００を示している。相互接続構造部１５００Ａは、２つのビア１５０６を用いて金属の電源ワイヤ１５０４に接続された金属電力網１５０２を含む。電源ワイヤ１５０４は、寸法「ｄ」及び厚さ寸法「ｔ」を有する。電源ワイヤ１５０４は、チップの同一層内に第１の隣接構造部１５１０と第２の隣接構造部１５２０とを有する。第１の構造部１５１０は、寸法「ｄ１」及び厚さ寸法「ｔ」を有し、距離「ｓ１」だけ電源ワイヤ１５０４から離間している。第２の構造部１５２０は、寸法「ｄ２」及び厚さ寸法「ｔ」を有し、距離「ｓ２」だけ電源ワイヤ１５０４から離間している。

図１５Ａは、デルタパラメータ抽出前の相互接続構造部１５００Ａを示している。デルタパラメータ抽出の前に、相互接続構造部１５００Ａは、ほぼ１０個のサブノード又は変化領域１５３０を含む。

図１５Ｂは、ある実施形態におけるデルタジオメトリ情報によって相互接続部ジオメトリを更新する段階の後の相互接続構造部１５００Ｂを示している。デルタジオメトリ情報によるジオメトリ更新に続いて、相互接続構造部１５００Ｂは、ほぼ４０個のサブノード又は変化領域１５３０を含む。

図１５Ｃは、ある実施形態におけるデルタキャパシタンス抽出において用いるための寸法パラメータ及び対応するデルタジオメトリを有する相互接続構造部１５００Ｃの端面図（相互接続構造部１５００Ａ／１５００Ｂの端面図）を示している。上記で説明したＩｎＴｉｍｅの相互接続部工程は、次式に従ってデルタキャパシタンスを抽出する。

及び、

式８及び９は、ある実施形態のデルタキャパシタンス抽出の一例として提示される。本明細書の説明において、他のデルタ情報（デルタ抵抗、デルタインダクタンス等）を抽出することができ、異なる関数（より高次の関数等）及び異なる関数の組み合わせを作成することができる。

上述の相互接続構造部１５００の解析は、デルタジオメトリ情報が相互接続部に適用されるので、ＩＣ設計工程で処理するのに必要とされる情報量が著しく増大することを示し
ている。通常の設計フローは、デルタ情報を組込む新しい設計特徴パラメータを作り出すためにＩＣ設計の全ての情報を再処理する必要があるので、この情報量の増大は一般的なＩＣ設計工程の効率に著しい悪影響を及ぼす可能性がある。

一般的な設計フローとは対照的に、ある実施形態の設計フロー（ＩｎＴｉｍｅ及び／又はＩｎＴｅｎｔ工程を含む）は、設計の特徴パラメータに対応するデルタ情報を用いて、ＩＣ設計を再特徴付けするインクリメンタルフローを導入する。デルタフローは、新しい設計特徴パラメータの生成を必要とせず、更にＩＣ設計の全ての情報を再処理する必要がなく、デバイス及び相互接続構造部の対応するパラメータを強調又は再特徴付けするデルタ出力（インクリメンタルの）を供給する。デルタ出力が関連するパラメータの初期情報とは別個にデルタ情報出力を供給することにより、デルタフローは、特定の回路パラメータの正確なデルタ情報を効率的に提供することでライブラリ情報に対する設計工程の依存性を低減させる。ライブラリ情報への依存性が低減されると、設計工程中に行われることになるルックアップ操作の回数が減少（又はなくなる）するので、ＩＣ設計工程の効率及び速度が向上する。ライブラリ情報への依存性が低減されることはまた、ライブラリ情報固有のデータ品質の問題に起因してＩＣ設計の精度が高くなる。更にデルタ情報は、１つ又はそれ以上のパラメータを新しいパラメータで置き換えた後に、回路全体を再処理するのではなくパラメータに関連する差分情報だけをインクリメンタル処理することを可能にし、これによりＩＣ設計工程の効率、速度及び精度が増大する。

上記で説明した相互接続部のモデル化は、本明細書で説明するように、各相互接続部に対応するデルタジオメトリΔｄ／Δｔの情報からレイアウトの各相互接続部又は相互接続部セグメントのデルタキャパシタンスΔＣ、デルタ抵抗ΔＲ、及び／又はデルタインダクタンスΔＬのうちの１つ又はそれ以上の抽出を可能にする。デルタ情報ΔＣ、ΔＲ及び／又はΔＬはまた、修正相互接続部の「強調特徴パラメータ」又は「強調電気パラメータ」と呼ばれる。強調特徴パラメータは、修正相互接続部を電気的にモデル化するキャパシタンス、抵抗、及びインダクタンスのパラメータのうちの１つ又はそれ以上を含む。強調特徴パラメータは、修正相互接続部についてのキャパシタンス、抵抗、及び／又はインダクタンスの新しい値を含むことができる。また修正特徴パラメータは、修正相互接続部についてのキャパシタンス、抵抗、及び／又はインダクタンスの新しい値を作り出すために相互接続部の初期特徴パラメータを修正する際に用いるためのデルタ情報ΔＲ／ΔＬ／ΔＣを含むことができる。

図２及び図３を参照して説明したように、ＩＤＭＰのＩｎＴｉｍｅ工程１０２又は他の構成要素工程は、各相互接続部に応じて好適な対応するデルタジオメトリΔｄ／Δｔからデルタ情報ΔＣ、ΔＲ、及び／又はΔＬ（又は抽出工程に応じて好適な他のパラメータ）を抽出する。以下に説明するように、デルタ情報ΔＣ、ΔＲ、及び／又はΔＬを抽出するために直接計算抽出工程又は外挿抽出工程のいずれかを用いることができるが、本実施形態はこれに限定されるものではなく、従って、別の実施形態では他の抽出工程を用いることができる。

直接計算抽出工程は、デルタジオメトリΔｄ／Δｔ情報からデルタパラメータ情報ΔＲ／ΔＬ／ΔＣ及び／又はデルタタイミングΔτ情報を直接計算に与えることにより、セル又はライブラリ情報に対するＩＣ製作工程の依存性が低減又は排除される。直接計算抽出工程では、ＩＤＭＰは、デルタジオメトリΔｄ／Δｔとデルタ情報ΔＣ、ΔＲ、及び／又はΔＬの少なくとも１つとの間に１つ又はそれ以上の関係或いは相関を形成する。例えば、ＩｎＴｉｍｅ工程１０２は次に、式１〜７を参照して上記で説明した関係を用いて、デルタジオメトリΔｄ／Δｔから各相互接続部についてデルタ情報ΔＣ、ΔＲ、及び／又はΔＬを直接計算する。別の実施形態のＩｎＴｉｍｅ工程は、１つ又はそれ以上のルックアップテーブルから各相互接続部についてのデルタ情報ΔＣ、ΔＲ、及び／又はΔＬを参照
することができ、ここでルックアップテーブルの項目は、式１〜７の関係を用いてデルタジオメトリΔｄ／Δｔから各相互接続部についてのデルタ情報ΔＣ、ΔＲ、及び／又はΔＬを計算することにより生成される。

直接計算抽出とは対照的に、外挿抽出工程は、初期相互接続部ライブラリの相互接続部情報から外挿することによって、デルタ情報ΔＣ、ΔＲ、及び／又はΔＬを抽出する。図１６は、ある実施形態における修正相互接続部の修正特徴パラメータの情報を抽出するための外挿抽出工程１６００のフロー図である。外挿抽出１６００は、ブロック１６０８において、上述のようにＩｎＴｉｍｅ工程がＩＣ設計レイアウトの物理的記述へのデルタジオメトリΔｄ／Δｔのマッピングからの情報を受け取るか又は読取り、レイアウトの相互接続部を識別することによって始まる。

ＩｎＴｉｍｅ工程は、ブロック１６１０において、デルタジオメトリΔｄ／Δｔを用いて各相互接続部の区分表現を行う。区分表現は、例えば区分ポリゴン化を含むことができる。区分ポリゴン化は一般に、相互接続部に対応する設計ジオメトリの点をサンプリングする段階、及びサンプリングされた点のデルタジオメトリΔｄを表すベクトルを生成する段階を含む。ＩｎＴｉｍｅ工程は、ベクトルを翻訳し、本明細書では「Δｄ輪郭」とも呼ばれるポリゴン化相互接続部を形成する。

図１７は、ある実施形態におけるポリゴン化相互接続部１７００のブロック図である。ＩｎＴｉｍｅ工程の構成要素は、寸法変動Δｄ（ベクトル）を用いて初期（非ポリゴン化の）相互接続部１７５０のセグメント又は一部の初期寸法（「ＤＯ」）を修正することにより相互接続部（ポートＡとポートＢとの間の構造として定義される）のポリゴン化を行い、新しい寸法（Δｄ輪郭）を有する新しい相互接続部セグメントを形成する。

１つの相互接続部１７００を一例としてとると、区分ポリゴン化は、相互接続部の第１のセグメント１７０１で始まり、ここでＩｎＴｉｍｅ工程は、対応する寸法変動＋Δｄ１を加算することにより第１のセグメント１７０１の初期寸法ＤＯを修正し、セグメント１７０１に対する新しい寸法Ｄ１を形成する。ポリゴン化は相互接続部の第２のセグメント１７０２に続き、ここではＩｎＴｉｍｅ工程は、対応する寸法変動−Δｄ２を引算することにより初期寸法ＤＯを修正し、セグメント１７０２に対する新しい寸法Ｄ２を形成する。ポリゴン化は相互接続部の第３のセグメント１７０３に続き、ここではＩｎＴｉｍｅ工程は、対応する寸法変動＋Δｄ３を加算することにより初期寸法ＤＯを修正し、セグメント１７０３に対する新しい寸法Ｄ３を形成する。ポリゴン化は相互接続部の最終セグメント１７０４で終了し、ここでＩｎＴｉｍｅ工程は、寸法変動の値がゼロ（０）となるので初期寸法ＤＯを修正しない。

ブロック１６１０（図１６に戻る）で相互接続部のポリゴン化が完了すると、ＩｎＴｉｍｅ工程は、ブロック１６１２において、初期相互接続部ライブラリから１つ又はそれ以上の初期相互接続部セグメント（非ポリゴン化の）に対応する初期特徴パラメータ（キャパシタンス、抵抗、及び／又はインダクタンス）を検索する。初期特徴パラメータの検索は、例えば１つ又はそれ以上のルックアップテーブルを用いた情報の検索を含むが、別の実施形態では、データベース又は他のソースから情報を検索するための当該技術分野で公知の他の方法を用いることができる。

ＩｎＴｉｍｅ工程は、ブロック１６１４において、初期相互接続部セグメントと修正相互接続部セグメントとの１つ又はそれ以上の比較情報と共に初期特徴パラメータ（検索された）を用いて、新しい相互接続部セグメントを再特徴付けする際に用いるための修正特徴パラメータを生成する。ある実施形態の比較は、初期相互接続部セグメントＤＯ（図１７）の寸法と対応するΔｄ輪郭セグメントの寸法Ｄ１との比較を含む。ＩｎＴｉｍｅ工程
は、この比較情報（両寸法（Ｄ０−Ｄ１）の差分）を用いて、修正相互接続部に対応する修正特徴パラメータ（キャパシタンス、抵抗、及び／又はインダクタンス）を初期特徴パラメータにより外挿する。修正パラメータは、初期のキャパシタンス、抵抗、及び／又はインダクタンスのパラメータにより外挿及び／又は内挿されるが、別の実施形態では、追加及び／又は代替の初期相互接続部情報を用いて新しいパラメータを導出／外挿することができる。

ＩｎＴｉｍｅ工程は、ブロック１６１６において修正相互接続部ライブラリを生成する。修正相互接続部ライブラリの生成は、修正相互接続部パラメータを用いて相互接続部モデルの情報を修正することによって、初期相互接続部ライブラリの情報を強調する段階を含む。相互接続部ライブラリモデルの修正は、デルタ情報ΔＲ／ΔＬ／ΔＣの情報を１つ又はそれ以上のネットリストに付加する段階を含むことができる。相互接続部ライブラリモデルの修正は、同様に或いは代替として、１つ又はそれ以上のネットリストの情報をデルタ情報ΔＲ／ΔＬ／ΔＣを含む新しい情報と置き換える段階を含むことができる。別の代替形態として、相互接続部ライブラリモデルの修正は、同様に或いは代替として、１つ又はそれ以上のネットリストの情報を修正相互接続部に応じて適切なキャパシタンス、抵抗、及び／又はインダクタンスの新しい値と置き換える段階を含むことができる。

上述のように、ＩｎＴｉｍｅ工程及び／又はＩｎＴｅｎｔ工程を含むデルタフロー工程は、デルタジオメトリΔｄ／Δｔ情報からの特徴パラメータ（デルタ情報）を直接決定又は計算することを可能にすることによって、セル又はライブラリの情報に対するＩＣ製作工程の依存性を低減又は排除する。このことは設計／製造フローの種々の点における外挿抽出の代わりに直接計算抽出を利用することを可能にすると同時に、種々の別の実施形態のＥＤＡ及び／又は他の設計製造システムは、直接計算されたデルタ情報を用いる抽出工程、及び／又は、工程の一部の構成要素がルックアップ工程によって検索された情報ではなく直接計算されたデルタ情報を用いる外挿抽出工程を含むことができる。

図１、２、３、５、６、及び１６を参照すると、工程の動作は、少なくとも１つのプロセッサの制御下にあるが、これに限定されるものではない。当業者であればソースコード、マイクロコード、プログラムロジックアレイを作成することができ、或いは、これらのフロー図及び本明細書で提供される詳細な説明に基づいて本発明を実施することができる。これらのフロー図に従って動作するアルゴリズム又はルーチンは、関連のプロセッサの一部を形成する不揮発性メモリ内、関連のメモリ領域内、又はディスク等のリムーバブルメメディア内に格納され、或いは、電気的に消去可能プログラマブルＲＯＭ（「ＥＥＰＲＯＭ」）半導体チップ等のチップ内に組込まれ又は事前プログラムされ、若しくはこれらの構成要素のあらゆる組み合わせで格納されるが、これらに限定されるものではない。

上述のＩＤＭＰの態様は、ＥＤＡコンピュータシステム又は他の処理システム上で実行される工程に関しての説明である。これらの工程は、コンピュータシステムの機械可読又はコンピュータ可読メモリ領域若しくはデバイス内に格納されるプログラムコードとしてインプリメントされ、コンピュータシステムのプロセッサによって実行される。

種々の異なるコンピュータシステムをＩＤＭＰと共に用いることができるが、図１８は、ある実施形態におけるデルタ−ジオメトリタイミング予測工程（ＩｎＴｉｍｅ）及びデルタ−タイミング形状予測工程（ＩｎＴｅｎｔ）を含む、ＩＤＭＰをホストするコンピュータシステム１８００である。一般にコンピュータシステム１８００は、情報及び命令を処理するための中央処理装置（「ＣＰＵ」）又は中央プロセッサ１８０２、情報を伝達するためにＣＰＵ１８０２に結合されたアドレス／データバス１８０１、ＣＰＵ１８０２への情報及び命令を格納するためにバス１８０１に結合された揮発性メモリ１８０４（例えばランダムアクセスメモリ（「ＲＡＭ」））、及びＣＰＵ１８０２への静的な情報及び命
令を格納するためにバス１８０１に結合された不揮発性メモリ１８０６（例えば読取り専用メモリ（「ＲＯＭ」））を含む。またコンピュータシステム１８００は、情報及び命令を格納するためにバス１８０１に結合された１つ又はそれ以上のオプションの記憶デバイス１８０８を含むことができる。記憶デバイス又はデータ記憶デバイス１８０８は、コンピュータ可読メモリである１つ又はそれ以上のリムーバブル磁気又は光学の記憶媒体を含むことができる。揮発性メモリ１８０４、不揮発性メモリ１８０６、及び／又は記憶デバイス１８０８の幾つかの組み合わせは、上記で説明したＩＤＭＰの構成要素又は工程を記述するデータ構造を含み、又はこれを格納する。

コンピュータシステム１８００はまた、該コンピュータシステム１８００のユーザに対して情報を表示するためにバス１８０１に結合された少なくとも１つのオプションの表示デバイス１８１０を含むことができる。ある実施形態のコンピュータシステム１８００はまた、ＣＰＵ１８０２に情報及びコマンド選択を伝達するためにバス１８０１に結合された１つ又はそれ以上のオプションの入力デバイス１８１２を含むことができる。更にコンピュータシステム１８００は、ＣＰＵ１８０２にユーザの入力情報及びコマンド選択を伝達するためにバス１８０１に結合されたオプションのカーソル制御装置又は指示デバイス１８１４を含むことができる。コンピュータシステム１８００はまた、他のコンピュータシステムとインターフェースを取るためにバス１８０１に結合された１つ又はそれ以上のオプションの信号転送デバイス１８１６（例えば、送信器、受信器、モデム等）を含むことができる。

本明細書で説明されるＩＣ製作のためのシステム及び方法は、デルタパラメータと相互接続部の少なくとも１つの寸法変動との間の１つ又はそれ以上の関数関係を用いて、受取られた回路設計の少なくとも１つの相互接続部に対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、相互接続部を特徴付ける１つ又はそれ以上の電気パラメータの差分情報を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、相互接続部の少なくとも１つの寸法変動の情報と、相互接続部を特徴付ける１つ又はそれ以上の電気パラメータの予め指定された情報とを用いて、受取られた回路設計の少なくとも１つの相互接続部に対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、相互接続部を特徴付ける電気パラメータの差分情報を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、デルタパラメータとデバイスの少なくとも１つの寸法変動との間の１つ又はそれ以上の関数関係を用いて、受取られた回路設計の少なくとも１つのデバイスに対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、デバイスを特徴付ける１つ又はそれ以上の電気パラメータの差分情報を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、デバイスの少なくとも１つ寸法変動の情報及びデバイスを特徴付ける１つ又はそれ以上の電気パラメータの予め指定された情報を用いて、受取られた回路設計の少なくとも１つのデバイスに対応するインクリメンタルデルタパラメータを直接生成する段階を含み、該デルタパラメータは、デバイスを特徴付ける電気パラメータの差分情報を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも１つを予測する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む段階と、インクリメ
ンタルタイミング差を用いて回路設計の寸法差を予測する段階と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを統合することにより回路設計を修正する段階との少なくとも１つの段階を含む方法を含む。

ある実施形態の方法は、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも１つを用いて回路設計のモデルを生成する段階を更に含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する段階を更に含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを回路に対応する１つ又はそれ以上の回路記述に付加する段階を更に含み、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも１つであることを特徴とする。

ある実施形態の方法は、回路に対応する１つ又はそれ以上の回路記述の情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを含む情報と置き換える段階を更に含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つを再特徴付けする段階を更に含む。

ある実施形態の方法の予測段階は、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデルタパラメータを抽出する段階を更に含む。ある実施形態の抽出段階は、寸法差を回路設計にマッピングする段階を含む。ある実施形態の抽出段階は、寸法差とデルタパラメータとの間で１つ又はそれ以上の関数関係を形成する段階と、該関数関係を用いて寸法差からデルタパラメータを直接生成する段階との少なくとも１つの段階を更に含む。

ある実施形態の方法のインクリメンタルデルタパラメータは、各デバイス、各相互接続部、及び各相互接続部の１つ又はそれ以上のセグメントの少なくとも１つを特徴付ける回路パラメータでのインクリメンタル差分を含む。

ある実施形態の方法の回路パラメータは、抵抗、インダクタンス、キャパシタンス、接合キャパシタンス、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンス、及び有効ゲート長の少なくとも１つを含む。

ある実施形態の方法の寸法差を予測する段階は、インクリメンタルタイミング差を用いてスラック遅延時間を求める段階と、デバイス及び相互接続部の間でスラック遅延時間を分割する段階との少なくとも１つを更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いてデバイス及び相互接続部の少なくとも１つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。

ある実施形態の方法の回路設計を修正する段階は、予測されたインクリメンタルデルタパラメータを用いて寸法差分のルールを生成する段階を更に含む。

ある実施形態の方法のインクリメンタルタイミング差は、回路の信号伝搬遅延を含む。

ある実施形態の方法は、回路のジオメトリ検証解析の情報から寸法差を導出する段階を更に含む。

ある実施形態の方法の、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを統合する段階は、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを回路の物理的記述にマッピングする段階を含む。ある実施形態の方法の物理的記述は、グラフィカルデータ表現及びテキストファイル表現の少なくとも１つである。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階、デバイス及び相互接続部に対応する寸法差を受け取る段階、寸法差を用いてデバイス及び相互接続部のインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含むことを特徴とする段階、寸法差及びデルタパラメータの少なくとも１つを用いて設計のインクリメンタルタイミング差を生成する段階、及びタイミング差を用いて設計に対応するデルタパラメータを生成する段階の少なくとも１つを含む方法を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むＩＣの設計を受け取る段階と、デバイスの寸法変動及び相互接続部の寸法変動を用いてデバイスモデル及び相互接続部モデルのインクリメンタル修正を行う段階と、修正デバイス及び相互接続部のモデルを用いてＩＣをモデル化する段階と、モデルを用いてＩＣのタイミング変動情報を生成する段階と、タイミング変動情報を用いてデバイス変化及び相互接続部変化を生成する段階と、生成されたデバイス変化及び相互接続部変化を用いてデバイスの寸法変動及び相互接続部の寸法変動についてのルールを生成する段階との少なくとも１つを含む統合設計製造方法を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むＩＣの設計を受け取る段階と、強調されたデバイス及び相互接続部のモデルの情報を用いて設計の回路モデルを生成する段階であって、該強調されたデバイス及び相互接続部のモデルがデバイス及び相互接続部の寸法変動から導出されたキャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも１つを統合する段階と、回路モデルを用いてタイミング変動情報を生成する段階と、タイミング変動情報を用いてデバイス及び相互接続部の寸法変動の制御のルールを生成する段階であって、該ルールが、回路モデルのタイミング変動情報から導出されたキャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも１つを統合する段階との少なくとも１つの段階を含む統合設計製造方法を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、情報を電子的に処理する手段及び電子的に格納する手段と、複数のデバイス及び相互接続部を含む回路設計を受け取る手段と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも１つを予測する手段であって、デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む手段と、インクリメンタルタイミング差を用いて回路設計の寸法差を予測する手段と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを統合することにより回路設計を修正する手段と、の少なくとも１つを含むシステムを含む。

ある実施形態のシステムは、寸法差、インクリメンタルデルタパラメータ、及びタイミ
ング差の少なくとも１つを用いて回路設計のモデルを生成する手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを回路に対応する１つ又はそれ以上の回路記述に付加する手段であって、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも１つであることを特徴とする手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つを再特徴付けする手段を更に含む。

ある実施形態のシステムの予測手段は、寸法差を用いてインクリメンタルデルタパラメータを抽出する手段を更に含む。

ある実施形態のシステムのインクリメンタルデルタパラメータは、各デバイス、各相互接続部、及び各相互接続部の１つ又はそれ以上のセグメントの少なくとも１つを特徴付ける回路パラメータでのインクリメンタル差分を含む。

ある実施形態のシステムの回路パラメータは、抵抗、インダクタンス、キャパシタンス、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンスのうちの少なくとも１つを含む。

ある実施形態のシステムの寸法差を予測する手段は、インクリメンタルタイミング差を用いてスラック遅延時間を求める手段を更に含む。ある実施形態のシステムの寸法差を予測する手段は、スラック遅延時間を分割する手段を更に含む。ある実施形態のシステムは、分割されたスラック遅延時間を用いて寸法差を生成する手段を更に含む。

ある実施形態のシステムの回路設計を修正する手段は、予測されたインクリメンタルデルタパラメータを用いて寸法差のルールを生成する手段を更に含む。

ある実施形態のシステムは、回路設計のジオメトリ検証解析の情報から寸法差を導出する手段を更に含む。

ある実施形態の修正手段は、寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを回路の物理的記述にマッピングする手段を更に含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る手段と、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも１つを予測する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む手段と、インクリメンタルタイミング差を用いて回路設計の寸法差を予測する手段と、回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを統合することにより回路設計を修正する手段との少なくとも１つを含むデバイス
を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、処理システムによる実行時に、複数のデバイス及び相互接続部を含む回路設計を受け取り、回路設計に対応する寸法差を用いて回路設計のインクリメンタルデルタパラメータ及びインクリメンタルタイミング差の少なくとも１つを予測し、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含み、インクリメンタルタイミング差を用いて回路設計の寸法差を予測し、及び／又は回路設計における寸法差、インクリメンタルデルタパラメータ、及びインクリメンタルタイミング差の少なくとも１つを統合することによって回路設計を修正する、実行可能な命令を含む機械可読媒体を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る段階と、デバイス及び相互接続部に対応する寸法差を受け取る段階と、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む段階と、寸法差及びデルタパラメータの少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルタイミング差を予測する段階との少なくとも１つ含む方法を含む。

ある実施形態の方法は、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも１つを用いて回路のモデルを生成する段階を更に含む。

ある実施形態のインクリメンタルデルタパラメータを抽出する段階が、寸法差を回路レイアウトにマッピングする段階を含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する段階を更に含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを回路に対応する１つ又はそれ以上の回路記述に付加する段階を更に含み、該回路記述がグラフィカルデータ表現及びテキストファイル表現の少なくとも１つであることを特徴とする。

ある実施形態の方法は、回路に対応する１つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを含む情報と置き換える段階を更に含む。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つを再特徴付けする段階を更に含む。

ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、寸法差とデルタパラメータとの間で１つ又はそれ以上の関数関係を形成する段階、及び／又は該関数関係を用いて寸法差からデルタパラメータを直接生成する段階を更に含む。

ある実施形態の相互接続部のインクリメンタルデルタパラメータは、各相互接続部と各相互接続部の１つ又はそれ以上のセグメントとの少なくとも１つを特徴付ける回路パラメータでのインクリメンタル差分を含む。

ある実施形態のパラメータは、キャパシタンス、抵抗、及びインダクタンスのうちの少なくとも１つを含む。

ある実施形態の方法は、インクリメンタルタイミング差からスラック遅延時間を求める段階、及び／又はデバイス及び相互接続部の間でスラック遅延時間を分割する段階を更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いてデバイスの少なくとも１つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。ある実施形態の方法は、分割されたスラック遅延時間を用いて相互接続部の少なくとも１つに対応するインクリメンタルデルタパラメータを生成する段階を更に含む。ある実施形態の方法は、生成されたインクリメンタルデルタパラメータを用いて寸法差の制御のルールを生成する段階を更に含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路設計を受け取る段階と、デバイス及び相互接続部の少なくとも１つの寸法差を設計に統合する段階と、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデルタパラメータを抽出する段階であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上の電気パラメータの差分情報を含む段階と、インクリメンタルデルタパラメータ情報を用いてタイミング解析を行い且つインクリメンタルタイミング差を生成する段階との少なくとも１つの段階を含む方法を含む。

ある実施形態の方法は、インクリメンタルタイミング差を含むタイミングレポートを生成する段階を更に含む。

ある実施形態の方法は、寸法差及びインクリメンタルデルタパラメータの少なくとも１つを用いて回路のモデルを生成する段階を更に含む。

ある実施形態のインクリメンタルタイミング差は回路の信号伝搬遅延を含む。

ある実施形態の方法は、回路のジオメトリ検証解析の情報から寸法差を導出する段階を更に含む。

ある実施形態の寸法差を統合する段階は、寸法差を回路の物理的記述にマッピングする段階を更に含む。

ある実施形態の物理的記述は、グラフィカルデータ表現及びテキストファイル表現の少なくとも１つである。

ある実施形態の方法は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する段階を更に含む。ある実施形態のデバイスモデルの情報を強調する段階は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを１つ又はそれ以上のネットリストに付加する段階を含む。ある実施形態のデバイスモデルの情報を強調する段階は、１つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを含む新しい情報と置き換える段階を含む。ある実施形態の相互接続部の情報を強調する段階は、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いて相互接続部を再特徴付けする段階を含む。

ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、寸法差とデルタ
パラメータとの間で１つ又はそれ以上の関数関係を形成する段階、及び／又はデバイス及び相互接続部の少なくとも１つを特徴付けるパラメータにおける差分を関数関係を用いて寸法差から直接求める段階を更に含む。

ある実施形態のインクリメンタルデルタパラメータを抽出する段階は、デバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータを識別する段階、及び／又はデバイス及び相互接続部の少なくとも１つを特徴付ける識別されたパラメータと共に１つ又はそれ以上の内挿演算を用いてデバイス及び相互接続部のデルタパラメータを形成する段階を更に含む。

ある実施形態の相互接続部のインクリメンタルデルタパラメータは、各相互接続部及び各相互接続部の１つ又はそれ以上のセグメントの少なくとも１つを特徴付ける回路パラメータでのインクリメンタル差分を含む。

ある実施形態の電気パラメータは、キャパシタンス、抵抗、及びインダクタンスのうちの少なくとも１つを含む。

ある実施形態のデバイスの電気パラメータは、ゲート−ソース間キャパシタンス、ゲート−ドレイン間キャパシタンス、ソース−基板間キャパシタンス、ゲート−基板間キャパシタンス、ドレイン−基板間キャパシタンスのうちの少なくとも１つを含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含むＩＣの設計を受け取る段階と、デバイスの寸法変動を用いてデバイスモデルのインクリメンタル修正を行う段階と、相互接続部の寸法変動を用いて相互接続部モデルのインクリメンタル修正を行う段階と、修正デバイス及び相互接続部のモデルを用いてＩＣのモデルを生成する段階と、モデルの信号伝搬遅延情報を生成する段階と、信号伝搬遅延情報を用いてモデルのジオメトリを検証する段階との少なくとも１つの段階を含む統合設計製造方法を含む。

ある実施形態の方法は、ＩＣのデバイス及び相互接続部の間でスラック遅延時間を分割する段階であって、信号伝搬遅延情報がスラック遅延時間を含む段階、分割されたスラック遅延時間を用いてデバイス変化を生成する段階、分割されたスラック遅延時間を用いて相互接続部変化を生成する段階、及び／又は生成されたデバイス変化及び相互接続部変化を用いてデバイスの寸法変動及び相互接続部の寸法変動の制御のルールを生成する段階を更に含む。

ある実施形態のデバイス変化は、各デバイスを特徴付ける回路パラメータにおけるインクリメンタル寸法差及びインクリメンタル差分の少なくとも１つを含む。

ある実施形態の相互接続部変化はインクリメンタル寸法差を含む。

ある実施形態の相互接続部変化は、各相互接続部及び各相互接続部の１つ又はそれ以上のセグメントの少なくとも１つを特徴付ける回路パラメータでのインクリメンタル差分を含む。ある実施形態の相互接続部変化は、キャパシタンス変動、抵抗変動、及びインダクタンス変動の少なくとも１つを含むことができる。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、情報を電子的に処理をする手段と、情報を電子的に格納する手段と、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る手段と、デバイス及び相互接続部に対応する寸法差を受け取る手段と、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデル
タパラメータを抽出する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む手段と、寸法差及びデルタパラメータの少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルタイミング差を予測する手段との少なくとも１つを含むシステムを含む。

ある実施形態のシステムは、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも１つを用いて回路のモデルを生成する手段を更に含む。

ある実施形態のシステムは、寸法差を回路レイアウトにマッピングする手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを回路に対応する１つ又はそれ以上のネットリストに付加する手段を更に含む。

ある実施形態のシステムは、回路に対応する１つ又はそれ以上のネットリストの情報を寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを含む情報と置き換える手段を更に含む。

ある実施形態のシステムは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つを再特徴付けする手段を更に含む。

ある実施形態のシステムは、インクリメンタルタイミング差からスラック遅延時間を求める手段、及び／又はデバイス及び相互接続部の間でスラック遅延時間を分割する手段を更に含む。

ある実施形態のシステムは、分割されたスラック遅延時間を用いてデバイスの少なくとも１つに対応するインクリメンタルデルタパラメータを生成する手段を更に含む。

ある実施形態のシステムは、分割されたスラック遅延時間を用いて相互接続部の少なくとも１つに対応するインクリメンタルデルタパラメータを生成する手段を更に含む。

ある実施形態のシステムは、生成されたインクリメンタルデルタパラメータを用いて寸法差の制御のルールを生成する手段を更に含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、複数のデバイス及び相互接続部を含む回路レイアウトを受け取る手段、デバイス及び相互接続部に対応する寸法差を受け取る手段、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデルタパラメータを抽出する手段であって、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含む手段、及び／又は寸法差及びデルタパラメータの少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルタイミング差を予測する手段を含むデバイスを含む。

ある実施形態の抽出手段は、寸法差とデルタパラメータとの間で１つ又はそれ以上の関
数関係を形成する手段、及び／又は関数関係を用いて寸法差からデルタパラメータを直接生成する手段を更に含む。

ある実施形態のデバイスは、寸法差、インクリメンタルデルタパラメータ、及びタイミング差の少なくとも１つを用いて回路のモデルを生成する手段を更に含む。

ある実施形態のデバイスは、寸法差を回路レイアウトにマッピングする手段を更に含む。

ある実施形態のデバイスは、寸法差、デルタパラメータ、及びタイミング差の少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのモデルの情報を強調する手段を更に含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法は、処理システムによる実行時に、複数のデバイス及び相互接続部を含む回路レイアウトを受け取り、デバイス及び相互接続部に対応する寸法差を受け取り、寸法差を用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルデルタパラメータを抽出し、該デルタパラメータがデバイス及び相互接続部の少なくとも１つを特徴付ける１つ又はそれ以上のパラメータの差分情報を含み、及び／又は寸法差及びデルタパラメータの少なくとも１つを用いてデバイス及び相互接続部の少なくとも１つのインクリメンタルタイミング差を予測する、実行可能な命令を含む機械可読媒体を含む。

本明細書で説明されるＩＣを製作するためのシステム及び方法の態様は、フィールドプログラマブルゲート・アレイ（ＦＰＧＡ）、プログラマブルアレイロジック（ＰＡＬ）デバイス、電気的にプログラマブルなロジック、メモリデバイス、及び標準セルベースデバイス等のプログラマブルロジックデバイス（ＰＬＤ）並びに特定用途向け集積回路（ＡＳＩＣ）を含む、種々の電気回路のいずれかにプログラムされた機能としてインプリメントすることができる。ＩＣを製作するためのシステム及び方法の態様を実施するための幾つかの他の可能性は、メモリを備えたマイクロコントローラ（例えば電気的に消去可能なプログラマブル読出し専用メモリ（ＥＥＰＲＯＭ））、埋め込み型マイクロプロセッサ、ファームウェア、ソフトウェア等を含む。更に、ＩＣを製作するためのシステム及び方法の態様は、ソフトウェアベースの回路エミュレーションを有するマイクロプロセッサ、ディスクリートロジック（連続及び組み合わせ）、カスタムデバイス、ファジー（ニューラル）ロジック、量子デバイス、及び上記デバイスタイプのあらゆるものの混成型において具現化することができる。勿論、ベースとなるデバイス技術は、種々の構成要素タイプで提供することができ、これには、例えば、相補型金属酸化物半導体（ＣＭＯＳ）等の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術、エミッタ結合ロジック（ＥＣＬ）等のバイポーラ技術、ポリマー技術（例えば、シリコン共役ポリマー、及び金属共役ポリマー−金属構造体）、アナログ及びデジタル混載、その他がある。

本明細書において開示される種々のシステム及び方法の構成要素は、コンピュータ支援設計ツールを用いて記述することができ、これらの動作、レジスタ転送、ロジック構成要素、トランジスタ、レイアウトジオメトリ、及び／又は他の特性に関して種々のコンピュータ可読媒体に具現化されたデータ及び／又は命令として表現（提示）することができる。このような回路表現を実施することができるファイル及び他のオブジェクトのフォーマットは、限定ではないが、Ｃ、Ｖｅｒｉｌｏｇ、及びＨＬＤＬ等の動作言語をサポートするフォーマット、ＲＴＬのようなレジスタレベルの記述言語をサポートするフォーマット、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳ等のジオメトリ記述言語をサポートするフォーマット、及び他のあらゆる好適なフォーマット及び言語を含む。

このようなフォーマット形式にされたデータ及び／又は命令を具現化することができるコンピュータ可読媒体は、限定ではないが、種々の形式の不揮発性記憶媒体（例えば、光学式、磁気式、或いは半導体記憶媒体）及び無線、光学式、又は有線の通信媒体若しくはこれらのあらゆる組み合わせを介してこのようなフォーマット形式のデータ及び／又は命令を転送するために用いることができる搬送波を含む。このようなフォーマット形式のデータ及び／又は命令の搬送波による転送の実施例は、限定ではないが、１つ又はそれ以上のデータ転送プロトコル（ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）によるインターネット及び／又は他のコンピュータネットワークを介した転送（アップロード、ダウンロード、ｅ−ｍａｉｌ等）を含む。上述のシステム及び方法のこのようなデータ及び／又は命令ベースの表現は、１つ又はそれ以上のコンピュータ可読媒体によってコンピュータシステム内に受取られると、限定ではないが、ネットリスト生成プログラム、配置及び配線プログラム及び同様のものを含む１つ又はそれ以上の他のコンピュータプログラムの実行に連動して、コンピュータシステム内にある処理エンティティ（例えば１つ又はそれ以上のプロセッサ）によって処理することができる。

文脈上他の意味に解すべき場合を除き、本明細書及び請求項全体を通して、用語「含む」、「構成する」及び同様のものは、排他的又は網羅的な意味ではなく、包括的な意味、すなわち「含むが、限定ではない」意味に解釈すべきである。また、単数又は複数形を用いる単語は、それぞれ複数又は単数形を含む。更に、用語「本明細書では」、「本明細書に従って」「上述の」、「以下の」及び同様の趣旨の用語は、本出願に対し全体として言及し、本出願書のどのような特定部分に対して言及するものではない。用語「又は」は、２つ又はそれ以上の項目の一覧に関して用いられている場合は、当該用語は、以下の用語の解釈：すなわち、一覧の項目のいずれか、一覧の項目の全て、一覧の項目のあらゆる組み合わせの全てを保護する。

ＩＣを製作するための本システム及び方法の例示の実施形態の上記説明は網羅的なものではなく、又はＩＣを製作するためのシステム及び方法は、開示された正確な形態に限定されるものではない。ＩＣを製作するためのシステム及び方法の特定の実施形態及び実施例を例示の目的で本明細書で説明しているが、当業者には明らかであるように、種々の均等な修正がＩＣを製作するための本システム及び方法の範囲内で可能である。本明細書において提供されたＩＣを製作するための本システム及び方法の教示は、上述のＩＣを製作するためのシステム及び方法だけではなく、他の処理システム及び方法にも適用可能である。

上記で説明した種々の実施形態の要素及び動作を組み合わせて、別の実施形態を提供することができる。これら及び他の変更は、上記の詳細な説明に照らしてＩＣを製作するための本システム及び方法に対して行うことができる。

一般に、添付の請求項において、用いられる用語は、ＩＣを製作するための本システム及び方法を本明細書及び請求項において開示された特定の実施形態に限定するものと解釈されるべきではなく、請求項の下で作用する全てのシステム及び方法を含むように解釈されるべきである。従って、ＩＣを製作するためのシステム及び方法は、本開示によって限定されるものではなく、ＩＣを製作するための本システム及び方法の範囲は、本請求項によって全体的に決定付けられるものとする。

ＩＣを製作するための本システム及び方法の特定の態様は、特定の請求項の形式で提示されているが、発明者らは、任意の数の請求項の形態におけるＩＣを製作するシステム及び方法の種々の態様を企図している。例えば、本システムの一態様のみが機械可読媒体において具現化されるように記載されているが、同様に他の態様を機械可読媒体において具現化してもよい。従って、発明者らは、ＩＣを製作するためのシステム及び方法の他の態
様に対し、このような追加の請求項を求めるために、本出願を提出した後に追加の請求項を付加する権利を留保する。

ある実施形態におけるデルタ−ジオメトリタイミング予測工程１０２及び／又はデルタ−タイミング形状予測工程１０４を含むデルタフローを含む統合設計製造工程（「ＩＤＭＰ」）１００Ａのブロック図である。 ある実施形態における集積回路（「ＩＣ」）を製作する際に用いるためのデルタフローを含むＩＤＭＰ１００Ｂのブロック図である。 別の実施形態におけるＩＣを製作する際に用いるためのデルタフローを含むＩＤＭＰのブロック図である。 ある実施形態におけるデルタ−ジオメトリタイミング予測工程（「ＩｎＴｉｍｅ工程」）についてのフロー図である。 ある実施形態における相互接続構造部に対応するデルタ情報を生成する際に用いるためのＩｎＴｉｍｅ工程のブロック図である。 ある実施形態におけるデルタ−タイミング形状予測工程（「ＩｎＴｅｎｔ工程」）についてのフロー図である。 図２、図３、及び図５の実施形態におけるＩＣを製作する際に用いるためのデルタ−ジオメトリタイミング予測工程（ＩｎＴｉｍｅ）及びデルタ−タイミング形状予測工程（ＩｎＴｅｎｔ）を含むＩＤＭＰのブロック図である。 ある実施形態における強調ＩＤＭＰデバイスモデルのトランジスタのブロック図である。 ある実施形態におけるＩＤＭＰデバイスモデルのトランジスタのゲート／接合キャパシタンスのブロック図である。 ある実施形態における修正デバイスモデルのトランジスタのパラメータの例である。 ある実施形態におけるＩＤＭＰデバイスモデルのトランジスタについてのゲート長変動に対する信号遅延のプロットである。 ある実施形態におけるＩＤＭＰデバイスモデルのトランジスタについてのゲート長変動に対するトランジスタの飽和電流のプロットである。 ある実施形態におけるＩＤＭＰ相互接続部モデルの断面図である。 ある実施形態におけるＩＤＭＰ相互接続部モデルの相互接続部摂動Δｄ（寸法ｄのパーセンテージとして）に対するキャパシタンス変動（正規化後）のプロットである。 ある実施形態におけるＩＤＭＰ相互接続部モデルの相互接続部摂動Δｔ（寸法ｔのパーセンテージとして）に対するキャパシタンス変動（正規化後）のプロットである。 ある実施形態におけるＩＤＭＰ相互接続部モデルの相互接続部摂動Δｄ（寸法ｄのパーセンテージとして）に対するタイミング遅延（正規化後）のプロットである。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態におけるデルタパラメータ抽出が行われている相互接続構造部を示す図である。 ある実施形態における修正相互接続部の修正特徴パラメータの情報を抽出するための外挿抽出工程のフロー図である。 ある実施形態におけるポリゴン化相互接続部のブロック図である。 ある実施形態におけるＩＤＭＰをホストするコンピュータシステムの図である。

符号の説明

１０ 回路設計工程
１２ 回路レイアウト工程
１４ タイミング解析工程
２０ 物理的（ジオメトリ）検証工程
２２ ＲＥＴ工程
２４ 製造工程
１００Ａ ＩＤＭＰ
１０１ デルタフロー
１０２ デルタ−ジオメトリタイミング予測工程
１０４ デルタ−タイミング形状予測工程

Claims (40)

1. デルタパラメータ情報を使用して、コンピューティングデバイスによって、回路設計を特徴付けるためのプログラムされた方法であって、
   複数のセル及び相互接続を含む回路設計をコンピューティングデバイスで受けるステップと、
   回路設計に関して予め決められたのデルタジオメトリ情報をコンピューティングデバイスで受けるステップと、
   回路設計のセルおよび相互接続に対して前記予め決められたデルタジオメトリ情報をコンピューティングデバイスでマッピングするステップと、
   前記セル及び相互接続の前記予め決められたデルタジオメトリ情報からデルタパラメータ情報をコンピューティングデバイスで導出するステップと、
   を有し、
   導出されたデルタパラメータ情報が、セル又は相互接続の少なくとも一方を特徴付ける１またはそれ以上のパラメータの異なる情報を含む、
   ことを特徴とする方法。
2. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差をコンピューティングデバイスで計算するステップを更に有することを特徴とする請求項１に記載の方法。
3. 前記導出されたデルタパラメータ情報が、デルタ・キャパシタンス、デルタ・抵抗、デルタ・インダクタンス、デルタ・ゲート−基板キャパシタンス、および、デルタ・ドレイン−基板キャパシタンスを含むことを特徴とする、請求項１に記載の方法。
4. 前記導出されたデルタパラメータ情報に基づいて回路設計に関する寸法変動ルールをコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項１に記載の方法。
5. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算するステップが、
   前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成するステップと、
   前記強調されたモデルでタイミング解析を実行することによりインクリメンタルタイミング差を判断するステップと、
   を有することを特徴とする請求項２に記載の方法。
6. 前記オリジナルモデルが、セルライブラリモデルおよび相互接続モデルを含むことを特徴とする請求項５に記載の方法。
7. 前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成するステップが、前記導出されたデルタパラメータ情報を、モデル内の１またはそれ以上のネットリストにリンク若しくは追加することによって前記オリジナルモデルを修正することを含む、ことを特徴とする請求項５に記載の方法。
8. 前記計算されたインクリメンタルタイミング差からスラック時間をコンピューティングデバイスで判断するステップを更に有することを特徴とする請求項２に記載の方法。
9. 前記セルおよび相互接続の間のスラック時間をコンピューティングデバイスで分割するステップを更に有することを特徴とする請求項８に記載の方法。
10. タイミングレポートをコンピューティングデバイスで生成するステップを更に有することを特徴とする請求項２に記載の方法。
11. 前記タイミングレポートが、計算されたインクリメンタルタイミング差を含むことを特徴とする請求項１０に記載の方法。
12. 前記インクリメンタルタイミング差を計算するステップが、回路設計の信号伝搬遅延を含むことを特徴とする請求項２に記載の方法。
13. 前記回路設計が、グラフィカルデータ表現及びテキストファイル表現を含むことを特徴とする請求項１に記載の方法。
14. デルタパラメータ情報を使用して、回路設計を特徴付けるために、コンピュータデバイスで利用可能に記録されたプログラムを有するコンピュータ読取可能記憶媒体であって、
    複数のセル及び相互接続を含む回路設計を受けることと、
    回路設計に関して予め決められたのデルタジオメトリ情報を受けることと、
    回路設計のセルおよび相互接続に対して前記予め決められたデルタジオメトリ情報をマッピングすることと、
    前記セル及び相互接続の前記予め決められたデルタジオメトリ情報からデルタパラメータ情報を導出することであって、導出されたデルタパラメータ情報が、セル又は相互接続の少なくとも一方を特徴付ける１またはそれ以上のパラメータの異なる情報を含むことを特徴とする、導出することと、
    を実行するようにコンピュータデバイスを処理させるように構成された前記プログラムが記録されたコンピュータ読取可能記憶媒体。
15. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算することを更に有することを特徴とする請求項１４に記載のコンピュータ読取可能記憶媒体。
16. 前記導出されたデルタパラメータ情報が、デルタ・キャパシタンス、デルタ・抵抗、デルタ・インダクタンス、デルタ・ゲート−基板キャパシタンス、および、デルタ・ドレイン−基板キャパシタンスを含むことを特徴とする、請求項１４に記載のコンピュータ読取可能記憶媒体。
17. 前記導出されたデルタパラメータ情報に基づいて回路設計に関する寸法変動ルールを生成することを更に有することを特徴とする請求項１４に記載のコンピュータ読取可能記憶媒体。
18. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算することが、
    前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成することと、
    前記強調されたモデルでタイミング解析を実行することによりインクリメンタルタイミング差を判断することと、
    を有することを特徴とする請求項１５に記載のコンピュータ読取可能記憶媒体。
19. 前記オリジナルモデルが、セルライブラリモデルおよび相互接続モデルを含むことを特徴とする請求項１８に記載のコンピュータ読取可能記憶媒体。
20. 前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成することが、前記導出されたデルタパラメータ情報を、モデル内の１またはそれ以上のネットリストにリンク若しくは追加することによって前記オリジナルモデルを修正することを含む、ことを特徴とする請求項１８に記載のコンピュータ読取可能記憶媒体。
21. 前記計算されたインクリメンタルタイミング差からスラック時間を判断することを更に有することを特徴とする請求項１５に記載のコンピュータ読取可能記憶媒体。
22. 前記セルおよび相互接続の間のスラック時間を分割することを更に有することを特徴とする請求項２１に記載のコンピュータ読取可能記憶媒体。
23. タイミングレポートを生成することを更に有することを特徴とする請求項１５に記載のコンピュータ読取可能記憶媒体。
24. 前記タイミングレポートが、計算されたインクリメンタルタイミング差を含むことを特徴とする請求項２３に記載のコンピュータ読取可能記憶媒体。
25. 前記インクリメンタルタイミング差を計算することが、回路設計の信号伝搬遅延を含むことを特徴とする請求項１５に記載のコンピュータ読取可能記憶媒体。
26. 前記回路設計が、グラフィカルデータ表現及びテキストファイル表現を含むことを特徴とする請求項１４に記載のコンピュータ読取可能記憶媒体。
27. デルタパラメータ情報を使用して回路設計を特徴付けるためのコンピュータシステムであって、
    プロセッサと、
    前記プロセッサに伝達するように接続されたメモリと、を有し、
    前記プロセッサおよび前記メモリが、
    複数のセル及び相互接続を含む回路設計を受け、
    回路設計に関して予め決められたのデルタジオメトリ情報を受け、
    回路設計のセルおよび相互接続に対して前記予め決められたデルタジオメトリ情報をマッピングし、
    前記セル及び相互接続の前記予め決められたデルタジオメトリ情報からデルタパラメータ情報を導出することと、
    を有し、
    導出されたデルタパラメータ情報が、セル又は相互接続の少なくとも一方を特徴付ける１またはそれ以上のパラメータの異なる情報を含む、
    ことを特徴とするコンピュータシステム。
28. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算することを更に有することを特徴とする請求項２７に記載のコンピュータシステム。
29. 前記導出されたデルタパラメータ情報が、デルタ・キャパシタンス、デルタ・抵抗、デルタ・インダクタンス、デルタ・ゲート−基板キャパシタンス、および、デルタ・ドレイン−基板キャパシタンスを含むことを特徴とする、請求項２７に記載のコンピュータシステム。
30. 前記導出されたデルタパラメータ情報に基づいて回路設計に関する寸法変動ルールを生成することを更に有することを特徴とする請求項２７に記載のコンピュータシステム。
31. 前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算することが、
    前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成することと、
    前記強調されたモデルでタイミング解析を実行することによりインクリメンタルタイミング差を判断することと、
    を有することを特徴とする請求項２８に記載のコンピュータシステム。
32. 前記オリジナルモデルが、セルライブラリモデルおよび相互接続モデルを含むことを特徴とする請求項３１に記載のコンピュータシステム。
33. 前記導出されたデルタパラメータ情報を使用してオリジナルモデルから強調されたモデルを生成することが、前記導出されたデルタパラメータ情報を、モデル内の１またはそれ以上のネットリストにリンク若しくは追加することによって前記オリジナルモデルを修正することを含む、ことを特徴とする請求項３１に記載のコンピュータシステム。
34. 前記計算されたインクリメンタルタイミング差からスラック時間を判断することを更に有することを特徴とする請求項２８に記載のコンピュータシステム。
35. 前記セルおよび相互接続の間のスラック時間を分割することを更に有することを特徴とする請求項３４に記載のコンピュータシステム。
36. タイミングレポートを生成することを更に有することを特徴とする請求項２８に記載のコンピュータシステム。
37. 前記タイミングレポートが、計算されたインクリメンタルタイミング差を含むことを特徴とする請求項３６に記載のコンピュータシステム。
38. 前記インクリメンタルタイミング差を計算することが、回路設計の信号伝搬遅延を含むことを特徴とする請求項２８に記載のコンピュータシステム。
39. 前記回路設計が、グラフィカルデータ表現及びテキストファイル表現を含むことを特徴とする請求項２７に記載のコンピュータシステム。
40. デルタパラメータ情報を使用して回路設計を特徴付けるシステムであって、
    複数のセル及び相互接続を含む回路設計を受ける手段と、
    回路設計に関して予め決められたのデルタジオメトリ情報を受ける手段と、
    回路設計のセルおよび相互接続に対して前記予め決められたデルタジオメトリ情報をマッピングする手段と、
    前記セル及び相互接続の前記予め決められたデルタジオメトリ情報からデルタパラメータ情報を導出する手段であって、導出されたデルタパラメータ情報が、セル又は相互接続の少なくとも一方を特徴付ける１またはそれ以上のパラメータの異なる情報を含むことを特徴とする手段と、
    前記導出されたデルタパラメータ情報を使用してインクリメンタルタイミング差を計算する手段と、
    を有することを特徴とするシステム。

Images