CN116341479A - 一种基于可布线性的重映射方法及集成电路 - Google Patents
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Abstract
本申请公开一种基于可布线性的重映射方法及集成电路，包括以下步骤：对整个网表进行全局布局；对整个网表进行全局布线；提取布线拥塞的子网表；对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；对重写后子网表进行增量式全局布局；对重写后子网表进行增量式全局布线。通过如此设计能够缓解局部拥塞，提高可布线性。通过最小化拥塞，还可以改善时间。将拥塞最小化集成到面积和时延指标中，权衡了面积、时延和拥塞最小化之间的影响，在不破坏时延约束的情况下降低了拥塞，并且只有极少部分的面积增加。
Description
技术领域
本申请涉及集成电路的技术领域，具体地涉及一种基于可布线性的重映射方法及集成电路。
背景技术
对于VLSI(超大规模集成)级的数字电路设计工艺而言，设计者常常采用计算机辅助技术。已开发了诸如硬件描述语言(HDL)的标准语言来描述数字电路，以辅助复杂数字电路的设计和模拟。诸如VHDL和Verilog的多种硬件描述语言已逐渐成为行业标准。VHDL和Verilog是通用硬件描述语言，其允许使用抽象数据类型来定义芯片原始级、寄存器传输级(RTL)或行为级的硬件模型。随着器件工艺继续进步，已开发了各种产品设计工具以使HDL适合用于新的器件和设计风格。
在利用HDL代码设计集成电路时，首先编写代码，并由HDL编译器对所编写的代码进行编译。HDL源代码在某一层描述电路元件，且编译程序通过所述编译而产生RTL网表(nestlist)。RTL网表由多个RTL对象或组件以及多个网络(net)(该网络为所述组件之间的信号连接)构成。所述RTL网表通常是与技术无关的网表，因为其与特定厂商的集成电路(例如，现场可编程门阵列(FPGA)或专用集成电路(ASIC))的技术或架构无关。所述RTL网表对应于电路元件的示意性表示(与行为表示相比)。然后执行映射操作，以从与技术无关的RTL网表转换到可以用来创建厂商技术或架构中的电路的技术专用网表，所述映射操作包括对实例(instance)进行布局以及对互连(interconnection)进行布线，以使得电路满足给定的时序、间隔和功率约束。
电子设计自动化(EDA)软件工具提供了与集成电路(IC)的设计、仿真、分析、验证和制造有关的各种功能。计算速度和能力以及存储器容量的进步减少了完成这类功能所需的时间。同时，增加的设计复杂性(器件的数量以及器件之间的互连)和更快的设计周期，使得IC设计人员更加依赖EDA软件工具来生产能够在满足上市时间目标的同时正确执行的IC布图。
工艺映射使用工艺库(标准单元库)中提供的逻辑单元，实现设计的内部表示，即设计会被映射到目标工艺。在映射过程中，还必须满足时序、面积和功耗的约束，执行一些局部的优化。工艺映射是连接EDA前端和后端的重要步骤，通过工艺映射，我们才能真正将逻辑电路转换为实际使用的物理电路。传统的工艺映射一般包含三个步骤，节点的切割及切割方程计算、布尔匹配和覆盖，其中布尔匹配步骤产生解空间，是至关重要的一步。
传统的工艺映射在选择最佳的布尔匹配时只考虑了时延和面积的约束，而没有考虑可布线性(拥塞度)。在后续的布局布线阶段可布线性起到至关重要的作用。如何避免相隔很远的两个单元被连接到一起，从而提高布线资源的利用率是亟需解决的技术问题。
本背景技术描述的内容仅为了便于了解本领域的相关技术，不视作对现有技术的承认。
发明内容
因此，本发明实施例提供一种工艺映射方法可以缓解局部拥塞，提高可布线性，提高布线资源利用率。
在第一方面，本发明实施例提供了一种基于可布线性的重映射方法，其特征在于，包括以下步骤：对整个网表进行全局布局；对整个网表进行全局布线；提取布线拥塞的子网表；对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；对重写后子网表进行增量式全局布局；对重写后子网表进行增量式全局布线。
可选的，在所述增量式全局布线步骤后判断是否存在布线拥塞的子网表。
可选的，所述增量式重映射，包括以下步骤：输入一个拥塞的子网表；
将所述拥塞的子网表分解为与非图；对所述与非图进行可布线性驱动的工艺映射，形成新网表；返回所述新网表。
可选的，将所述拥塞的子网表分解为与非图，包括如下步骤：对节点进行拓扑排序；对拓扑序列中的每一个节点执行规定操作；判断当前节点是否为最后一个节点；判断当前节点是否只有两个输入；取出当前节点的两个输入并将其分解生成新的节点；将所述新节点的输出连接到所述当前节点上；计算所述新节点的位置。
可选的，重复执行权利要求4中所述步骤至所述当前节点只有两个输入。
可选的，所述可布线性驱动的工艺映射，包括如下步骤：自底向上计算节点的切割；计算所述切割的真值表；自底向上遍历每一个节点；判断当前节点是否为最后一个节点；遍历当前节点的每一个切割；判断当前切割是否为最后一个切割；遍历与所述当前切割真值表相匹配的每一个门；判断当前匹配门是否为最后一个相匹配的门；计算当前匹配门的坐标；计算当前匹配门的面积和到达时间；更新所述当前节点的面积和时延匹配门；自顶向下选择每个节点的匹配门以覆盖整个网表。
可选的，其特征在于，所述匹配门的坐标通过所述匹配门的扇入连接对象与扇出连接对象的重心获得；所述扇入连接对象为扇入节点的匹配门；所述扇出连接对象为扇出节点。可选的，匹配门的总面积为匹配门的面积与线长面积之和乘一个系数；所述匹配门的面积为当前匹配门及其扇入节点的匹配门的面积之和除以扇出节点数；所述线长面积为扇入节点的匹配门与当前匹配门之间的距离与扇入节点的线长面积之和，除以扇出个数。
可选的，匹配门达到时间包括：所述匹配门输入引脚的到达时间与所述匹配门输出引脚的到达时间；所述输入引脚的到达时间通过输入引脚连接的扇入节点的到达时间以及线的时延获得；所述输出引脚的到达时间通过输入引脚的到达时间以及输入引脚到输出引脚的时延获得。
在本发明实施例中，在第二方面，本发明实施例提供了一种集成电路，其特征在于，所述集成电路被配置为在执行工艺映射操作时使用权利要求1-9中任一所述的方法。
本发明实施例的其他可选特征和技术效果一部分在下文描述，一部分可通过阅读本文而明白。
附图说明
以下，结合附图来详细说明本发明的实施例，所示出的元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
图1示出了一种现有技术的用于设计集成电路的布线方法实的示意图；
图2示出了一种可以实施本发明实施例的布线方法的流程示意图；
图3示出了一种可以实施本发明实施例的增量式重映射方法的流程示意图；
图4示出了一种可以实施本发明实施例的将网表分解为与非图方法的流程示意图；
图5示出了一种可以实施本发明实施例的可布线性的工艺映射方法的流程示意图；
图6a示出了一种可以实施本发明实施例的基于面积最小的工艺映射方法的示意图；
图6b示出了一种可以实施本发明实施例的基于重映射方法的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
在本文中使用的术语“包括”及其变形表示开放性包括，即“包括但不限于”。除非特别申明，术语“或”表示“和/或”。术语“基于”表示“至少部分地基于”。术语“一个示例实施例”和“一个实施例”表示“至少一个示例实施例”。术语“另一实施例”表示“至少一个另外的实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
在本发明的实施例中，供一种工艺映射方法可以缓解局部拥塞，提高可布线性，提高布线资源利用率。
在一些实施例中，本发明提供一种基于可布线性的重映射方法可以结合任一实施例的集成电路的特征，反之亦然，在此不赘述。
图1示出了一种现有技术的用于设计集成电路的布线方法实的示意图，如图1所示现有技术中在准备好HDL代码以后对所述HDL代码进行综合，以产生网表，通常通过执行逻辑优化对该网表进行优化。在此之后，映射过程将所述网表映射至特定目标技术/架构。在步骤101结束之后，便已完成了综合，且现在可提供专用于厂商的IC中使用的技术/架构的网表。该网表有效地位于门级，且基于预布局信息(例如，扇出计数、或所连接的组件类型及尺寸)通过使用互连性质统计模型来对时序分析进行估算。在综合之后，可在步骤102对逻辑电路执行传统的布局操作，并在步骤103对网表进行局部改变(仅在芯片原始级、单元级或门级上)，以满足时序性能。之后，在步骤104执行传统布线操作，以创建每一IC中的电路设计。如果存在一些未满足的约束，则所述过程通过回路迭代(iteration)进行修改。
在元件平面布置(floorplanning)技术中，设计被划分成芯片上的多个区，并在通过使用统计模型来估算区内的互连的同时，针对区间互连使用基于布局的互连估算。可在RTL阶段早期或初始综合运行之后使用元件平面布置。元件平面布置可被扩展为将RTL组件划分、复制以及切割成多个区，并与RTL级时序和区域模型相组合。
如何避免相隔很远的两个区被连接到一起，从而提高布线资源的利用率是现有技术无法解决的。
图2示出了一种可以实施本发明实施例的布线方法的流程示意图，如图2所示，为了对布线拥塞度进行评估，在步骤201对整个网表进行全局布局；在步骤202对整个网表进行全局布线，以确定单元的位置和提取拥塞区域；在步骤203中判断是否存在布线拥塞，不存在拥塞区域，则结束此增量式流程执行步骤208；在步骤204中提取出子网表；在步骤205中对提取出的子网表执行增量式重映射，用重映射后的结果重写子网表后放回原来的子网表中；在步骤206中对更新后的网表执行增量式全局布局；在步骤207中对更新后的网表执行增量式全局布线；207步骤后返回到步骤203判断更新后的网表是否存在拥塞区域，如果不存在拥塞区域则结束此增量式流程；否则，将继续上述实施例中的步骤，直到不存在拥塞区域结束此增量式流程。
在上述实施例中第一次执行该方法流程的时候，步骤203不用判断，直接执行步骤204。
图3示出了一种可以实施本发明实施例的增量式重映射方法的流程示意图，如图3所示，在步骤301输入一个拥塞的网表；在步骤302将网表分解为与非图；在步骤303对与非图进行可布线性驱动的工艺映射，形成新网表；在步骤304返回映射后的新网表。对所述新网表根据上述实施例进行拥塞判断。图3所述实施例是图2所述实施例中步骤205的细化流程。
图4示出了一种可以实施本发明实施例的将网表分解为与非图方法的流程示意图。如图4所示在步骤401中对节点进行拓扑排列；在步骤402中对拓扑序列中的每一个节点v执行规定操作，所示规定操作为图4所示实施例中的后续处理步骤；在步骤403中判断节点v是否为最后一个节点；在步骤404中判断节点v是否只有两个输入；在步骤405中取出节点v的两个输入并将其分解出来，生成新的节点；在步骤406中将新节点的输出连接到节点v上；在步骤407中计算新节点的位置；在步骤408中结束将所述网表分解为与非图方法的流程。
在图4所示实施例中对当前节点分解的过程是一个递归的操作，按照拓扑顺序对每个多输入节点进行分解，保证当前节点的扇入节点已经被分解。每个节点会按顺序将输入两两结合，分解出新的两输入节点，再将新的两输入节点的输出连接到原来的节点上，再对原节点进行分解，直到原节点只剩下两个输入。在这个过程中，新分解出来的节点的坐标定义为其扇入和扇出所连接节点的重心。新分解出来的节点的坐标通过公式(1)获得：
其中pos_x(v)为节点的x坐标，pos_y(v)为节点的y坐标，fanin为扇入节点，fanout为扇出节点。
图4所示实施例为图3所示实施例中的302步骤的细化流程。
图5示出了一种可以实施本发明实施例的可布线性的工艺映射方法的流程示意图；如图5所示在步骤501中自底向上计算节点的切割；在步骤502中计算切割的真值表；在步骤503中自底向上遍历每一个节点v；在步骤504中判断节点v是否为最后一个节点；在步骤505中遍历节点v的每一个切割c；在步骤506中判断切割c是否为最后一个切割；在步骤506中遍历与切割c真值表相匹配的每一个门g；在步骤508中判断匹配门g是否为与切割c真值表相匹配的最后一个门；在步骤509中计算匹配门的坐标；在步骤510中计算匹配门的面积和到达时间；在步骤511中更新当前节点v的最佳面积和时延匹配门；在步骤512中自顶向下选择每个节点的最佳匹配门以覆盖整个网表；在步骤510中结束所述可布线性的工艺映射方法的流程。
图5所示的可布线性的工艺映射方法主要分为三个部分：切割和真值表的计算、布尔以及覆盖。切割计算自底向上对每个节点生成大小不超过6的所有可能的切割，同时计算每个切割的真值表。覆盖步骤是自顶向下先对所有主要输出节点选择最佳的匹配门，然后再对这些匹配门的扇入节点选择最佳的匹配门，直到到达主要输入节点。真值表的计算以及覆盖步骤可以使用现有技术进行本申请不做具体限制。图5所示流程中包含有三个循环：第一个循环是自底向上遍历每个节点，第二个循环是遍历节点生成的每个切割，第三个循环是遍历每个真值表和切割真值表相同的匹配门。这三个循环会为每个节点生成四个最佳匹配门，即每个节点最终保留了四个可能的解。在第三个循环中，对于每个匹配门，先根据匹配门的扇入和扇出连接对象的重心计算出当前匹配门的坐标位置。由于是自底向上求每个节点的最佳匹配门，因此当前节点的扇出节点还未计算其最佳匹配门。故而计算坐标时，扇入连接对象为扇入节点的最佳匹配门，而扇出连接对象则是扇出节点。匹配门的计算如公式(3)、公式(4)所示：
计算出当前匹配门的坐标之后，利用匹配门的坐标计算出匹配门考虑线长的总面积和到达时间。匹配门的总面积定义为匹配门的面积加上线长面积乘以一个系数。所述系数可以为经验获得，也可以理论获得，本申请不作具体限制。匹配门的面积为计算当前匹配门及其扇入节点的最佳匹配门的面积之和除以扇出节点数。线长面积定义为扇入节点的最佳匹配与当前匹配门的距离之和，加上扇入节点的线长面积之和，再除以扇出个数。area_cost(m，v)指的是总面积，由匹配门的面积和线长面积构成。area(m，v)表示当前匹配门的面积，m表示当前匹配门，fanin(m，v)表示当前匹配门的扇入节点，area(vi)表示节点vi的最佳匹配门的面积。wire(m，v)表示线长面积，match(vi)表示节点vi的最佳匹配门，pos(m，v)表示当前节点v的匹配门的位置。
总面积的计算公式如公式(5)所示：
area_cost(m，v)＝area(m，v)+k*wire(m，v) (5)
当前匹配门的面积计算公式如公式(6)所示：
线长面积计算公式如公式(7)所示：
最佳匹配门与当前匹配门之间的距离计算公式如公式(8)所示
dist((x1，y1)，(x2，y2))＝|x1-x2|+|y1-y2| (8)
其中，x1，y1为当前匹配门的坐标，x2，y2为最佳匹配门的坐标。
匹配门的时延以到达时间来衡量。每个匹配门需要计算输入引脚的到达时间和输出引脚的到达时间。匹配门的到达时间为输出引脚的到达时间。输入引脚的到达时间为该引脚对应的扇入节点的最佳匹配门的到达时间加上线长时延乘以一个系数。输出引脚的到达时间为匹配门各个输入引脚的到达时间加上其到输出引脚的时延之和的最大值。输入引脚的到达时间表达为arrival time(fanin driver pin)表示输入引脚连接的扇入节点的到达时间，wrie_delay表示线的时延，用曼哈顿距离来估计，输入引脚的到达时间计算公式，如公式(9)所示：
输出引脚的到达时间为arrival time(f)表示第i个输入引脚的到达时间；
pin to pin delay表示第i个输入引脚到输出引脚的时延，由匹配门本身的属性决定。输出引脚的到达时间计算公式，如公式(10)所示
arrival time out＝maxi∈input pin(arrival time(i)+pin to pin delay) (10)
计算完门的总面积和时延之后，将匹配门和当前节点的最佳匹配门进行对比，如果面积更小，则更新面积最小匹配；如果到达时间更早，则更新时延最佳匹配。
图6a示出了一种可以实施本发明实施例的基于面积最小的工艺映射方法的示意图。如图6a所示g5为一个四输入门，其四个输入分别为g1、g2、g3、g4。图6a所示的实施例中可以看出使用现有技术的基于面积最小化的映射方法结果中g5的四个输入中存在g3到g5的一个引脚以及g4到g5的另一个引脚两条连接的“长线”。
图6b示出了一种可以实施本发明实施例的基于重映射方法的示意图。如图6b所示经过本申请上述实施例提供的重映射工艺映射方法候将g5分解为g6、g7、g8、三个逻辑门。其中，g6连接到原逻辑门g1、与原逻辑门g2上；g7连接到原逻辑门g3、与原逻辑门g4上。从图6b所示实施例中可以看出经过本申请提供的重映射方法消除了“长线”的存在，逻辑门之间的连线长度变小了，拥塞得到了改善。本申请实施例提供的重映射方法可以使得一个单元尽可能与相邻的单元相连接，在后续布线中可以避免出现“长线”的现象。
从上述实施例可以看出本身实施例提供的增量重映射方法能够缓解局部拥塞，提高可布线性。通过最小化拥塞，改善时间。本申请实施例提供的增量重映射方法将拥塞最小化集成到面积和时延指标中，权衡了面积、时延和拥塞最小化之间的影响，在不破坏时延约束的情况下降低了拥塞，并且只有极少部分的面积增加。本申请实施例提供的增量重映射方法提出的新的增量重映射的初始输入是基于布线之后的结果，以此提高了在重映射过程中拥塞度评估的准确性，使得重映射结果更具有可行性。
虽然本发明的大多数实施方式欲用于HDL设计综合软件程序中，但是本发明并非必须限于此类应用。可使用其他语言和计算机程序(例如，可编写计算机程序来对硬件进行描述，从而所述计算机程序可被视为HDL形式的表达且可被编译，或者在一些实施方式中，本发明可分配和重新分配在不使用HDL的情况下被创建的逻辑表示，例如，网表)，但本发明的多个实施方式是在用于HDL综合***。所公知的是，目标架构通常由可编程IC供应商来确定。目标架构的一种示例为集成电路的可编程查找表以及相关逻辑。目标架构/技术的其他示例包括现场可编程门阵列和复杂可编程逻辑器件中的那些公知架构。对于某些实施方式，本发明还可用于专用集成电路(ASIC)。
本领域技术人员应明白，本说明书的实施例可提供为方法、***或计算机程序产品。因此，本领域技术人员可想到，上述实施例阐明的功能模块/单元或控制器以及相关方法步骤的实现，可以用软件、硬件和软/硬件结合的方式实现。
除非明确指出，根据本发明实施例记载的方法、程序的动作或步骤并不必须按照特定的顺序来执行并且仍然可以实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。
在本文中，针对本发明的多个实施例进行了描述，但为简明起见，各实施例的描述并不是详尽的，各个实施例之间相同或相似的特征或部分可能会被省略。在本文中，“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”意指适用于根据本发明的至少一个实施例或示例中，而非所有实施例。上述术语并不必然意味着指代相同的实施例或示例。在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
已参考上述实施例具体示出并描述了本发明的示例性***及方法，其仅为实施本***及方法的最佳模式的示例。本领域的技术人员可以理解的是可以在实施本***及/或方法时对这里描述的***及方法的实施例做各种改变而不脱离界定在所附权利要求中的本发明的精神及范围。
Claims (10)
1.一种基于可布线性的重映射方法，其特征在于，包括以下步骤：
对整个网表进行全局布局；
对整个网表进行全局布线；
提取布线拥塞的子网表；
对所述子网表进行增量式重映射，用所述增量式重映射的结果重写所述子网表；
对重写后子网表进行增量式全局布局；
对重写后子网表进行增量式全局布线。
2.根据权利要求1所述的基于可布线性的重映射方法，其特征在于，在所述增量式全局布线步骤后判断是否存在布线拥塞的子网表。
3.根据权利要求1所述的基于可布线性的重映射方法，其特征在于，所述增量式重映射，包括以下步骤：
输入一个拥塞的子网表；
将所述拥塞的子网表分解为与非图；
对所述与非图进行可布线性驱动的工艺映射，形成新网表；
返回所述新网表。
4.根据权利要求3所述的基于可布线性的重映射方法，其特征在于，将所述拥塞的子网表分解为与非图，包括如下步骤：
对节点进行拓扑排序；
对拓扑序列中的每一个节点执行规定操作；
判断当前节点是否为最后一个节点；
判断当前节点是否只有两个输入；
取出当前节点的两个输入并将其分解生成新的节点；
将所述新节点的输出连接到所述当前节点上；
计算所述新节点的位置。
5.根据权利要求4所述的基于可布线性的重映射方法，其特征在于，重复执行权利要求4中所述步骤至所述当前节点只有两个输入。
6.根据权利要求3所述的基于可布线性的重映射方法，其特征在于，所述可布线性驱动的工艺映射，包括如下步骤：
自底向上计算节点的切割；
计算所述切割的真值表；
自底向上遍历每一个节点；
判断当前节点是否为最后一个节点；
遍历当前节点的每一个切割；
判断当前切割是否为最后一个切割；
遍历与所述当前切割真值表相匹配的每一个门；
判断当前匹配门是否为最后一个相匹配的门；
计算当前匹配门的坐标；
计算当前匹配门的面积和到达时间；
更新所述当前节点的面积和时延匹配门；
自顶向下选择每个节点的匹配门以覆盖整个网表。
7.根据权利要求6所述的基于可布线性的重映射方法，其特征在于，所述匹配门的坐标通过所述匹配门的扇入连接对象与扇出连接对象的重心获得；
所述扇入连接对象为扇入节点的匹配门；
所述扇出连接对象为扇出节点。
8.根据权利要求6所述的基于可布线性的重映射方法，其特征在于，匹配门的总面积为匹配门的面积与线长面积之和乘一个系数；
所述匹配门的面积为当前匹配门及其扇入节点的匹配门的面积之和除以扇出节点数；
所述线长面积为扇入节点的匹配门与当前匹配门之间的距离与扇入节点的线长面积之和，除以扇出个数。
9.根据权利要求6所述的基于可布线性的重映射方法，其特征在于，匹配门达到时间包括：所述匹配门输入引脚的到达时间与所述匹配门输出引脚的到达时间；
所述输入引脚的到达时间通过输入引脚连接的扇入节点的到达时间以及线的时延获得；
所述输出引脚的到达时间通过输入引脚的到达时间以及输入引脚到输出引脚的时延获得。
10.一种集成电路，其特征在于，所述集成电路被配置为在执行工艺映射操作时使用权利要求1-9中任一所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310232311.XA CN116341479A (zh) | 2023-03-10 | 2023-03-10 | 一种基于可布线性的重映射方法及集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310232311.XA CN116341479A (zh) | 2023-03-10 | 2023-03-10 | 一种基于可布线性的重映射方法及集成电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116341479A true CN116341479A (zh) | 2023-06-27 |
Family
ID=86888770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310232311.XA Pending CN116341479A (zh) | 2023-03-10 | 2023-03-10 | 一种基于可布线性的重映射方法及集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116341479A (zh) |
-
2023
- 2023-03-10 CN CN202310232311.XA patent/CN116341479A/zh active Pending
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Legal Events
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