JP4517891B2 - シリアル/パラレル変換回路及びパラレル/シリアル変換回路 - Google Patents
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Description
第1のクロック信号に同期したnビットのパラレルデータ及び前記所定数のビットのパラレル冗長データを入力し、前記選択信号で指定される整数m1に基づいて、前記nビットのパラレルデータと共に前記所定数のビットから選択されたm1ビットのパラレル冗長データを選択し、(n+m1)ビットのシリアルデータに変換するパラレル/シリアル変換部と、
前記(n+m1)ビットのシリアルデータを、第1のクロック信号の周波数の(n+m1)倍の周波数を有する第2のクロック信号に同期させるシリアル出力同期回路とを備えることを特徴とする。
前記第2のクロック信号に同期して、前記(n+m1)ビットのシリアルデータのうち、前記nビットのパラレルデータに対応するnビットのシリアルデータを選択する選択回路と、該選択回路の出力から第3のクロック信号に同期したnビットのパラレルデータを生成する同期回路とを備えることを特徴とする。
2:受信側LSI装置
3:伝送路(伝送線)
4:LSI内部ロジック
5:パラレル/シリアル変換回路
6:シリアル伝送用送信回路
7:シリアル伝送受信回路
8:シリアル/パラレル変換回路
9:LSI内部ロジック
21:内部ロジック用PLL
22:パラレルデータ同期回路
23:シリアル伝送用PLL
24:セレクタ信号生成回路
25:(n+m)入力パラレルデータセレクタ
26:シリアル出力同期回路
31:シリアル伝送用PLL
32:(n+m)ビットシフト回路
33:内部ロジック用PLL
34:内部信号同期回路
61:シリアル伝送用PLL
62:nビットシフト回路
63:内部ロジック用PLL
64:内部信号同期回路
65:mビットシフト回路
66:入力セレクタ回路66
Claims (4)
- 所定数(m)以下の範囲で可変に設定される整数m1(但し0≦m1≦m)を指定する選択信号を生成する選択信号生成回路と、
第1のクロック信号に同期したnビットのパラレルデータ及び前記所定数のビットのパラレル冗長データを入力し、前記選択信号で指定される整数m1に基づいて、前記nビットのパラレルデータと共に前記所定数のビットから選択されたm1ビットのパラレル冗長データを選択し、(n+m1)ビットのシリアルデータに変換するパラレル/シリアル変換部と、
前記(n+m1)ビットのシリアルデータを、第1のクロック信号の周波数の(n+m1)倍の周波数を有する第2のクロック信号に同期させるシリアル出力同期回路とを備えることを特徴とするパラレル/シリアル変換回路。 - 請求項1に記載のパラレル/シリアル変換回路からシリアルデータを入力するシリアル/パラレル変換回路であって、
前記第2のクロック信号に同期して、前記(n+m1)ビットのシリアルデータのうち、前記nビットのパラレルデータに対応するnビットのシリアルデータを選択する選択回路と、該選択回路の出力から第3のクロック信号に同期したnビットのパラレルデータを生成する同期回路とを備えることを特徴とするシリアル/パラレル変換回路。 - 前記選択回路は、(n+m1)ビットシフト回路を備える、請求項2に記載のシリアル/パラレル変換回路。
- 前記選択回路は、(n+m1)ビットのシリアルデータから、前記nビットのパラレルデータに対応するnビットのシリアルデータを選択するセレクタと、該セレクタによって選択された前記nビットのシリアルデータを入力するnビットシフト回路とを備える、請求項2に記載のシリアル/パラレル変換回路。
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