JP2730517B2 - 高速データ受信回路 - Google Patents
高速データ受信回路Info
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Description
【0001】
【産業上の利用分野】本発明は、高速データ受信回路に
関し、特に送信側から送り出されたクロックと周波数同
期がとれているパラレルデータを受信して、クロックに
位相同期したパラレルデータを得る高速データ受信回路
に関するものである。
関し、特に送信側から送り出されたクロックと周波数同
期がとれているパラレルデータを受信して、クロックに
位相同期したパラレルデータを得る高速データ受信回路
に関するものである。
【0002】
【従来の技術】従来より、高速のシリアルデータ伝送方
式として、シリアルデータとシリアルデータよりも高速
のクロックを別々に伝送し、受信した高速クロックから
シリアルデータを最適のタイミングで取り込むビット位
相を受信側回路で検出し、正しくシリアルデータを受信
する方式がある。これに対し高速伝送クロックの上限を
抑えるために、シリアルデータと同じ速度のクロックを
多相化して複数のクロックを生成し、これらの中から最
適のタイミングでデータを取り込むことができるクロッ
クを検出して、シリアルデータを正しく受信する方法が
提案されている(特開昭61−127243号公報)。
式として、シリアルデータとシリアルデータよりも高速
のクロックを別々に伝送し、受信した高速クロックから
シリアルデータを最適のタイミングで取り込むビット位
相を受信側回路で検出し、正しくシリアルデータを受信
する方式がある。これに対し高速伝送クロックの上限を
抑えるために、シリアルデータと同じ速度のクロックを
多相化して複数のクロックを生成し、これらの中から最
適のタイミングでデータを取り込むことができるクロッ
クを検出して、シリアルデータを正しく受信する方法が
提案されている(特開昭61−127243号公報)。
【0003】図3はこのような従来の高速データ受信回
路のブロック図である。11は受信したクロック信号C
LKに1周期のK分の1の遅延時間を段階的に与えて多
相クロックを生成するクロック多相化部、12は多相化
部11から出力された多相クロックの中から1つを選択
する多相クロック選択部、13は多相クロック選択部1
2から出力された受信データリタイミングクロックと受
信データDに基づいて、選択部12に最適のリタイミン
グクロックを選択させる信号を出力すると共に、受信デ
ータDを所定時間遅延させる多相クロック選択決定部、
14は選択部12から出力されたリタイミングクロック
の位相を微調整する位相微調整部、15は多相クロック
選択決定部13から出力されたデータを位相微調整部1
4からのリタイミングクロックでラッチするフリップフ
ロップである。
路のブロック図である。11は受信したクロック信号C
LKに1周期のK分の1の遅延時間を段階的に与えて多
相クロックを生成するクロック多相化部、12は多相化
部11から出力された多相クロックの中から1つを選択
する多相クロック選択部、13は多相クロック選択部1
2から出力された受信データリタイミングクロックと受
信データDに基づいて、選択部12に最適のリタイミン
グクロックを選択させる信号を出力すると共に、受信デ
ータDを所定時間遅延させる多相クロック選択決定部、
14は選択部12から出力されたリタイミングクロック
の位相を微調整する位相微調整部、15は多相クロック
選択決定部13から出力されたデータを位相微調整部1
4からのリタイミングクロックでラッチするフリップフ
ロップである。
【0004】この高速データ受信回路は、受信データD
の変化点と選択部12からのクロックとを多相クロック
選択決定部13で比較し、アクティブ期間(クロックが
「H」の期間)に受信データDの変化点が位置していな
い位相状態にあるクロックを見つけて、このクロックを
選択するように多相クロック選択部12を制御するもの
である。
の変化点と選択部12からのクロックとを多相クロック
選択決定部13で比較し、アクティブ期間(クロックが
「H」の期間)に受信データDの変化点が位置していな
い位相状態にあるクロックを見つけて、このクロックを
選択するように多相クロック選択部12を制御するもの
である。
【0005】このような高速データ受信回路は、シリア
ルデータ伝送には適用可能であるが、伝送データがパラ
レルデータの場合、このデータの各ビットごとに図3の
ような多相クロック選択部12を設ける必要がある。ま
た、受信データが有する位相ジッタ(位相の揺らぎ)に
対して許容量を大きくとるためには、多相度Kを大きく
すればよいが、Kが大きくなるほど回路規模及びクロッ
ク配線長が増大する。
ルデータ伝送には適用可能であるが、伝送データがパラ
レルデータの場合、このデータの各ビットごとに図3の
ような多相クロック選択部12を設ける必要がある。ま
た、受信データが有する位相ジッタ(位相の揺らぎ)に
対して許容量を大きくとるためには、多相度Kを大きく
すればよいが、Kが大きくなるほど回路規模及びクロッ
ク配線長が増大する。
【0006】
【発明が解決しようとする課題】以上のように従来の高
速データ受信回路をパラレルデータ伝送に適用しようと
すると、パラレルデータの各ビットごとに多相クロック
選択部を設ける必要があり、この回路を正しく動作させ
るためには、これら多相クロック選択部に対して多相ク
ロックを限られたクロックスキュー(位相ずれ)時間内
に供給しなければならないという問題点があった。ま
た、受信データが有する位相ジッタに対して許容量を大
きくとるために多相度Kを大きくすると、回路規模及び
クロック配線長が増大してクロックスキューが大きくな
るため、クロックの高速化が困難になるという問題点が
あった。本発明は、上記課題を解決するためになされた
もので、クロックスキューに対する許容量が大きく、か
つ大きなクロックスキューを発生させることなしに、受
信データが有する位相ジッタに対して許容量を大きくと
ることができる高速データ受信回路を提供することを目
的とする。
速データ受信回路をパラレルデータ伝送に適用しようと
すると、パラレルデータの各ビットごとに多相クロック
選択部を設ける必要があり、この回路を正しく動作させ
るためには、これら多相クロック選択部に対して多相ク
ロックを限られたクロックスキュー(位相ずれ)時間内
に供給しなければならないという問題点があった。ま
た、受信データが有する位相ジッタに対して許容量を大
きくとるために多相度Kを大きくすると、回路規模及び
クロック配線長が増大してクロックスキューが大きくな
るため、クロックの高速化が困難になるという問題点が
あった。本発明は、上記課題を解決するためになされた
もので、クロックスキューに対する許容量が大きく、か
つ大きなクロックスキューを発生させることなしに、受
信データが有する位相ジッタに対して許容量を大きくと
ることができる高速データ受信回路を提供することを目
的とする。
【0007】
【課題を解決するための手段】本発明の高速データ受信
回路は、nビットのパラレルデータの各ビットごとに設
けられた、各ビットを正しく受信するためのn個の受信
データ位相調整部と、これら受信データ位相調整部から
出力されたnビットの出力データを取り込み、クロック
信号に同期したnビットのパラレルデータとして出力す
る並列エラスティックストア部とを備え、受信データ位
相調整部は、入力された各ビットのデータをクロック信
号の周期のk分の1(k≧5)の時間だけ段階的に遅延
させたm個のデータを生成し、これらのデータから選択
調整値に基づき1つを選択して出力する受信データ位相
選択部と、この受信データ位相選択部からのデータをク
ロック信号の周期のk分の1の時間だけ段階的に遅延さ
せたk−2個の遅延データを生成し、これらのデータを
クロック信号でサンプリングする遅延データサンプリン
グ部と、この遅延データサンプリング部でサンプリング
されたk−2個のデータに基づいて、正しいタイミング
でサンプリングできるような選択調整値を出力する選択
制御部とからなり、選択調整値の出力により遅延データ
サンプリング部で正しくサンプリングすることができた
1つのデータをこの受信データ位相調整部の出力データ
とするものである。
回路は、nビットのパラレルデータの各ビットごとに設
けられた、各ビットを正しく受信するためのn個の受信
データ位相調整部と、これら受信データ位相調整部から
出力されたnビットの出力データを取り込み、クロック
信号に同期したnビットのパラレルデータとして出力す
る並列エラスティックストア部とを備え、受信データ位
相調整部は、入力された各ビットのデータをクロック信
号の周期のk分の1(k≧5)の時間だけ段階的に遅延
させたm個のデータを生成し、これらのデータから選択
調整値に基づき1つを選択して出力する受信データ位相
選択部と、この受信データ位相選択部からのデータをク
ロック信号の周期のk分の1の時間だけ段階的に遅延さ
せたk−2個の遅延データを生成し、これらのデータを
クロック信号でサンプリングする遅延データサンプリン
グ部と、この遅延データサンプリング部でサンプリング
されたk−2個のデータに基づいて、正しいタイミング
でサンプリングできるような選択調整値を出力する選択
制御部とからなり、選択調整値の出力により遅延データ
サンプリング部で正しくサンプリングすることができた
1つのデータをこの受信データ位相調整部の出力データ
とするものである。
【0008】また、選択制御部は、受信データ位相選択
部がm個のデータのうち最小遅延時間のデータを選択し
ていて更に遅延時間の小さいデータに変更させることが
できないとき、又は最大遅延時間のデータを選択してい
て更に遅延時間の大きいデータに変更させることができ
ないときに、パラレルデータの各ビットの位相変化に対
する追従が限界に達したことを示すアラーム信号を出力
するものである。
部がm個のデータのうち最小遅延時間のデータを選択し
ていて更に遅延時間の小さいデータに変更させることが
できないとき、又は最大遅延時間のデータを選択してい
て更に遅延時間の大きいデータに変更させることができ
ないときに、パラレルデータの各ビットの位相変化に対
する追従が限界に達したことを示すアラーム信号を出力
するものである。
【0009】
【作用】本発明によれば、受信データ位相選択部が入力
ビットデータを段階的に遅延させたm個のデータから1
つを選択し、遅延データサンプリング部が受信データ位
相選択部からのデータを段階的に遅延させたk−2個の
遅延データをサンプリングし、選択制御部がk−2個の
データに基づき正しいタイミングでサンプリングできる
ような選択調整値を出力して、受信データ位相選択部の
データ選択を変更させる。これにより、n個の受信デー
タ位相調整部から正しくサンプリングすることができた
nビットの出力データが出力され、並列エラスティック
ストア部によりクロック信号に同期したnビットのパラ
レルデータとして出力される。また、選択制御部は、パ
ラレルデータの各ビットの位相変化に対する受信データ
位相選択部の追従が限界に達したときにアラーム信号を
出力する。
ビットデータを段階的に遅延させたm個のデータから1
つを選択し、遅延データサンプリング部が受信データ位
相選択部からのデータを段階的に遅延させたk−2個の
遅延データをサンプリングし、選択制御部がk−2個の
データに基づき正しいタイミングでサンプリングできる
ような選択調整値を出力して、受信データ位相選択部の
データ選択を変更させる。これにより、n個の受信デー
タ位相調整部から正しくサンプリングすることができた
nビットの出力データが出力され、並列エラスティック
ストア部によりクロック信号に同期したnビットのパラ
レルデータとして出力される。また、選択制御部は、パ
ラレルデータの各ビットの位相変化に対する受信データ
位相選択部の追従が限界に達したときにアラーム信号を
出力する。
【0010】
【実施例】図1は本発明の1実施例を示す高速データ受
信回路のブロック図である。1−1 、1−n はnビット
のパラレルデータ中の最下位ビットRD1、最上位ビッ
トRDnに対応して設けられた、これらビットを正しく
受信するための受信データ位相調整部、2はこれら受信
データ位相調整部から出力されたnビットの出力データ
を取り込み、クロック信号CLKに同期したnビットの
パラレルデータとして出力する並列エラスティックスト
ア部である。3は受信データ位相選択部であり、入力さ
れたビットデータをクロック信号CLKの周期のk分の
1(k≧5)の時間だけ段階的に遅延させたm個のデー
タを生成し、これらのデータから後述する選択調整値に
基づき1つを選択して出力する。
信回路のブロック図である。1−1 、1−n はnビット
のパラレルデータ中の最下位ビットRD1、最上位ビッ
トRDnに対応して設けられた、これらビットを正しく
受信するための受信データ位相調整部、2はこれら受信
データ位相調整部から出力されたnビットの出力データ
を取り込み、クロック信号CLKに同期したnビットの
パラレルデータとして出力する並列エラスティックスト
ア部である。3は受信データ位相選択部であり、入力さ
れたビットデータをクロック信号CLKの周期のk分の
1(k≧5)の時間だけ段階的に遅延させたm個のデー
タを生成し、これらのデータから後述する選択調整値に
基づき1つを選択して出力する。
【0011】また、4は受信データ位相選択部3からの
データをクロック信号CLKの周期のk分の1の時間だ
け段階的に遅延させたk−2個のデータを生成し、これ
らのデータをクロック信号CLKでサンプリングする遅
延データサンプリング部、5は遅延データサンプリング
部4でサンプリングされたk−2個のデータに基づい
て、正しいタイミングでサンプリングされているかどう
かを判定する遅延選択調整部、6は上記判定により遅延
選択調整部5から出力された制御信号に基づいて、正し
いタイミングでサンプリングできるような選択調整値を
出力する選択調整値エンコード部である。
データをクロック信号CLKの周期のk分の1の時間だ
け段階的に遅延させたk−2個のデータを生成し、これ
らのデータをクロック信号CLKでサンプリングする遅
延データサンプリング部、5は遅延データサンプリング
部4でサンプリングされたk−2個のデータに基づい
て、正しいタイミングでサンプリングされているかどう
かを判定する遅延選択調整部、6は上記判定により遅延
選択調整部5から出力された制御信号に基づいて、正し
いタイミングでサンプリングできるような選択調整値を
出力する選択調整値エンコード部である。
【0012】また、7−1 、7−2 、7−m 、7−(m+
1) 、9a〜9cはクロック信号CLKの周期のk分の
1の時間の遅延量を有する単位時間遅延部、8は単位時
間遅延部7−1 〜7−m から出力されたデータから選択
調整値に基づいて1つを選択して出力する選択部、10
a〜10cは入力されたデータをクロック信号CLKで
サンプリングするフリップフロップ、D1、Dnは並列
エラスティックストア部2から出力されるnビットのパ
ラレルデータ中の最下位ビットデータ、最上位ビットデ
ータである。
1) 、9a〜9cはクロック信号CLKの周期のk分の
1の時間の遅延量を有する単位時間遅延部、8は単位時
間遅延部7−1 〜7−m から出力されたデータから選択
調整値に基づいて1つを選択して出力する選択部、10
a〜10cは入力されたデータをクロック信号CLKで
サンプリングするフリップフロップ、D1、Dnは並列
エラスティックストア部2から出力されるnビットのパ
ラレルデータ中の最下位ビットデータ、最上位ビットデ
ータである。
【0013】クロック信号CLKは、図示しない送信側
の送信クロックと同一のクロック源から伝送されるもの
であり、送信側から送り出されたnビットのパラレルデ
ータと周波数同期がとれているものである。そして、遅
延選択調整部5及び選択調整値エンコード部6が選択制
御部を構成している。
の送信クロックと同一のクロック源から伝送されるもの
であり、送信側から送り出されたnビットのパラレルデ
ータと周波数同期がとれているものである。そして、遅
延選択調整部5及び選択調整値エンコード部6が選択制
御部を構成している。
【0014】次に、このような高速データ受信回路の動
作を説明する。図示しない送信側の装置から送出された
nビットのパラレルデータ中の各ビットは、これらビッ
トに対応してそれぞれ設けられたn個の受信データ位相
調整部に入力される。ここでは、そのうちの最下位ビッ
トデータRD1、つまり受信データ位相調整部1−1 の
動作について説明する。
作を説明する。図示しない送信側の装置から送出された
nビットのパラレルデータ中の各ビットは、これらビッ
トに対応してそれぞれ設けられたn個の受信データ位相
調整部に入力される。ここでは、そのうちの最下位ビッ
トデータRD1、つまり受信データ位相調整部1−1 の
動作について説明する。
【0015】受信データ位相調整部1−1 内の受信デー
タ位相選択部3に入力された最下位ビットデータRD1
は、m個の単位時間遅延部7−1 〜7−m を順次通過す
る。なお、このmにより、パラレルデータが有する位相
ジッタに対する許容量が決定される。
タ位相選択部3に入力された最下位ビットデータRD1
は、m個の単位時間遅延部7−1 〜7−m を順次通過す
る。なお、このmにより、パラレルデータが有する位相
ジッタに対する許容量が決定される。
【0016】単位時間遅延部7−1 〜7−m の各遅延時
間は、クロック信号CLKの周期のk分の1の時間(以
下、単位時間と呼ぶ)となっている。これにより、単位
時間遅延部7−1 〜7−m の出力からは、単位時間分だ
け順々に位相がずれているm個のデータが得られること
になる。この単位時間を決定する定数kは後述のように
5以上であればよいが、本実施例ではk=5としてい
る。
間は、クロック信号CLKの周期のk分の1の時間(以
下、単位時間と呼ぶ)となっている。これにより、単位
時間遅延部7−1 〜7−m の出力からは、単位時間分だ
け順々に位相がずれているm個のデータが得られること
になる。この単位時間を決定する定数kは後述のように
5以上であればよいが、本実施例ではk=5としてい
る。
【0017】なお、単位時間遅延部7−(m+1) も、遅延
部7−1 〜7−m と同様の単位時間の遅延量を有するも
のであるが、この遅延部7−(m+1) は以下のような理由
から設けられたダミーである。遅延部7−1 、7−2 、
そして7−m の図示しない前段(つまり、7−(m-1))
の各出力は、選択部8に接続されると共に次段の遅延部
に接続されている。ここで、遅延部7−(m+1) がない場
合、遅延部7−m の出力は選択部8のみに接続されるこ
とになる。
部7−1 〜7−m と同様の単位時間の遅延量を有するも
のであるが、この遅延部7−(m+1) は以下のような理由
から設けられたダミーである。遅延部7−1 、7−2 、
そして7−m の図示しない前段(つまり、7−(m-1))
の各出力は、選択部8に接続されると共に次段の遅延部
に接続されている。ここで、遅延部7−(m+1) がない場
合、遅延部7−m の出力は選択部8のみに接続されるこ
とになる。
【0018】本実施例のように、高速伝送されるパラレ
ルデータをビット位相レベルで自動調整する必要がある
高速の伝送周波数帯では、このような出力信号の接続先
の条件が異なると、出力負荷容量に大きな差が生じる。
遅延部7−(m+1) がないと、出力負荷容量の差のため
に、遅延部7−m の出力信号の負荷遅延が他の遅延部7
−1 〜7−(m-1) )の出力負荷遅延よりも小さい値にな
る。これを防ぐために、遅延部7−m の出力に同程度の
負荷容量を持たせる意味で遅延部7−(m+1) を接続して
いる。
ルデータをビット位相レベルで自動調整する必要がある
高速の伝送周波数帯では、このような出力信号の接続先
の条件が異なると、出力負荷容量に大きな差が生じる。
遅延部7−(m+1) がないと、出力負荷容量の差のため
に、遅延部7−m の出力信号の負荷遅延が他の遅延部7
−1 〜7−(m-1) )の出力負荷遅延よりも小さい値にな
る。これを防ぐために、遅延部7−m の出力に同程度の
負荷容量を持たせる意味で遅延部7−(m+1) を接続して
いる。
【0019】次に、選択部8は、こうして得られたm個
のデータから後述する選択調整値エンコード部6の制御
により1つのデータを選択して出力する。そして、遅延
データサンプリング部4に入力されたデータは、フリッ
プフロップ10aに入力されると共に、上記単位時間の
遅延量を有する単位時間遅延部9aに入力される。
のデータから後述する選択調整値エンコード部6の制御
により1つのデータを選択して出力する。そして、遅延
データサンプリング部4に入力されたデータは、フリッ
プフロップ10aに入力されると共に、上記単位時間の
遅延量を有する単位時間遅延部9aに入力される。
【0020】この遅延部9aの出力データは、フリップ
フロップ10bに入力されると共に、単位時間の遅延量
を有する単位時間遅延部9bに入力され、更に遅延部9
bの出力データは、フリップフロップ10cに入力され
ると共に、単位時間の遅延量を有する単位時間遅延部9
cに入力される。遅延部9cも遅延部7−(m+1) と同様
のダミーであり、遅延部9bの出力負荷容量を遅延部9
aと揃えて遅延時間を同じにするためものである。
フロップ10bに入力されると共に、単位時間の遅延量
を有する単位時間遅延部9bに入力され、更に遅延部9
bの出力データは、フリップフロップ10cに入力され
ると共に、単位時間の遅延量を有する単位時間遅延部9
cに入力される。遅延部9cも遅延部7−(m+1) と同様
のダミーであり、遅延部9bの出力負荷容量を遅延部9
aと揃えて遅延時間を同じにするためものである。
【0021】こうして、単位時間だけ順々に位相がずれ
た3つのデータがフリップフロップ10a〜10cに入
力されることになる。そして、フリップフロップ10a
〜10cは、このようなデータをクロック信号CLKご
とにラッチする。なお、本実施例では、単位時間ずつ位
相がずれた3つの遅延データを生成し、これらをフリッ
プフロップ10a〜10cでそれぞれラッチしている。
これは、データRD1から生成した遅延データをクロッ
ク信号CLKで最適にサンプリングしているかどうかを
後述のように判定するために、位相の異なる遅延データ
が最低3個必要だからである。
た3つのデータがフリップフロップ10a〜10cに入
力されることになる。そして、フリップフロップ10a
〜10cは、このようなデータをクロック信号CLKご
とにラッチする。なお、本実施例では、単位時間ずつ位
相がずれた3つの遅延データを生成し、これらをフリッ
プフロップ10a〜10cでそれぞれラッチしている。
これは、データRD1から生成した遅延データをクロッ
ク信号CLKで最適にサンプリングしているかどうかを
後述のように判定するために、位相の異なる遅延データ
が最低3個必要だからである。
【0022】したがって、これら遅延データの位相に確
実に相違を与えるためには、上記kは5以上必要とな
り、遅延データサンプリング部4でサンプリングする遅
延データの数はこの定数kによればk−2個となる。こ
れにより、例えばkが6であれば、フリップフロップに
与える遅延データとフリップフロップの数を4とすれば
よい。
実に相違を与えるためには、上記kは5以上必要とな
り、遅延データサンプリング部4でサンプリングする遅
延データの数はこの定数kによればk−2個となる。こ
れにより、例えばkが6であれば、フリップフロップに
与える遅延データとフリップフロップの数を4とすれば
よい。
【0023】次に、遅延選択調整部5は、フリップフロ
ップ10a〜10cでサンプリングされ出力されたデー
タに基づいて、データRD1から生成した遅延データを
クロック信号CLKで最適にサンプリングしているかど
うかを判定する。図2はこの遅延選択調整部5の動作を
説明するために遅延データサンプリング部4で生成され
た3つの遅延データの様子を示す図であり、Tはクロッ
ク信号CLKの周期、τは単位時間である。
ップ10a〜10cでサンプリングされ出力されたデー
タに基づいて、データRD1から生成した遅延データを
クロック信号CLKで最適にサンプリングしているかど
うかを判定する。図2はこの遅延選択調整部5の動作を
説明するために遅延データサンプリング部4で生成され
た3つの遅延データの様子を示す図であり、Tはクロッ
ク信号CLKの周期、τは単位時間である。
【0024】データRD1から生成された遅延データを
クロック信号CLKが十分なセットアップタイムとホー
ルドタイムを有して正しく捉えることは、3つの遅延デ
ータをフリップフロップ10a〜10cが図2のケース
1のタイミングでラッチすることに相当する。
クロック信号CLKが十分なセットアップタイムとホー
ルドタイムを有して正しく捉えることは、3つの遅延デ
ータをフリップフロップ10a〜10cが図2のケース
1のタイミングでラッチすることに相当する。
【0025】このとき、フリップフロップ10a、10
b、10cから出力されるデータは、図2(a)、
(b)、(c)に示すように同じ値をとる。よって、こ
のような場合、受信データ位相選択部3(選択部8)が
現在選択しているデータを変える必要がないので、遅延
選択調整部5は、選択調整値エンコード部6に対して何
も出力しない。
b、10cから出力されるデータは、図2(a)、
(b)、(c)に示すように同じ値をとる。よって、こ
のような場合、受信データ位相選択部3(選択部8)が
現在選択しているデータを変える必要がないので、遅延
選択調整部5は、選択調整値エンコード部6に対して何
も出力しない。
【0026】そして、データRD1から生成された遅延
データをクロック信号CLKが正しく捉えておらず、3
つの遅延データをフリップフロップ10a〜10cが図
2のケース2のタイミングでラッチした場合、フリップ
フロップ10a、10bの出力データは同じ値を示し、
フリップフロップ10cの出力データは異なる値(1ク
ロック前の値)を示す。
データをクロック信号CLKが正しく捉えておらず、3
つの遅延データをフリップフロップ10a〜10cが図
2のケース2のタイミングでラッチした場合、フリップ
フロップ10a、10bの出力データは同じ値を示し、
フリップフロップ10cの出力データは異なる値(1ク
ロック前の値)を示す。
【0027】よって、このような場合、受信データ位相
選択部3が現在選択しているデータを変更して、遅延デ
ータサンプリング部4に入力されるデータが単位時間τ
の分だけ遅れるようにすれば、ケース1と同じになるの
で、遅延選択調整部5は、2つの信号のうち1単位時間
増加させる制御信号を選択調整値エンコード部6に出力
する。
選択部3が現在選択しているデータを変更して、遅延デ
ータサンプリング部4に入力されるデータが単位時間τ
の分だけ遅れるようにすれば、ケース1と同じになるの
で、遅延選択調整部5は、2つの信号のうち1単位時間
増加させる制御信号を選択調整値エンコード部6に出力
する。
【0028】反対に、3つの遅延データをフリップフロ
ップ10a〜10cが図2のケース3のタイミングでラ
ッチした場合、フリップフロップ10b、10cの出力
データは同じ値を示し、フリップフロップ10aの出力
データは異なる値(1クロック後の値)を示す。したが
って、このような場合、遅延データサンプリング部4に
入力されるデータが単位時間τの分だけ早くなるように
すれば、ケース1と同じになるので、遅延選択調整部5
は2つの信号のうち1単位時間減少させる制御信号を出
力する。
ップ10a〜10cが図2のケース3のタイミングでラ
ッチした場合、フリップフロップ10b、10cの出力
データは同じ値を示し、フリップフロップ10aの出力
データは異なる値(1クロック後の値)を示す。したが
って、このような場合、遅延データサンプリング部4に
入力されるデータが単位時間τの分だけ早くなるように
すれば、ケース1と同じになるので、遅延選択調整部5
は2つの信号のうち1単位時間減少させる制御信号を出
力する。
【0029】続いて、選択調整値エンコード部6は、遅
延選択調整部5から出力された制御信号に基づいて受信
データ位相選択部3を制御するためのエンコード値、す
なわち選択調整値を出力する。表1に、受信データ位相
選択部3の遅延部7−1 〜7−m の個数mが16個、つ
まり選択部8が選択する入力経路の本数mが16本の場
合の単位遅延数と、初期値となる単位遅延数からの相対
遅延量と、選択調整値エンコード部6が出力する選択調
整値との関係を示す。なお、単位遅延数は遅延部7−1
の出力を基準値「0」としたときのものであり、選択調
整値の「B」は2進数であることを示すものである。
延選択調整部5から出力された制御信号に基づいて受信
データ位相選択部3を制御するためのエンコード値、す
なわち選択調整値を出力する。表1に、受信データ位相
選択部3の遅延部7−1 〜7−m の個数mが16個、つ
まり選択部8が選択する入力経路の本数mが16本の場
合の単位遅延数と、初期値となる単位遅延数からの相対
遅延量と、選択調整値エンコード部6が出力する選択調
整値との関係を示す。なお、単位遅延数は遅延部7−1
の出力を基準値「0」としたときのものであり、選択調
整値の「B」は2進数であることを示すものである。
【0030】
【表1】
【0031】選択調整値エンコード部6が出力する選択
調整値の初期値は、m個の単位時間遅延部のうち中央に
配置された遅延部からのデータを選択するような値(こ
こでは、遅延部7−1 からm/2個めの遅延部の出力を
選択する)になっており、本実施例では「1111B」
である。
調整値の初期値は、m個の単位時間遅延部のうち中央に
配置された遅延部からのデータを選択するような値(こ
こでは、遅延部7−1 からm/2個めの遅延部の出力を
選択する)になっており、本実施例では「1111B」
である。
【0032】こうして、選択部8が図示しない単位時間
遅延部7−9 の出力を選択しているときに、遅延選択調
整部5から何も信号が出力されない場合、選択調整値エ
ンコード部6は、選択調整値「1111B」を出力し続
けるが、遅延選択調整部5から1単位時間増加させる制
御信号が出力された場合は、相対遅延量を1増やして
「+1」にするために選択調整値「1101B」を出力
する。これにより、選択部8は、遅延部7−9 の次段の
図示しない単位時間遅延部7−10の出力を選択して出力
することになる。
遅延部7−9 の出力を選択しているときに、遅延選択調
整部5から何も信号が出力されない場合、選択調整値エ
ンコード部6は、選択調整値「1111B」を出力し続
けるが、遅延選択調整部5から1単位時間増加させる制
御信号が出力された場合は、相対遅延量を1増やして
「+1」にするために選択調整値「1101B」を出力
する。これにより、選択部8は、遅延部7−9 の次段の
図示しない単位時間遅延部7−10の出力を選択して出力
することになる。
【0033】また、遅延選択調整部5から1単位時間減
少させる制御信号が出力された場合は、相対遅延量を1
減らして「−1」にするために選択調整値「0111
B」を出力する。これにより、選択部8は、遅延部7−
9 の前段の図示しない単位時間遅延部7−8 の出力を選
択して出力する。以上のような選択調整値の出力は、現
在の相対遅延量が「0」以外の場合でも同様である。そ
して、このような選択調整はクロック信号CLKの1周
期ごとに繰り返される。
少させる制御信号が出力された場合は、相対遅延量を1
減らして「−1」にするために選択調整値「0111
B」を出力する。これにより、選択部8は、遅延部7−
9 の前段の図示しない単位時間遅延部7−8 の出力を選
択して出力する。以上のような選択調整値の出力は、現
在の相対遅延量が「0」以外の場合でも同様である。そ
して、このような選択調整はクロック信号CLKの1周
期ごとに繰り返される。
【0034】ただし、相対遅延量が「+7」のときに遅
延選択調整部5から1単位時間増加させる制御信号が出
力された場合、あるいは相対遅延量が「−8」のときに
1単位時間減少させる制御信号が出力された場合は、ビ
ットデータRD1の位相変化に対してこれ以上追従する
ことができないので、選択調整値「1111B」を出力
して相対遅延量を「0」に戻し、再び上記の選択調整を
行う。
延選択調整部5から1単位時間増加させる制御信号が出
力された場合、あるいは相対遅延量が「−8」のときに
1単位時間減少させる制御信号が出力された場合は、ビ
ットデータRD1の位相変化に対してこれ以上追従する
ことができないので、選択調整値「1111B」を出力
して相対遅延量を「0」に戻し、再び上記の選択調整を
行う。
【0035】このように、受信データ位相選択部3でデ
ータRD1に与える遅延量を変えることにより、このデ
ータRD1から生成した遅延データを正しいタイミング
でサンプリングすることができる。そして、図2からも
明らかなように、3つのフリップフロップ10a〜10
cのうち、中央の10bから出力されるデータが最適な
タイミングでサンプリングされたデータなので、本実施
例ではこれを受信データ位相調整部1−1 の出力として
いる。
ータRD1に与える遅延量を変えることにより、このデ
ータRD1から生成した遅延データを正しいタイミング
でサンプリングすることができる。そして、図2からも
明らかなように、3つのフリップフロップ10a〜10
cのうち、中央の10bから出力されるデータが最適な
タイミングでサンプリングされたデータなので、本実施
例ではこれを受信データ位相調整部1−1 の出力として
いる。
【0036】また、kが6以上で偶数の場合は、その中
央に配置された2つのフリップフロップのうちのどちら
かを出力とすればよい。ここまでの説明は、受信データ
位相調整部1−1 についてであるが、同様の動作が他の
受信データ位相調整部でも行われる。こうして、最適な
タイミングでサンプリングされたn個のデータが受信デ
ータ位相調整部1−1 〜1−n から出力され、並列エラ
スティックストア部2にクロック信号CLKのタイミン
グで取り込まれる。
央に配置された2つのフリップフロップのうちのどちら
かを出力とすればよい。ここまでの説明は、受信データ
位相調整部1−1 についてであるが、同様の動作が他の
受信データ位相調整部でも行われる。こうして、最適な
タイミングでサンプリングされたn個のデータが受信デ
ータ位相調整部1−1 〜1−n から出力され、並列エラ
スティックストア部2にクロック信号CLKのタイミン
グで取り込まれる。
【0037】なお、フリップフロップ10a〜10cが
サンプリングし、並列エラスティックストア部2がデー
タを取り込むのは、クロック信号CLKの同一周期内で
はあるが、エラスティックストア部2で取り込むべきデ
ータは、最適なクロックタイミングで捉えられたデータ
なので、フリップフロップ10a〜10cによってサン
プリングが行われて上述のような選択調整が行われた後
に、並列エラスティックストア部2が受信データ位相調
整部1−1 〜1−n の出力データを取り込むようになっ
ている。
サンプリングし、並列エラスティックストア部2がデー
タを取り込むのは、クロック信号CLKの同一周期内で
はあるが、エラスティックストア部2で取り込むべきデ
ータは、最適なクロックタイミングで捉えられたデータ
なので、フリップフロップ10a〜10cによってサン
プリングが行われて上述のような選択調整が行われた後
に、並列エラスティックストア部2が受信データ位相調
整部1−1 〜1−n の出力データを取り込むようになっ
ている。
【0038】こうして、並列エラスティックストア部2
によってn個のデータ間の微小な位相差が吸収されてn
ビットのパラレルデータD1〜Dnとして出力される。
以上の実施例では、受信データ位相選択部3による選択
調整の限界を超えたときには、相対遅延量を「0」に戻
すとしているが、この場合、相対遅延量を元に戻したと
しても、パラレルデータの各ビットRD1〜RDnの位
相変化に対して調整しきれないことが考えられる。
によってn個のデータ間の微小な位相差が吸収されてn
ビットのパラレルデータD1〜Dnとして出力される。
以上の実施例では、受信データ位相選択部3による選択
調整の限界を超えたときには、相対遅延量を「0」に戻
すとしているが、この場合、相対遅延量を元に戻したと
しても、パラレルデータの各ビットRD1〜RDnの位
相変化に対して調整しきれないことが考えられる。
【0039】そこで、本発明の他の実施例として、パラ
レルデータの各ビットの位相変化に対する追従が限界に
達したときに、選択調整値エンコード部6から図1のよ
うなアラーム信号ALMを出力して、本発明の高速デー
タ受信回路を監視する外部装置に通知することもでき
る。
レルデータの各ビットの位相変化に対する追従が限界に
達したときに、選択調整値エンコード部6から図1のよ
うなアラーム信号ALMを出力して、本発明の高速デー
タ受信回路を監視する外部装置に通知することもでき
る。
【0040】
【発明の効果】本発明によれば、選択制御部が遅延デー
タサンプリング部から出力されたデータに基づいて選択
調整値を出力し、受信データ位相選択部の選択を変更さ
せてパラレルデータ中のビットデータに与える遅延量を
変更させることにより、n個の受信データ位相調整部か
ら正しくサンプリングすることができたnビットの出力
データを得ることができるので、送信側から送り出され
たパラレルデータを1つのクロック信号で最適にリタイ
ミングすることができる。これにより、1つのクロック
信号で受信することができ、かつ受信データ位相選択部
によってパラレルデータが有する位相ジッタに対して許
容量を大きくとることができるので、従来のような多相
クロックを用いる回路と比べて、クロックスキューに対
する許容量が大きく、かつ発生するクロックスキュー自
体も小さく抑えることができ、クロックの高速化が容易
となり、高速のデータ伝送を実現することができる。
タサンプリング部から出力されたデータに基づいて選択
調整値を出力し、受信データ位相選択部の選択を変更さ
せてパラレルデータ中のビットデータに与える遅延量を
変更させることにより、n個の受信データ位相調整部か
ら正しくサンプリングすることができたnビットの出力
データを得ることができるので、送信側から送り出され
たパラレルデータを1つのクロック信号で最適にリタイ
ミングすることができる。これにより、1つのクロック
信号で受信することができ、かつ受信データ位相選択部
によってパラレルデータが有する位相ジッタに対して許
容量を大きくとることができるので、従来のような多相
クロックを用いる回路と比べて、クロックスキューに対
する許容量が大きく、かつ発生するクロックスキュー自
体も小さく抑えることができ、クロックの高速化が容易
となり、高速のデータ伝送を実現することができる。
【0041】また、選択制御部が、パラレルデータの各
ビットの位相変化に対する受信データ位相選択部の追従
が限界に達したときにアラーム信号を出力するので、追
従が限界に達したことを外部装置に通知することがで
き、伝送路上の温度や電圧の変動、及びノイズの影響等
の外的条件の変化によるパラレルデータの位相変化が継
続しているか否かの状況を把握することができる。
ビットの位相変化に対する受信データ位相選択部の追従
が限界に達したときにアラーム信号を出力するので、追
従が限界に達したことを外部装置に通知することがで
き、伝送路上の温度や電圧の変動、及びノイズの影響等
の外的条件の変化によるパラレルデータの位相変化が継
続しているか否かの状況を把握することができる。
【図1】 本発明の1実施例を示す高速データ受信回路
のブロック図である。
のブロック図である。
【図2】 図1の遅延データサンプリング部で生成され
た3つの遅延データの様子を示す図である。
た3つの遅延データの様子を示す図である。
【図3】 従来の高速データ受信回路のブロック図であ
る。
る。
1−1 、1−n …受信データ位相調整部、2…並列エラ
スティックストア部、3…受信データ位相選択部、4…
遅延データサンプリング部、5…遅延選択調整部、6…
選択調整値エンコード部、7−1 、7−2 、7−m 、7
−(m+1) 、9a〜9c…単位時間遅延部、8…選択部、
10a〜10c…フリップフロップ。
スティックストア部、3…受信データ位相選択部、4…
遅延データサンプリング部、5…遅延選択調整部、6…
選択調整値エンコード部、7−1 、7−2 、7−m 、7
−(m+1) 、9a〜9c…単位時間遅延部、8…選択部、
10a〜10c…フリップフロップ。
Claims (2)
- 【請求項1】 nビットのパラレルデータの各ビットご
とに設けられた、各ビットを正しく受信するためのn個
の受信データ位相調整部と、これら受信データ位相調整
部から出力されたnビットの出力データを取り込み、ク
ロック信号に同期したnビットのパラレルデータとして
出力する並列エラスティックストア部とを備えた高速デ
ータ受信回路であって、 前記受信データ位相調整部は、入力された各ビットのデ
ータを前記クロック信号の周期のk分の1(k≧5)の
時間だけ段階的に遅延させたm個のデータを生成し、こ
れらのデータから選択調整値に基づき1つを選択して出
力する受信データ位相選択部と、 この受信データ位相選択部からのデータをクロック信号
の周期のk分の1の時間だけ段階的に遅延させたk−2
個の遅延データを生成し、これらのデータをクロック信
号でサンプリングする遅延データサンプリング部と、 この遅延データサンプリング部でサンプリングされたk
−2個のデータに基づいて、正しいタイミングでサンプ
リングできるような前記選択調整値を出力する選択制御
部とからなり、前記選択調整値の出力により遅延データ
サンプリング部で正しくサンプリングすることができた
1つのデータをこの受信データ位相調整部の出力データ
とするものであることを特徴とする高速データ受信回
路。 - 【請求項2】 請求項1記載の高速データ受信回路にお
いて、 前記選択制御部は、受信データ位相選択部がm個のデー
タのうち最小遅延時間のデータを選択していて更に遅延
時間の小さいデータに変更させることができないとき、
又は最大遅延時間のデータを選択していて更に遅延時間
の大きいデータに変更させることができないときに、前
記パラレルデータの各ビットの位相変化に対する追従が
限界に達したことを示すアラーム信号を出力するもので
あることを特徴とする高速データ受信回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7144520A JP2730517B2 (ja) | 1995-06-12 | 1995-06-12 | 高速データ受信回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7144520A JP2730517B2 (ja) | 1995-06-12 | 1995-06-12 | 高速データ受信回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08340325A JPH08340325A (ja) | 1996-12-24 |
JP2730517B2 true JP2730517B2 (ja) | 1998-03-25 |
Family
ID=15364255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7144520A Expired - Fee Related JP2730517B2 (ja) | 1995-06-12 | 1995-06-12 | 高速データ受信回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2730517B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008059791A1 (en) | 2006-11-14 | 2008-05-22 | Kabushiki Kaisha Riken | Chromium nitride coating film by ion plating, process for producing the same, and piston ring for internal combustion engine |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4122204B2 (ja) * | 2002-09-27 | 2008-07-23 | 松下電器産業株式会社 | 同期回路 |
JP4291225B2 (ja) * | 2004-06-30 | 2009-07-08 | 富士通株式会社 | パラレルデータを受信する装置および方法 |
JP2007241614A (ja) * | 2006-03-08 | 2007-09-20 | Kawasaki Microelectronics Kk | スキュー調整回路 |
JP2007258995A (ja) * | 2006-03-23 | 2007-10-04 | Sharp Corp | データ信号位相調整装置及び半導体装置 |
CN111431533B (zh) * | 2020-04-26 | 2023-06-16 | 杭州电子科技大学富阳电子信息研究院有限公司 | 一种高速lvds接口adc数据与时钟同步的方法 |
-
1995
- 1995-06-12 JP JP7144520A patent/JP2730517B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008059791A1 (en) | 2006-11-14 | 2008-05-22 | Kabushiki Kaisha Riken | Chromium nitride coating film by ion plating, process for producing the same, and piston ring for internal combustion engine |
Also Published As
Publication number | Publication date |
---|---|
JPH08340325A (ja) | 1996-12-24 |
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Legal Events
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---|---|---|---|
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