JP4502564B2 - フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 - Google Patents

フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明はフリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材に係り、特にＧＨｚの高周波領域におけるＶＧインピーダンスを低くして、高周波領域においてＡＣノイズの影響を受けにくくして、動作の信頼性を向上させたフリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材に関する。
【０００２】
近年、高集積化及び低消費電力化を実現する半導体素子として、ＣＭＯＳ型ＬＳＩが従来使用されていたＥＣＬ型ＬＳＩに代わって多く使用されている。ＣＭＯＳ型ＬＳＩの消費電力Ｐは、Ｐ∝Ｃ・Ｆ・Ｖ２で表される。
【０００３】
ここで、Ｃは、配線による浮遊容量及び浮遊インダクタンスで決まる特性Ｆは、動作周波数Ｖは、動作電源電圧である。
【０００４】
また、近年、ＣＭＯＳ型ＬＳＩが組み込まれた電子装置においては、更なる性能の向上の要求がある。この要求に応ずるべく、ＣＭＯＳ型ＬＳＩにおいては、更に高集積化が求められており、且つ、動作周波数を一般的な７５ＭＨｚ，１００ＭＨｚから例えば１ＧＨｚ、更には３ＧＨｚと上げて高速化を図ることが求められている。
【０００５】
ＣＭＯＳ型ＬＳＩにおいて、高集積化を図るとＣＭＯＳ型ＬＳＩ内のトランジスタの数が増え、ＣＭＯＳ型ＬＳＩの消費電力が増えてしまう。また、動作周波数を上げて高速化を図ると、動作周波数に比例してＣＭＯＳ型ＬＳＩの消費電力が増えてしまう。
【０００６】
ここで、ＣＭＯＳ型ＬＳＩ自体の消費電力の低減、及びＣＭＯＳ型ＬＳＩを有する半導体装置の消費電力の低減について説明する。
【０００７】
ＣＭＯＳ型ＬＳＩでは、作り込まれているトランジスタのゲート長さを短くして、流れる電流量を抑えて、消費電力を低減することが図られつつある。
【０００８】
ＣＭＯＳ型ＬＳＩを有する半導体装置では、動作電源電圧を、一般的な５Ｖ，５．５Ｖから例えば１．５Ｖ、更には１Ｖと下げることによって、消費電力を低減することが図られつつある。上記の消費電力Ｐの式より明らかなように、動作電源電圧を下げることは、消費電力の低減に有効である。
【０００９】
ここで、半導体装置は誤動作を起こさずに高い信頼性で動作することが要求される。
半導体装置の誤動作の原因は、信号電流が流れることによる電磁誘導によって電源層の一部に誘起されるＡＣノイズにある。
【００１０】
半導体装置において、信号電流は動作の開始時に増えて大きく変化するＡＣノイズは動作の開始時に最大となる。
【００１１】
ＡＣノイズ電圧（Ｖ）は、ＡＣノイズ電圧（Ｖ）＝ＶＧインピーダンスＺ（Ω）×電流増加分値（Ａ）
によって表される。ＶＧインピーダンスＺは、半導体装置の電源端子とグランド端子との間のインピーダンスである。
【００１２】
半導体装置の誤動作を発生させないＡＣノイズ電圧の値を、許容ＡＣノイズ電圧値という。
【００１３】
前記のように動作電源電圧を下げると、これに応じて許容ＡＣノイズ電圧値も低くなる。ＡＣノイズ電圧に関する上の式より分かるように、ＡＣノイズ電圧を許容ＡＣノイズ電圧値より低くするためには、動作周波数帯域でのＶＧインピーダンスＺを小さくする必要がある。一般的に、コンデンザのＶＧインピーダンスＺは、
Figure 0004502564
で表される。Ｌは浮遊インダクタンス、Ｃはキャパシタンスである。
【００１４】
コンデンサのＶＧインピーダンスＺの周波数特性は、図２１中、線ＸＸで示すようなＶ字形状となる。右下がりの線ＸＸＡは、キャパシタンスＣによって支配され、右上がりの線ＸＸＢは、浮遊インダクタンスＬによって支配される。キャパシタンスＣを増やすと、周波数特性の線は矢印Ｙの方向にシフトし、浮遊インダクタンスＬを小さくすると、周波数特性の線は矢印Ｘの方向にシフトする。
【００１５】
【従来の技術】
図１は従来の半導体装置１０を示す。半導体装置１０は、下面にバンプ端子１２が配されたＣＭＯＳ型ＬＳＩ半導体ベアチップ１１と、下面に半田ボール１４が配された基板１３と、伝熱板１６と、ヒートシンク１７と、アルミ電解コンデンサ１８と、タンタルコンデンサ１９と、セラミックコンデンサ２０とを有する。
【００１６】
ＣＭＯＳ型ＬＳＩ半導体ベアチップ１１は、バンプ端子１２を利用して基板１３上にフリップチップ実装されている。基板１３は、半田ボール１４を利用してメインボード１５上に実装されている。半導体ベアチップ１１の上面には熱伝導性接合材２１によって伝熱板１６が固定してあり、更に伝熱板１６の上面には熱伝導性接合材２２によってヒートシンク１７が固定してある。
【００１７】
アルミ電解コンデンサ１８及びタンタルコンデンサ１９はメインボード１５上に、セラミックコンデンサ２０は基板１３上に実装してある。
【００１８】
アルミ電解コンデンサ１８、タンタルコンデンサ１９、及びセラミックコンデンサ２０は、ＶＧインピーダンスＺを小さくするために、図２に示すように、半導体ベアチップ１１の電源端子２４とグランド端子２５との間に接続してある。コンデンサの浮遊インダクタンス値が、ＶＧインピーダンスＺを小さく保つ周波数帯域、即ち、有効に働く周波数帯域を決める。
【００１９】
アルミ電解コンデンサ１８は、大容量であり、浮遊インダクタンスは大きい。タンタルコンデンサ１９は、中容量であり、浮遊インダクタンスは中程度である。セラミックコンデンサ２０は、小容量であり、浮遊インダクタンスは小さい。
【００２０】
アルミ電解コンデンサ１８は、浮遊インダクタンスが大きいため、有効に働く周波数帯域が低く、アルミ電解コンデンサ１８のＶＧインピーダンスＺの周波数特性は、図２２を参照して分かるように、図３中、線Ｉで示すようになり、特に低周波数帯域においてＶＧインピーダンスＺを低く保つ。タンタルコンデンサ１９は、浮遊インダクタンスが中程度であるため、有効に働く周波数帯域は高く、タンタルコンデンサ１９のＶＧインピーダンスＺの周波数特性は、図３中、線ＩＩで示すようになり、中程の周波数帯域においてＶＧインピーダンスＺを低くする。セラミックコンデンサ２０は、浮遊インダクタンスが小さいため、有効に働く周波数帯域は更に高く、セラミックコンデンサ２０のＶＧインピーダンスＺの周波数特性は、図３中、線ＩＩＩで示すようになり、例えば数１０ＭＨｚの高い周波数帯域においてＶＧインピーダンスＺを低くする。
【００２１】
また、半導体ベアチップ１１自体に薄い膜によってコンデンサが形成されている。この半導体ベアチップ内蔵コンデンサは、浮遊インダクタンスが僅かであるため、有効に働く周波数帯域は更に高く、半導体ベアチップ内蔵コンデンサのＶＧインピーダンスＺの周波数特性は、図３中、線ＩＶで示すようになり、例えば数１０ＭＨｚより更に高い周波数帯域においてＶＧインピーダンスＺを低くする。
【００２２】
よって、半導体装置１０のＶＧインピーダンスＺの周波数特性は、上記の線Ｉ，ＩＩ，ＩＩＩ，ＩＶで示す周波数特性を加え合わせた特性、即ち、図４に線Ｖで示す特性となる。２６は使用される周波数帯域である。
【００２３】
上記の構造の半導体装置１０において、動作電源電圧を一般的な５Ｖ，５．５Ｖから例えば１．５Ｖ、更には１Ｖと下げた場合には、許容ＡＣノイズ電圧値が線ＶＩで示すように低い値となり、符号２７で示す周波数帯域について改善が必要となる。
【００２４】
なお、ＣＭＯＳ型ＬＳＩが、半導体ベアチップを合成樹脂によってパッケージしてリード端子が突き出た構造である場合には、各リード端子が有するインダクタンスが大きいため、使用される周波数帯域２６のうちの或る周波数領域でＶＧインピーダンスが増えてしまい、上記の要求を満たすことは困難である。そこで、ＣＭＯＳ型ＬＳＩは、インダクタンスを小さくすることが可能である構造、即ち、半導体ベアチップであってフリップチップ実装が可能である構造が採用されている。また、フリップチップ実装方式は、バンプ端子が半導体ベアチップの裏面に配されるため、バンプ端子の数を増やすことが可能であり、ＣＭＯＳ型ＬＳＩの高集積化にも対応可能である。
【発明の開示】
本発明は、上述した従来技術の問題を解決する、フリップチップ実装された半導体ベアチップを有する半導体装置、及びフリップチップ実装された半導体ベアチップ用の薄膜構造コンデンサ付き基板部材を提供することを総括的な目的としている。
【００２５】
本発明のより詳細な目的は、動作電源電圧が低く且つ動作周波数が高周波領域である場合であっても、ＡＣノイズ電圧の影響を受けにくいようにした半導体装置を提供することを目的とする。
【００２６】
この目的を達成するため、本発明の半導体装置は、回路基板上に下面がフリップチップ実装された半導体ベアチップと、絶縁性の基板、前記基板の下面に形成された薄膜構造コンデンサ、前記薄膜構造コンデンサの下面に形成された保護絶縁膜からなる薄膜構造コンデンサ付き基板部材とを有する半導体装置であって、前記薄膜構造コンデンサ付き基板部材は、前記薄膜構造コンデンサを前記半導体ベアチップの上面に接合されて搭載されており、前記薄膜構造コンデンサが前記半導体ベアチップの電源端子とグランド端子との間に電気的に接続され、前記薄膜構造コンデンサ付き基板部材の前記基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記基板に接合したヒートシンクを有することを特徴とする。
【００２７】
半導体装置がＡＣノイズ電圧の影響を受けやすいのは、動作電源電圧が低い場合、及び動作周波数が高周波領域である場合である。現在、半導体装置は低消費電力化が求められており、動作電源電圧が１．５Ｖと低くなってきている。また、半導体装置は高速化が求められており、動作周波数がＧＨｚと高くなってきている。薄膜構造コンデンサは半導体ベアチップに極めて近接している。更に、薄膜であるため、電源層とグランド層との距離も極めて近接できる。従って、電源−グランド間のインダクタンスは極めて小さい。これによって、半導体装置のＶＧインピーダンスが、ＧＨｚの高周波領域において低くなる。よって、ＧＨｚの高周波領域において、ＡＣノイズ電圧が低くなる。よって、動作電源電圧を下げても、ＧＨｚの高周波領域において誤動作が起きることを効果的に防止出来る。
【００２８】
また、薄膜構造コンデンサは半導体ベアチップに極めて近接しているため、薄膜構造コンデンサと半導体ベアチップとを電気的に接続する部分が、低周波領域のＡＣノイズ電圧の影響も受けにくくなる。
【００２９】
また、薄膜構造コンデンサ付き基板部材は、回路基板及び半導体ベアチップとは別個独立に製造されるため、回路基板及び半導体ベアチップの製造の歩留りに影響を与えない。
【００３０】
本発明のより詳細な目的は、動作電源電圧が低く且つ動作周波数が高周波領域である場合において、ＡＣノイズ電圧の影響の受けにくさを改善した半導体装置を提供することを目的とする。
【００３１】
この目的を達成するため、本発明の半導体装置は、上面に電源端子及びグランド端子を有する構造であり、回路基板上に下面がフリップチップ実装された半導体ベアチップと、 絶縁性の基板、前記基板の下面に形成された薄膜構造コンデンサ、前記薄膜構造コンデンサの下面に形成された保護絶縁膜からなり、前記薄膜構造コンデンサが、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子に対応する端子を有する構成である薄膜構造コンデンサ付き基板部材とを有する半導体装置であって、前記薄膜構造コンデンサ付き基板部材は、前記薄膜構造コンデンサの端子を前記半導体ベアチップの電源端子及びグランド端子と電気的に接続されて、前記薄膜構造コンデンサを前記半導体ベアチップの上面に接合されて搭載され、前記薄膜構造コンデンサ付き基板部材の前記基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記基板に接合したヒートシンクを有することを特徴とする。
【００３２】
半導体ベアチップがその上面に電源端子及びグランド端子を有する構造であり、薄膜構造コンデンサがその下面に半導体ベアチップの電源端子及びグランド端子に対応する端子を有する構造である構成は、電気的接続の方向を専ら厚さ方向とし、電気的接続の経路を理想的に極く短くする。このため、薄膜構造コンデンサの浮遊インダクタンスは極めて小さい。これによって、半導体装置のＶＧインピーダンスが、ＧＨｚの高周波領域において低くなる。よって、ＧＨｚの高周波領域において、ＡＣノイズ電圧が低くなる。よって、動作電源電圧を下げても、ＧＨｚの高周波領域において誤動作が起きることを効果的に防止出来る。
【００３３】
薄膜構造コンデンサと半導体ベアチップとの間の電気的接続の経路が理想的に極く短くなっているため、薄膜構造コンデンサと半導体ベアチップとを電気的に接続する部分は、低周波領域のＡＣノイズ電圧の影響も受けにくくなる。
【００３４】
本発明のより詳細な目的は、動作電源電圧が低く且つ動作周波数が高周波領域である場合において、ＡＣノイズ電圧の影響を受けにくい周波数帯域を使用周波数帯域に拡げた半導体装置を提供することを目的とする。
【００３５】
この目的を達成するため、本発明の半導体装置は、上面に電源端子及びグランド端子を有する構造であり、回路基板上に下面がフリップチップ実装された半導体ベアチップと、 絶縁性の基板、前記基板の下面に形成された薄膜構造コンデンサ、前記薄膜構造コンデンサの下面に形成された保護絶縁膜からなり、前記薄膜構造コンデンサが、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子に対応する端子を有する構成である薄膜構造コンデンサ付き基板部材とを有する半導体装置であって、前記薄膜構造コンデンサ付き基板部材が、前記薄膜構造コンデンサの端子を前記半導体ベアチップの電源端子及びグランド端子と電気的に接続されて、前記薄膜構造コンデンサを前記半導体ベアチップの上面に接合されて搭載され、かつ、前記回路基板上にコンデンサ素子を実装して、このコンデンサ素子を前記半導体ベアチップの電源端子とグランド端子との間に電気的に接続されることを特徴とする。
【００３６】
このコンデンサ素子は、半導体装置のＶＧインピーダンスを、低周波領域について低くし、半導体装置をその動作周波数の全帯域に亘ってＡＣノイズ電圧の影響も受けにくくして、動作電源電圧を下げても、半導体装置が誤動作を起こすことをその使用周波数の全帯域に亘って効果的に防止出来る。
【００３７】
本発明のより詳細な目的は、フリップチップ実装された半導体ベアチップに適した薄膜構造コンデンサ付き基板部材を提供することを目的とする。
【００３８】
この目的を達成するため、本発明の薄膜構造コンデンサ付き基板部材は、上面に電源端子及びグランド端子を有し、回路基板上に下面がフリップチップ実装された半導体ベアチップの上面に接合される薄膜構造コンデンサ付き基板部材であって、絶縁性の基板と、前記基板の下面に形成された薄膜構造コンデンサと、前記薄膜構造コンデンサの下面に形成された保護絶縁膜とからなり、前記薄膜構造コンデンサは、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子と対応する配置で配された端子を有し、前記絶縁性の基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記絶縁性の基板に接合したヒートシンクを有することを特徴とする。
【００３９】
薄膜構造コンデンサ側を半導体ベアチップの上面に接合させることによって、薄膜構造コンデンサの端子が半導体ベアチップの電源端子及びグランド端子と電気的に接続させることが可能となり、薄膜構造コンデンサと半導体ベアチップの電源端子及びグランド端子とを電気的に接続する作業が不要となり、半導体装置を効率良く製造出来る。また、薄膜構造コンデンサと半導体ベアチップとの間の電気的接続の経路を理想的に極く短くできる。
【００４０】
本発明の他の目的、特徴、及び利点は添付の図面を参照して以下の詳細な説明を読むことにより、一層明瞭となるであろう。
【００４１】
【発明の実施の形態】
図５は本発明の第１実施例になる半導体装置１１０を示す。電子回路モジュール１１０は、下面にバンプ端子１４１が配されたＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０と、下面に半田ボール１１４が配された回路基板１１３と、薄膜コンデンサ付き基板部材１６０と、ヒートシンク１１７と、アルミ電解コンデンサ１１８と、タンタルコンデンサ１１９と、セラミックコンデンサ１２０とを有する。
【００４２】
ＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０は、バンプ端子１４１を利用して回路基板１１３の上面にフリップチップ実装されている。半導体ベアチップ１４０と回路基板１１３との間は、封止材１３９によって封止されていてもよい。回路基板１１３は、半田ボール１１４を利用してメインボード１１５上に実装されている。半導体ベアチップ１４０の上面１４０Ａには絶縁性であり熱伝導性が良好な接合材１２１によって薄膜コンデンサ付き基板部材１６０の薄膜コンデンサ側が固定してあり、更に薄膜コンデンサ付き基板部材１６０の上面には熱伝導性接合材１２２によってヒートシンク１１７が固定してある。
【００４３】
アルミ電解コンデンサ１１８及びタンタルコンデンサ１１９はメインボード１１５上に、セラミックコンデンサ１２０は基板１１３上に実装してある。
【００４４】
アルミ電解コンデンサ１１８、タンタルコンデンサ１１９、及びセラミックコンデンサ１２０は、ＶＧインピーダンスＺを小さくするために、図７に示すように、半導体ベアチップ１４０の電源端子１４５とグランド端子１４６との間に接続してある。コンデンサの浮遊インダクタンス値が、ＶＧインピーダンスＺを小さく保つ周波数帯域、即ち、有効に働く周波数帯域を決める。
【００４５】
アルミ電解コンデンサ１１８は、大容量であり、浮遊インダクタンスは大きい。タンタルコンデンサ１１９は、中容量であり、浮遊インダクタンスは中程度である。セラミックコンデンサ１２０は、小容量であり、浮遊インダクタンスは小さい。
【００４６】
アルミ電解コンデンサ１１８は、浮遊インダクタンスが大きいため、有効に働く周波数帯域が低く、アルミ電解コンデンサ１１８のＶＧインピーダンスＺの周波数特性は、図２２を参照して分かるように、図８中、線ＸＩで示すようになり、特に低周波数帯域においてＶＧインピーダンスＺを低く保つ。タンタルコンデンサ１１９は、浮遊インダクタンスが中程度であるため、有効に働く周波数帯域は高く、タンタルコンデンサ１１９のＶＧインピーダンスＺの周波数特性は、図８中、線ＸＩＩで示すようになり、例えば数ＭＨｚ中程の周波数帯域においてＶＧインピーダンスＺを低くする。セラミックコンデンサ１２０は、浮遊インダクタンスが小さいため、有効に働く周波数帯域は更に高く、セラミックコンデンサ２０ＡのＶＧインピーダンスＺの周波数特性は、図８中、線ＸＩＩＩで示すようになり、例えば数１０ＭＨｚ〜１００ＭＨｚの高い周波数帯域においてＶＧインピーダンスＺを低くする。
【００４７】
また、半導体ベアチップ１４０自体に薄い膜によってコンデンサが形成されている。この半導体ベアチップ内蔵コンデンサは、浮遊インダクタンスが僅かであるため、有効に働く周波数帯域は更に高く、半導体ベアチップ内蔵コンデンサのＶＧインピーダンスＺの周波数特性は、図８中、線ＸＩＶで示すようになり、例えば数ＧＨｚより更に高い周波数帯域においてＶＧインピーダンスＺを低くする。
【００４８】
以上の構成は、図１に示す従来の半導体装置１０と略同じである。
【００４９】
次に、半導体ベアチップ１４０について説明する。
【００５０】
この半導体ベアチップ１４０は、その一部を拡大して示すと図６に示す構造を有する。半導体ベアチップ１４０は、研磨されて薄くされた薄シリコンチップ基板１４２と、シリコンチップ基板１４２の下面に形成されているＣＭＯＳ型ＬＳ１回路構造部１４３と、ＣＭＯＳ型ＬＳＩ回路１４２の下面の電極パッド１４４上に配されているバンプ端子１４１と、ビアホール構造の電源端子１４５と、ビアホール構造のグランド端子１４６とよりなる構造である。ビアホール構造電源端子１４５は、薄シリコンチップ基板１４２を貫通して、且つＣＭＯＳ型ＬＳＩ回路構造部１４３の電源パターン１４３ｖと電気的に接続されて形成してある。ビアホール構造グランド端子１４６は、薄シリコンチップ基板１４２を貫通して、且つＣＭＯＳ型ＬＳＩ回路構造部１４３のグランド層１４３Ｇと電気的に接続されて形成してある。
【００５１】
この構造の半導体ベアチップ１４０は、図１０Ａ乃至１０Ｆで示すように製造される。先ず、図１０Ａに示すように、シリコンチップ基板１４７の下面にウェハプロセスでＣＭＯＳ型ＬＳＩ回路構造部１４３の形成を終えたシリコンチップ基板１４７をウェハ状態か切断後に研磨盤１４８で研磨して、シリコンチップ基板１４７を薄くし、薄シリコンチップ基板１４２として図１０Ｂに示すものを得る。次いで、図１０Ｃに示すように、薄シリコンチップ基板１４２の上面側よりエッチングを行なって、薄シリコンチップ基板１４２の下面にまで到るホール１４９を形成する。次いで、図１０Ｄに示す各ホール１４９の内周面に、ＳｉＯ２等の絶縁膜１５０を形成する。次いで、図１０Ｅに示すように、蒸着等によって、各ホール１４９の内周面の絶縁膜１５０の表面にアルミニウム等の金属を被着させて各ホール１４９を埋めて、ビアホール構造電源端子１４５及びビアホール構造グランド端子１４６を形成する。最後に、ＣＭＯＳ型ＬＳＩ回路構造部１４３の各電極パッド１４４上にバンプ端子１４１を形成する。ビアホール構造電源端子１４５の位置は電源用バンプ端子１４１ｖの位置と対応しており、ビアホール構造グランド端子１４６の位置はグランド用バンプ端子１４１Ｇの位置と対応している。
【００５２】
次に、薄膜コンデンサ付き基板部材１６０について説明する。
【００５３】
この薄膜コンデンサ付き基板部材１６０は、その一部を拡大して示すと図６に示す構造を有する。薄膜コンデンサ付き基板部材１６０は、良熱伝導性であり且つ絶縁性を有するセラミック製の基板１６１と、この基板１６１の下面の薄膜構造のコンデンサ１６２と、薄膜構造コンデンサ１６２の下面の保護絶縁膜１６３と、端子１６４、１６５とを有する構造である。薄膜構造のコンデンサ１６２は、基板１６１の下面の導体層１６６と、導体層１６６上の絶縁層１６７と、絶縁層１６７上の導体層１６８とよりなり、導体層１６６と導体層１６８とが絶縁層１６７を挟んで対向する構造である。端子１６４及び１６５は、夫々電源端子用ビアホール１４５及びグランド端子用ビアホール１４６の位置に対応するように配されている。
【００５４】
端子１６４は、導体層１６６に立って絶縁層１６７を貫通しているビア１６９と、ビア１６９の端の接続パッド１７０と、接続パッド１７０より立って保護絶縁膜１６３を貫通しているビア１７１と、ビア１７１の端に位置して保護絶縁膜１６３の表面に露出している接続パッド１７２とよりなる構成である。
【００５５】
端子１６５は、導体層１６８に立って保護絶縁膜１６３を貫通しているビア１７３と、ビア１７３の端に位置して保護絶縁膜１６３の表面に露出している接続パッド１７４とよりなる構成である。
【００５６】
この薄膜構造のコンデンサ１６２の製造方法については後述する。
【００５７】
上記の薄膜コンデンサ付き基板部材１６０は、接合材１２１によってＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０の上面に接着してあり、且つ、端子１６４の端の接続パッド１７２とビアホール構造電源端子１４５との間、及び端子１６５の端の接続パッド１７７とビアホール構造グランド端子１４６との間は夫々導電性接着剤１２３によって接着してあり、電気的にも接続されている。即ち、図７に示すように、薄膜構造のコンデンサ６２が、半導体ベアチップ４０の電源端子１４５とグランド端子１４６との間に接続してある。実際には、ビアホール構造電源端子１４５、ビアホール構造グランド端子１４６、端子１６４、１６５は夫々複数形成してあり、薄膜構造のコンデンサ１６２と半導体ベアチップ１４０との電気的接続個所は多い。
【００５８】
ここで、薄膜構造のコンデンサ６２は容量が例えば１μＦ以上と大きい。また、端子１６４及び端子１６５が夫々ビアホール構造電源端子１４５とビアホール構造グランド端子１４６とに直接に接続されているため、電気的接続の方向は専ら厚さ方向となり、電気的接続の経路は極く短い。よって、薄膜構造のコンデンサ６２のインダクタンスは小さい。更には、接続される個所が多いため、インダクタンスは更に小さい。
【００５９】
よって、薄膜構造のコンデンサ６２のＶＧインピーダンスＺの周波数特性は、図２２を参照して分かるように、図８中、線ＸＶＩＩで示すようになり、１００ＭＨｚより更に高い周波数帯域、例えば１〜３ＧＨｚの周波数帯域において、即ち、図４中、改善が必要である周波数帯域１２７において、ＶＧインピーダンスＺを低くする。
【００６０】
上記の半導体装置１１０のＶＧインピーダンスＺの周波数特性は、前記の線ＸＩ，ＸＩＩ，ＸＩＩＩ，ＸＩＶで示す周波数特性を加え合わせた特性に、上記の線ＸＶＩＩで示す周波数特性を加えた特性、即ち、図９に線ＸＶで示す特性となる。図９の線ＸＶより分かるように、線ＶＩＩで示す周波数特性を加えることによって、図４中、改善が必要である周波数帯域２７のＶＧインピーダンスＺが低下され、使用される周波数帯域１２６の全体に亘って、ＶＧインピーダンスＺが、線ＶＩで示す許容ＡＣノイズ電圧値より低く抑えられた状態が得られる。
【００６１】
これによって、半導体装置１１０は、例えば１．５Ｖ又は１Ｖという低い動作電源電圧で、図１に示す従来の半導体装置１０に比べて高い信頼性で動作する。
【００６２】
また、薄膜構造のコンデンサ６２と半導体ベアチップ４０との間の電気的接続の経路は極く短いため、電気的接続の経路は低周波帯域のＡＣノイズや他のＬＳＩからのＡＣノイズが受けにくくなっている。このことも、半導体装置１１０の動作の信頼性を向上させている。
【００６３】
なお、ＣＭＯＳ型ＬＳＩが、半導体ベアチップが合成樹脂によってパッケージされてリード端子が突き出た構造である場合には、各リード端子が有するインダクタンスが大きいため、使用される周波数帯域１２６のうちの或る周波数領域でＶＧインピーダンスが増えてしまい、上記の要求を満たすことは困難である。そこで、ＣＭＯＳ型ＬＳＩは、インダクタンスを小さくすることが可能である構造、即ち、半導体ベアチップであってフリップチップ実装が可能である構造が採用されている。また、フリップチップ実装方式は、バンプ端子が半導体ベアチップの裏面に配されるため、バンプ端子の数を増やすことが可能であり、ＣＭＯＳ型ＬＳＩの高集積化にも対応することが可能である。
【００６４】
また、半導体装置１１０において、半導体ベアチップ４０で発生した熱は、薄膜コンデンサ付き基板部材１６０に伝導され基板１６１に拡散され、ヒートシンク１１７に伝導され、ヒートシンク１１７の表面から空気中に放熱される。よって、半導体ベアチップ４０は効率的に冷却される。
【００６５】
次に、薄膜構造のコンデンサ１６２の製造方法について、図１１Ａ乃至１１Ｈ、及び図１２Ａ乃至１２Ｇを参照して説明する。
【００６６】
先ず、図１１Ａに示すように、セラミック製の基板１６１の下面に、密着性を高めるためにＴｉをスパッタし、その後にＣｕをメッキして導体層１６６を形成する。次いで、図１１Ｂに示すように、導体層１６６の表面に比誘電率の高い絶縁体を必要に応じて数度にわけてコーティングし、その後に焼き付けて、絶縁層１６７を形成する。次いで、図１１Ｃに示すように、レーザ１８０を照射して絶縁層１６７に穴１８１をあける。次いで、図１１Ｄに示すように、表面の炭化物及び残渣を除去し、その後に、Ｃｕメッキを行う。これによって、絶縁層１６７の表面に導体層１６８が形成され、導体層１６６と導体層１６８とが絶縁層１６７を挟んだ状態となって、薄膜構造のコンデンサ１６２の基本的な構造が形成される。また、穴１８１を埋めたＣｕメッキ部が、ビア１６９を形成する。次いで、図１１Ｅに示すように、レジスト１８２を塗布し、上記ビア１６９に対応するパターンを有するマスク１８３を使用して露光を行い、続いて、図１１Ｆに示すように、現像を行う。次いで、図１１Ｇに示すように、エッチングを行なって、導体層１６８のうちビア１６９を囲む部分を除去し、続いて、図１１Ｈに示すように、レジスト１８２を剥離する。これによって接続パッド１７０が形成される。
【００６７】
次いで、図１２Ａに示すように、表面に感光性エポキシまたは感光性ポリイミド１８４を塗布し、所定のパターンを有するマスク１８５を使用して露光を行い、続いて、図１２Ｂに示すように、現像を行って、接続パッド１７０の個所に穴１８５を形成し、別の個所に穴１８６を形成する。次いで、図１２Ｃに示すように、Ｃｕメッキを行う。これによって、Ｃｕ膜１８７が形成され、また、穴１８５を埋めたＣｕ膜がビア１７１を形成し、穴１８６を埋めたＣｕ膜がビア１７３を形成する。
【００６８】
次いで、図１２Ｄに示すように、レジスト１８８を塗布し、上記ビア１７１、１７３に対応するパターンを有するマスク１８９を使用して露光を行い、続いて、図１２Ｅに示すように、現像を行う。次いで、図１２Ｆに示すように、エッチングを行なって、導体層１８８のうちビア１７１，１７３を囲む部分を除去し、続いて、図１２Ｇに示すように、レジスト１８８を剥離する。これによって接続パッド１７２、１７４が形成されて、端子１６４及び１６５が完成する。これによって、薄膜構造のコンデンサ１６２が完成し、薄膜コンデンサ付き基板部材１６０が完成する。
【００６９】
上記のように薄膜構造のコンデンサ１６２は基板１６１上に形成されるため、回路基板１１３とは別個独立に製造され、回路基板１１３の製造の歩留りに影響を与えない。よって、半導体装置１１０は、生産性良く製造される。
【００７０】
また、薄膜コンデンサ付き基板部材１６０は、実際には、図１３に示すように、母基材ウェハ１９０の表面に複数個レイアウトして形成して、最後に切り出すことによって製造される。
【００７１】
次に、本発明の第２実施例になる半導体装置１１０Ａについて、図１４を参照して説明する。
【００７２】
図１４及び図１５に示す半導体装置１１０Ａは、図５及び図７に示す半導体装置１１０とは、セラミックコンデンサ１２０が設けられていない点で相違する。
【００７３】
薄膜コンデンサ付き基板部材１６０Ａの薄膜構造のコンデンサ１６２Ａは、ＶＧインピーダンスＺの周波数特性が、図１６中、線ＸＶＩＩＡで示すようになるように、即ち、線ＸＩＩで示す周波数特性の一部にかかるように構成してある。薄膜構造のコンデンサ１６２ＡがこのようなＶＧインピーダンスＺの周波数特性を有していることによって、セラミックコンデンサ１２０は省略されている。
【００７４】
上記の半導体装置１１０ＡのＶＧインピーダンスＺの周波数特性は、前記の線ＸＩ，ＸＩＩ，ＸＩＶで示す周波数特性を加え合わせた特性に、上記のＸＶＩＩＡで示す周波数特性を加えた特性、即ち、図１６に線ＸＶＡで示す特性となる。図１６の線ＸＶＡより分かるように、図４中、改善が必要である周波数帯域２７のＶＧインピーダンスＺが低下され、且つ、線ＸＩＩで示す周波数特性のうちの高周波数側の部分が抑えられて、使用される周波数帯域１２６の全体に亘って、ＶＧインピーダンスＺが、線ＶＩで示す許容ＡＣノイズ電圧値より低く抑えられたものとなる。
【００７５】
これによって、半導体装置１１０Ａは、例えば１．５Ｖ又は１Ｖという低い動作電源電圧で、従来の半導体装置１０に比べて高い信頼性で動作する。
【００７６】
次に、本発明の第３実施例になる半導体装置１１０Ｂについて、図１８を参照して説明する。
【００７７】
半導体装置１１０Ｂは、ＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０と、流れる電流が少ない半導体ベアチップ２０１とが混在している構造である。即ち、半導体装置１１０Ｂは、下面にピン端子２００が突き出て並んでいる回路基板１１３Ｂと、回路基板１１３Ｂの上面にフリップチップ実装してあるＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０と、半導体ベアチップ１４０上に重ねて実装してある薄膜コンデンサ付き基板部材１６０と、半導体ベアチップ１４０と並んで回路基板１１３Ｂの上面にフリップチップ実装してある半導体ベアチップ２０１と、薄膜コンデンサ付き基板部材１６０及び半導体ベアチップ２０１の上面に共通に接着してあるヒートシンク１１７Ｂとよりなる構成である。
【００７８】
半導体ベアチップ２０１は、半導体ベアチップ１４０と薄膜コンデンサ付き基板部材１６０とを合わせた厚さである。これによって、ヒートシンク１１７Ｂが薄膜コンデンサ付き基板部材１６０及び半導体ベアチップ２０１の上面に共通に接着してある。ヒートシンク１１７Ｂの端部は、回路基板１１３Ｂ上に固定してある。
【００７９】
半導体ベアチップ１４０には薄膜コンデンサ付き基板部材１６０上の薄膜コンデンサ１６２が電気的に接続されており、半導体ベアチップ１４０のＣＭＯＳ型ＬＳＩ回路構造部は、従来に比べて低い動作電源電圧でもＡＣノイズの影響を受けずに高い信頼性で動作する。
【００８０】
半導体ベアチップ２０１は流れる電流が少ない性質のものである。よって、ＶＧインピーダンスＺが少し高くても、ＡＣノイズの影響を受けにくい。
【００８１】
次に、本発明の第４実施例になる半導体装置１１０Ｃについて、図１９を参照して説明する。
【００８２】
この半導体装置１１０Ｃは、大略、下面に半田ボール１１４が配された回路基板１１３Ｃと、下面にバンプ端子１４１Ｃを利用して、回路基板１１３Ｃの上面にフリップチップ実装してあるＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０Ｃと、この半導体ベアチップ１４０Ｃの上面に接着してある薄膜コンデンサ付き基板部材１６０Ｃとよりなる構成である。
【００８３】
ＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０Ｃは、シリコンチップ基板１４７Ｃの下面にＣＭＯＳ型ＬＳＩ回路構造部１４３Ｃが形成されており、ＣＭＯＳ型ＬＳＩ回路構造部１４３Ｃの下面にバンプ端子１４１Ｃが並んでいる構成である。シリコンチップ基板１４７Ｃは、通常の厚さであり、且つ、ビアホール構造の端子は有していない。
【００８４】
半導体装置１１０Ｃは、回路基板１１３Ｃの下面の半田ボール１１４Ｃを利用してメインボード１１５Ｃ上に実装されている。
【００８５】
この薄膜コンデンサ付き基板部材１６０Ｃは、良導電性及び良伝熱性を有する基板１６１Ｃの下面に薄膜構造のコンデンサ１６２Ｃを有する構造である。基板１６１Ｃの材質は、銅合金、アルミニウム合金、金属を含浸したカーボン材などが使用される。薄膜構造コンデンサ１６２Ｃは、基板１６１Ｃの下面の導体層１６６Ｃと、導体層１６６Ｃ上の絶縁層１６７Ｃと、絶縁層１６７Ｃ上の導体層１６８Ｃとよりなり、導体層１６６Ｃと導体層１６８Ｃとが絶縁層１６７Ｃを挟んで対向する構造である。
【００８６】
薄膜コンデンサ付き基板部材１６０Ｃは、導体層１６８Ｃ側を、導電性且つ熱伝導性を有する接着剤２１０で半導体ベアチップ１４０Ｃの上面に接着されている。
【００８７】
薄膜コンデンサ付き基板部材１６０Ｃの基板１６１Ｃの上面と、回路基板１１３の上面の電源端子２１１との間が可撓性端子２１２によって電気的に接続してある。可撓性端子２１２と電源端子２１１とは半田又は導電性接着剤によって接続されている。
【００８８】
よって、薄膜構造コンデンサ１６２Ｃの導体層１６８Ｃは、接着剤２１０、シリコンチップ基板１４７Ｃを介してＣＭＯＳ型ＬＳＩ回路構造部１４３Ｃのグランド層と電気的に接続されている。薄膜構造コンデンサ１６２Ｃの導体層１６６Ｃは、基板１６１Ｃ、可撓性端子２１２、回路基板１１３Ｃのパターン、バンプ端子１４１Ｃを介してＣＭＯＳ型ＬＳＩ回路構造部１４３Ｃの電源層と電気的に接続されている。よって、薄膜構造コンデンサ１６２Ｃは、図７に示すと同じくＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０Ｃに、インダクタンスを小さくされて電気的に接続されている。
【００８９】
これにより、半導体装置１１０Ｃは、ＶＧインピーダンスＺが低くなるように電気的特性が改善され、例えば１．５Ｖ又は１Ｖという低い動作電源電圧でも高い信頼性で動作する。
【００９０】
次に、本発明の第５実施例になる半導体装置１１０Ｄについて、図２０を参照して説明する。
【００９１】
この半導体装置１１０Ｄは、薄膜コンデンサ付き基板部材１６０Ｄの基板１６１Ｄが良伝熱性を有するが絶縁性である点が相違し、それ以外は、図１８に示す半導体装置１１０Ｃと略同じである。図１９中、図１８に示す構成部分と対応する構成部分には添字「Ｄ」を付した同じ符号を付し、その説明は省略する。
【００９２】
基板１６１Ｄの材質は、窒化アルミニウム、窒化珪素、シリコンカーバイド、窒化硼素、アルミナのうちのいずれか一つである。
【００９３】
薄膜コンデンサ付き基板部材１６０Ｄは、半導体ベアチップ１４０Ｃよりひと回り大きく、半導体ベアチップ１４０Ｃより張り出ている。導体層１６６Ｄのうち、この張り出ている個所と、回路基板１１３Ｃの上面の電源端子２１１Ｄとの間が可撓性端子２１２Ｄによって電気的に接続してある。可撓性端子２１２Ｄは複数個所に設けてある。
【００９４】
よって、薄膜構造コンデンサ１６２Ｄの導体層１６８Ｄは、接着剤２１０Ｄ、シリコンチップ基板１４７Ｄを介してＣＭＯＳ型ＬＳＩ回路構造部１４３Ｄのグランド層と電気的に接続されている。薄膜構造コンデンサ１６２Ｄの導体層１６６Ｄは、複数の可撓性端子２１２Ｄ、回路基板１１３Ｄのパターン、バンプ端子１４１Ｄを介してＣＭＯＳ型ＬＳＩ回路構造部１４３Ｃの電源層と電気的に接続されている。よって、薄膜構造コンデンサ１６２Ｄは、図７に示すと同じくＣＭＯＳ型ＬＳＩ半導体ベアチップ１４０Ｄに、インダクタンスを小さくされて電気的に接続されている。
【００９５】
これにより、半導体装置１１０Ｄは、ＶＧインピーダンスＺが低くなるように電気的特性が改善され、例えば１．５Ｖ又は１Ｖという低い動作電源電圧でも高い信頼性で動作する。
【図面の簡単な説明】
【図１】図１は従来の１例の半導体装置を示す図である。
【図２】図２は図１の半導体装置のＣＭＯＳ型ＬＳＩ半導体ベアチップに関連する回路を概略的に示す回路図である。
【図３】図３は図２の回路を構成する各コンデンサ等のＶＧインピーダンスの周波数特性を示す図である。
【図４】図４は図３の各コンデンサ等のＶＧインピーダンスの周波数特性を総合した特性を示す図である。
【図５】図５は本発明の第１実施例になる半導体装置を示す図である。
【図６】図６は図５中、円Ａで囲んだ部分を拡大して示す図である。
【図７】図７は図５の半導体装置のＣＭＯＳ型ＬＳＩ半導体ベアチップに関連する回路を概略的に示す回路図である。
【図８】図８は図７の回路を構成する各コンデンサ等のＶＧインピーダンスの周波数特性を示す図である。
【図９】図９は図７の各コンデンサ等のＶＧインピーダンスの周波数特性を総合した特性を示す図である。
【図１０Ａ】図１０Ａは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１０Ｂ】図１０Ｂは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１０Ｃ】図１０Ｃは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１０Ｄ】図１０Ｄは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１０Ｅ】図１０Ｅは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１０Ｆ】図１０Ｆは、ＣＭＯＳ型ＬＳＩ半導体ベアチップの製造工程を示す図である。
【図１１Ａ】図１１Ａは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｂ】図１１Ｂは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｃ】図１１Ｃは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｄ】図１１Ｄは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｅ】図１１Ｅは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｆ】図１１Ｆは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｇ】図１１Ｇは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１１Ｈ】図１１Ｈは、薄膜コンデンサ付き基板部材の途中までの製造工程を示す図である。
【図１２Ａ】図１２Ａは、図１１Ｈに続く、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｂ】図１２Ｂは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｃ】図１２Ｃは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｄ】図１２Ｄは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｅ】図１２Ｅは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｆ】図１２Ｆは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１２Ｇ】図１２Ｇは、薄膜コンデンサ付き基板部材の完成までの製造工程を示す図である。
【図１３】図１３は薄膜コンデンサ付き基板部材が切り出されるウェハを示す図である。
【図１４】図１４は本発明の第２実施例になる半導体装置を示す図である。
【図１５】図１５は図１４の半導体装置のＣＭＯＳ型ＬＳＩ半導体ベアチップに関連する回路を概略的に示す回路図である。
【図１６】図１６は図１４の回路を構成する各コンデンサ等のＶＧインピーダンスの周波数特性を示す図である。
【図１７】図１７は図１６の各コンデンサ等のＶＧインピーダンスの周波数特性を総合した特性を示す図である。
【図１８】図１８は本発明の第３実施例になる半導体装置を示す図である。
【図１９】図１９は本発明の第４実施例になる半導体装置を示す図である。
【図２０】図２０は本発明の第５実施例になる半導体装置を示す図である。
【図２１】図２１はコンデンサのＶＧインピーダンスの周波数特性を示す図である。

Claims (5)

  1. 回路基板上に下面がフリップチップ実装された半導体ベアチップと、
    絶縁性の基板、前記基板の下面に形成された薄膜構造コンデンサ、前記薄膜構造コンデンサの下面に形成された保護絶縁膜からなる薄膜構造コンデンサ付き基板部材と、
    を有する半導体装置であって、
    前記薄膜構造コンデンサ付き基板部材は、前記薄膜構造コンデンサを前記半導体ベアチップの上面に接合されて搭載されており、前記薄膜構造コンデンサが前記半導体ベアチップの電源端子とグランド端子との間に電気的に接続され、前記薄膜構造コンデンサ付き基板部材の前記基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記基板に接合したヒートシンクを有することを特徴とする半導体装置。
  2. 上面に電源端子及びグランド端子を有する構造であり、回路基板上に下面がフリップチップ実装された半導体ベアチップと、
    絶縁性の基板、前記基板の下面に形成された薄膜構造コンデンサ、前記薄膜構造コンデンサの下面に形成された保護絶縁膜からなり、前記薄膜構造コンデンサが、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子に対応する端子を有する構成である薄膜構造コンデンサ付き基板部材と、
    を有する半導体装置であって、
    前記薄膜構造コンデンサ付き基板部材は、前記薄膜構造コンデンサの端子を前記半導体ベアチップの電源端子及びグランド端子と電気的に接続されて、前記薄膜構造コンデンサを前記半導体ベアチップの上面に接合されて搭載され、前記薄膜構造コンデンサ付き基板部材の前記基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記基板に接合したヒートシンクを有することを特徴とする半導体装置。
  3. 請求項２の半導体装置において、前記半導体ベアチップの上面の電源端子及びグランド端子は夫々複数形成してあり、前記薄膜構造コンデンサ付き基板部材の前記薄膜構造コンデンサは、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子に対応する数の端子を有し、前記薄膜構造コンデンサの各端子が前記半導体ベアチップの電源端子及びグランド端子と電気的に接続されることを特徴とする半導体装置。
  4. 請求項１又は２の半導体装置において、前記半導体ベアチップの電源端子とグランド端子との間に電気的に接続されて、前記回路基板上に実装されたコンデンサ素子を更に有することを特徴とする半導体装置。
  5. 上面に電源端子及びグランド端子を有し、回路基板上に下面がフリップチップ実装された半導体ベアチップの上面に接合される薄膜構造コンデンサ付き基板部材であって、
    絶縁性の基板と、前記基板の下面に形成された薄膜構造コンデンサと、前記薄膜構造コンデンサの下面に形成された保護絶縁膜とからなり、前記薄膜構造コンデンサは、前記保護絶縁膜の下面に前記半導体ベアチップの電源端子及びグランド端子と対応する配置で配された端子を有し、前記絶縁性の基板は良熱伝導体であり、前記薄膜構造コンデンサ付き基板部材は前記絶縁性の基板に接合したヒートシンクを有することを特徴とする薄膜構造コンデンサ付き基板部材。
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