JP2008085362A - 半導体装置及び半導体モジュール - Google Patents

Abstract

【課題】半導体装置の実装効率を向上する。
【解決手段】表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、前記半導体基板の裏面側の前記インダクタの形成位置と相反する前記半導体基板の表面側の位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、を有する半導体装置である。
【選択図】図６

Description

この発明は、半導体装置及び半導体モジュールに関し、とくに半導体装置の実装効率を向上する技術に関する。

携帯機器の小型化、多機能化に伴い、半導体装置にはより一層の実装効率向上が求められている。例えば特許文献１には、チップサイズを増大させることなく、所望の容量値、あるいは所望のインダクタンス値を得ることが可能なガリウム砒素（ＧａＡｓ）ＭＭＩＣ等の集積回路（ＩＣ）が開示されている。
特開平８−９７３７５号公報

ところで、電子デバイスに与える影響を考慮して、通常は半導体装置を構成している半導体基板のうち電子デバイスが形成される側の面（以下、表面という）には、インダクタや容量素子、抵抗素子等の回路素子を配置しないように設計がなされる。また半導体装置を携帯機器等の対象機器の回路基板に実装した状態では、半導体基板と回路基板との間に隙間がほとんど存在せず、半導体基板の裏面側に回路素子を設けることは困難である。このように、半導体装置の実装効率の向上に際しては、電子デバイスに与える影響や、半導体装置の対象機器への実装状態を考慮する必要がある。

本発明はこのような背景に鑑みてなされたもので、半導体装置の実装効率を向上することができる半導体装置を提供することを目的とする。

上記目的を達成するための本発明のうちの主たる発明は、表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、前記半導体基板の裏面側の前記インダクタの形成位置と相反する前記半導体基板の表面側の位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、を有してなる半導体装置である。

尚、半導体基板の表面側に形成されることは、この半導体基板の表面の上に形成されることと、この半導体基板の厚さ方向中央から表面の側に形成されることとの何れを意味してもよい。

この半導体装置によれば、インダクタと相互インダクタンス結合し得る主たる導電体は、当該半導体基板を挟んでインダクタと相反する位置に形成される導電パターンとなる。よって、半導体装置単体においてインダクタが所定のインダクタンス特性を有するように予め導電パターンを設計しておけば、この半導体装置を例えば導電体等から遠ざけて実装する限り、インダクタの所定のインダクタンス特性が保持される。インダクタンスが安定に保持されれば、電子デバイスに対するインダクタの干渉がたとえある場合でも、この度合いを一定に保持できることになる。従って、この半導体装置によれば、電子デバイスを不安定にするようなインダクタの干渉を抑制しつつ、実装効率を向上させることができる。

また、上記目的を達成するための本発明のうちの主たる発明は、表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、前記半導体基板の裏面側の前記インダクタの形成位置と対向する位置に絶縁材料を介して形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、を有してなる半導体装置である。

この半導体装置によれば、インダクタと相互インダクタンス結合し得る主たる導電体は、絶縁材料を挟んでインダクタと対向するように形成される導電パターンとなる。よって、半導体装置単体においてインダクタが所定のインダクタンス特性を有するように予め導電パターンを設計しておけば、インダクタの所定のインダクタンス特性が保持される。また、この半導体装置によれば、半導体基板は、表面側から裏面側へ向かう磁力線を遮蔽し、導電パターンは、裏面側から表面側へ向かう磁力線を遮蔽するため、インダクタの所定のインダクタンス特性が保持される。インダクタンスが安定に保持されれば、電子デバイスに対するインダクタの干渉の度合いを一定に保持できることになる。従って、この半導体装置によれば、電子デバイスを不安定にするようなインダクタの干渉を抑制しつつ、実装効率を向上させることができる。

また、上記目的を達成するための本発明のうちの主たる発明は、表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、を有する半導体装置と、前記半導体基板の裏面側の前記インダクタの形成位置と対向する位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンを有し、前記半導体装置が実装される実装基板と、からなる半導体モジュールである。

この半導体モジュールによれば、インダクタと相互インダクタンス結合し得る主たる導電体は、実装基板上におけるインダクタの形成位置と対向する位置に形成される導電パターンとなる。よって、半導体装置を実装基板に実装するに際し、インダクタが所定のインダクタンス特性を有するように実装基板上の導電パターンを設計すれば、インダクタの所定のインダクタンス特性が保持される。また、この半導体モジュールによれば、半導体基板は、表面側から裏面側へ向かう磁力線を遮蔽し、導電パターンは、裏面側から表面側へ向かう磁力線を遮蔽するため、インダクタの所定のインダクタンス特性が保持される。インダクタンスが安定に保持されれば、電子デバイスに対するインダクタの干渉の度合いを一定に保持できることになる。従って、この半導体モジュールによれば、電子デバイスを不安定にするようなインダクタの干渉を抑制しつつ、半導体装置の実装効率を向上させることができる。

本発明によれば、半導体装置の実装効率を向上することができる。

図１に一実施形態として説明する半導体装置１の断面模式図を示している。シリコン（Ｓｉ）からなる半導体基板１０の所定位置に、半導体基板１０を表面１１から裏面１２に貫通して設けられた貫通電極１３が形成されている。半導体基板１０の表面１１には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、リニア（バイポーラ）、バイＣＭＯＳ、ＭＯＳ、ディスクリート等の素子や集積回路等である電子デバイス１４が形成されている。電子デバイス１４は、例えば半導体基板１０に熱酸化法やＣＶＤ（Chemical Vapor Deposition）、スパッタ、リソグラフィ、不純物拡散等の各種前工程を行うことにより形成されたものである。

半導体基板１０の裏面１２側の貫通電極１３が形成される部分には、配線パターン（以下、裏面パターン１５という）が形成されている。もし半導体基板１０が接地されている場合、裏面パターン１５は半導体基板１０から電気的に絶縁されている必要があるため、この裏面パターン１５は、シリコン酸化膜（ＳｉＯ_２）や絶縁性樹脂等を介して、半導体基板１０上に形成される。一方、半導体基板１０がコレクタ電極として機能し、裏面パターン１５がこのコレクタ電極と電気的に接続される場合には、裏面パターン１５と半導体基板１０とは同電位になるため、絶縁処理は不要である。裏面パターン１５の素材としては、例えば銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、又はこれらの合金等が用いられる。半導体基板１０の裏面１２側には、裏面パターン１５に接続する、回路素子１６（例えば抵抗やインダクタ、コンデンサ等の受動素子）が設けられている。回路素子１６は、ワイヤーボンディング１９を介して裏面パターン１５の所定位置に接続されている。なお、ワイヤーボンディング１９だけでなく、回路素子１６は、導電ペースト又はろう材等によって裏面パターン１５に固着又は接続されることもある。

半導体基板１０の表面１１側の、貫通電極１３が形成される部分には、電子デバイス１４のボンディングパッドとなる配線パターン（以下、表面パターン１７という）が形成されている。なお、表面パターン１７の素材としては、例えば、銅、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、又はこれらの合金等が用いられる。半導体基板１０の表面１１の上記ボンディングパッドとなる部分以外の部分には、ソルダーレジスト２０が施されている。また表面パターン１７のボンディングパッドとなる部分には、はんだバンプ１８が形成されている。この表面パターン１７は、図示の都合上、シリコン（Ｓｉ）からなる半導体基板１０に直接形成されて、いわゆる活性領域とコンタクトしているが、実際には、電気的に絶縁が必要とされる活性領域とは少なくとも一層の絶縁膜を介して形成されている。

以上の構成からなる半導体装置１を、例えば携帯機器の回路基板に実装しようとする場合には、半導体基板１０の表面１１側、すなわち電子デバイス１４が形成されている（はんだバンプ１８が形成されている）半導体基板１０の表面１１側を携帯機器の回路基板に対向させるようにして、すなわちフェイスダウンさせた状態で実装することになる。ここで本実施形態の半導体装置１にあっては、電子デバイス１４に接続する回路素子１６を、貫通電極１３を介して半導体基板１０の裏面１２側に設け、一方、はんだバンプ１８はその表面１１側に設けるようにしているので、半導体基板１０の裏面１２側が回路素子１６を実装するためのスペースとして開放されることとなる。このため、本実施形態の半導体装置１にあっては、半導体基板１０の裏面１２側のスペースを有効に利用することができる。またこのことにより半導体装置１を小型化することが可能となる。また従来、実装することが難しかったサイズの大きな回路素子１６を実装することも可能となり、これにより設計自由度が増大する。

なお、本実施形態の半導体装置１にあっては、回路素子１６が裏面１２側に実装されているため、回路素子１６が電子デバイス１４に与える影響は回路素子１６を表面１１側に実装する場合に比べて少ない。このため、通常は周辺回路に対する影響が懸念される、例えばインダクタやコンデンサ等の受動素子を、回路素子１６として半導体装置１に設けることも可能である。なお、回路素子１６は、半導体装置１とは独立して動作する外付け部品であってもよいし、半導体装置１とともに動作する実装部品であってもよい。

ところで、上記回路素子１６は、チップ素子のような裏面パターン１５とは独立した構造のものに限られない。例えば上記回路素子１６は裏面パターン１５自体によって構成されるものであってもよい。図２Ａに裏面パターン１５自体によって構成される回路素子１６として、スパイラルインダクタ（平面状コイル）を設けた一例を示す。なお、半導体基板１０が薄い場合には、半導体基板１０の歪みにより回路素子１６の特性が変化することもあるので、例えば図２Ｂに示すように、半導体基板１０と裏面パターン１５との間に緩衝層２１を介在させるようにしてもよい。ここで緩衝層２１は、半導体基板１０の裏面１２側に設けられることになるため、電子デバイス１４に与える影響が少ない。従って緩衝層２１の素材として様々なものを選択できる。例えばＱ値の向上を目的としてピュアシリコン（Ｓｉ）等の比抵抗の小さなものを緩衝層２１の素材として用いることができる。また高周波特性を向上させるべく誘電率の低いものを選択してもよい。また応力を緩和すべく、樹脂シート等を緩衝層２１として用いてもよい。

次に、以上に説明した構造からなる半導体装置１の製造方法について説明する。なお、以下の説明では、半導体基板１０としてシリコン基板を用いるものとする。またベースとなるウェハとして、表面１１及び裏面１２に熱酸化法やプラズマＣＶＤ（Plasma Chemical Vapor Deposition）、スパッタリング法等により５μｍ厚のシリコン酸化膜（ＳｉＯ_２）による絶縁層１５５，１５６が施された、１３０μｍ厚のシリコンウェハを用いるものとする。また半導体基板１０の表面には、熱酸化法やＣＶＤ（Chemical Vapor Deposition）、スパッタ、リソグラフィ、不純物拡散等の前工程により、ＭＯＳ（Metal Oxide Semiconductor）構造又はＢＩＰ（Bipolar）構造の能動素子や集積回路等の電子デバイスが形成されているものとする。

図３に半導体基板１０に貫通電極１３を形成するプロセスを示している。貫通電極１３の形成に際しては、まず半導体基板１０の表面１１のうち、貫通電極１３が形成される部分（４０μｍ径）以外の部分にフォトレジストを施した後、四フッ化炭素（ＣＦ_４）等のエッチングガスを用いてエッチングを行い、貫通電極１３が形成される部分に形成されている絶縁層１５５を除去する。貫通電極１３が形成される部分に形成されている絶縁層１５５が除去された後の状態を図３（ａ）に示している。

次に六フッ化炭素（ＣＦ_６）等のエッチングガスを用いてエッチングを行うことにより、半導体基板１０に貫通孔１５１を形成する（図３（ｂ））。これにより貫通孔１５１の底部に絶縁層１５６が露出する。次に四フッ化炭素（ＣＦ_４）等のエッチングガスを用いてエッチングを行い、貫通孔１５１の底部に露出する部分となる部分の絶縁層１５６を除去する（図３（ｃ））。

次に貫通孔１５１の内側面に露出しているシリコン表面を絶縁すべく、貫通孔１５１の内側面にＣＶＤ（Chemical Vapor Deposition）、熱酸化法、スパッタ法等により、ＳｉＯ_２からなる絶縁膜１５７を形成する（図３（ｄ））。なお、この工程を行うことにより貫通孔１５１の底部に再びＳｉＯ_２１５８が付着してしまうこととなる。

次に貫通孔１５１の底部に付着したＳｉＯ_２１５８を除去する。この際、貫通孔１５１の表面１１近傍に形成されている絶縁膜１５７が剥がれてしまわないように、あらかじめＣＶＤ、熱酸化法、スパッタ法等により貫通孔１５１の表面１１近傍に保護膜１５９を形成しておく（図３（ｅ））。保護膜１５９を形成した後は、表面１１からエッチバックを行う。これにより貫通孔１５１の底部に形成されているＳｉＯ_２１５８が除去されることとなる。図３（ｆ）にＳｉＯ_２１５８が除去された後の状態を示す。

次にＣＶＤによって貫通孔１５１の内側面に、下から順にＴｉＮ、Ｃｕを形成してなるバリア層１５２（バリアシード層）を形成する（図３（ｇ））。次にバリア層１５２の表面に半導体基板１０の第２面側から導電材１５３をめっきする（図３（ｈ））。以上の工程を経ることにより、半導体基板１０に貫通電極１３が形成されることとなる。

次に以上のようにした貫通電極１３が形成された半導体基板１０の裏面１２に裏面パターン１５を形成する。図４に裏面パターン１５を形成する際のプロセスフローを示している。なお、同図では貫通電極１３は省略している。裏面パターン１５の形成に際しては、まず半導体基板１０の裏面１２全面に導電材となるＣｕをめっきする（Ｓ４１０）。次に裏面１２の全面にフォトレジストを施し（Ｓ４１１）、露光・現像を行って裏面パターン１５となる部分をマスクする（Ｓ４１２）。次にエッチングを行って、裏面パターン１５となる部分以外の部分のＣｕを除去する（Ｓ４１３）。次にフォトレジストを除去する（Ｓ４１４）。以上により半導体基板１０の第２面に裏面パターン１５が形成される。

次に半導体基板１０の表面１１に表面パターン１７を形成する。図５に表面パターン１７を形成する際のプロセスフローを示している。なお、同図では貫通電極１５は省略している。表面パターン１７の形成に際しては、まず半導体基板１０の表面１１全面に導電材となるＣｕをめっきする（Ｓ５１０）。次に表面１１にフォトレジストを施して（Ｓ５１１）、露光・現像を行うことにより表面パターン１７を形成する部分をマスクする（Ｓ５１２）。次にエッチングを行って表面パターン１７を形成する部分以外の部分に施されているＣｕを除去する（Ｓ５１３）。そして更にフォトレジストを除去する（Ｓ５１４）。以上により半導体基板１０の表面１１に表面パターン１７が形成される。

回路素子１６は、以上のプロセスを経た後、半導体基板１０に実装されることになる。また必要に応じて、回路素子１６と半導体基板１０間を電気的に接続するためのワイヤーボンディング１９等を介した配線処理が施される。なお、上述したスパイラルインダクタのように、裏面パターン１５自体によって構成される回路素子１６を設ける場合には、回路素子１６は、図４に示した裏面パターン１５の形成プロセスの過程で形成される。

以上のプロセスの後は、半導体基板１０の表面１１側及び裏面側１２にさらにソルダーレジスト２０が施される。また裏面側１２にははんだバンプ１８が形成される。その後、ダイシングを行ってチップ化することにより半導体基板１０が完成する。

なお、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。

例えば以上に説明した構造からなる半導体基板１０は、電子デバイス１４及び回路素子１６を造り込んだ後に貫通電極１３を形成することもできる。すなわち、まずシリコン基板に半導体製造プロセスを施して単相構造もしくは多層構造の電子デバイス１４を形成した後、回路素子１６を設ける。次に図３に示したプロセスを施して、裏面側１２から貫通電極１３を形成する。なお、このように電子デバイス１４及び回路素子１６を造り込んだ後に貫通電極１３を形成した場合には、貫通電極１３の底部に、例えば表面側１１に形成されている絶縁膜２０が露出することになる。

＝＝＝導電パターンを備えた半導体装置（１）＝＝＝
＜＜＜半導体装置単体＞＞＞
前述した半導体装置１（図２Ａ）のソルダーレジスト２０の表側において、回路素子１６であるスパイラルインダクタ（平面状コイル）と相反する面上に、以下述べるダミーパターン（導電パターン）２２０が設けられていてもよい。

図６の断面模式図に例示されるように、本実施の形態の半導体装置１’は、主として、電子デバイス１４０が形成された半導体基板１００と、貫通電極１３０と、コイル（インダクタ）１６０と、ダミーパターン２２０と、を備えて構成されている。ここで、半導体基板１００、貫通電極１３０、及びコイル１６０は、図２Ａに例示された半導体装置１における半導体基板１０、貫通電極１３、及び回路素子１６と同様の構成を備えたものである。図６に直接図示されてはいないが、コイル１６０は、裏面パターン１５０、貫通電極１３０、表面パターン１７０を介して、電子デバイス１４０に対し電気的に接続されている。また、半導体基板１００の表側（−Ｚ側）において、電子デバイス１４０のボンディングパッドとなる部分以外の部分に設けられたソルダーレジスト（絶縁材料）２００も前述したソルダーレジスト２０と同じ構成を備えたものである。

本実施の形態のダミーパターン２２０は、半導体基板１００の裏側（＋Ｚ側）のコイル１６０と相反するように、ソルダーレジスト２００の表側に設けられている。このダミーパターン２２０は、具体的には、例えば銅（Cu）を主材料とし、コイル１６０の輪郭と整合するようになっている。つまり、このダミーパターン２２０は、コイル１６０の外周枠と同じ又はこれを越えた位置に外縁を有するものである。また、例えば本実施の形態のコイル１６０が、半導体基板１００の裏面に並んだ複数のコイル（不図示）を接続した構成を有している場合、このダミーパターン２２０は、この複数のコイル全体の輪郭と整合するような形状を有している。これにより、後述するように、コイル１６０の動作時にもしコイル１６０から−Ｚ方向へ電磁界が発生した場合でも、これがダミーパターン２２０により吸収される。尚、本実施の形態のダミーパターン２２０は、ソルダーレジスト２００の表側に、例えば圧延銅箔が貼着されたものであってもよいし、或いは、例えば銅めっき形成されたものであってもよい。また、本実施の形態のダミーパターン２２０の主材料は、銅に限定されるものではなく、例えば、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、又はこれらの合金等が主材料であってもよい。

尚、図６に例示された半導体装置１’では、半導体基板１００の表面の内側（＋Ｚ側）に電子デバイス１４０が形成され、電子デバイス１４０の表面と対向するようにソルダーレジスト２０の層が形成され、更にこの層の表面と対向するように導電パターン２２０が形成されるものであったが、これに限定されるものではない。例えば、電子デバイス１４０は、半導体基板１００の表面において、インダクタ１６０と相反する位置からＸＹ方向に外れた位置に形成されていてもよい。この外れた位置とは、電子デバイス１４０とダミーパターン２２０とがＸＹ方向に全く重ならない位置Ｐ１（不図示）であってもよいし、電子デバイス１４０とダミーパターン２２０とがＸＹ方向に一部重なる位置Ｐ２（不図示）であってもよい。特に、位置Ｐ１における場合、電子デバイス１４０は、更に−Ｚ方向に突出するように形成されていてもよい。上記何れの場合でも、電子デバイス１４０とダミーパターン２２０とが電気的に絶縁されるように、ソルダーレジスト２００をパターン形成すればよい。特に、電子デバイス１４０が前記位置Ｐ１において−Ｚ方向に突出している場合、ソルダーレジスト２００及びダミーパターン２２０を、半導体基板１００の表面の上で電子デバイス１４０と例えば並列するようにパターン形成してもよい。

本実施の形態の半導体装置１’単体では、コイル１６０と相互インダクタンス結合し得る主たる導電体はダミーパターン２２０である。よって、半導体装置１’単体のコイル１６０が所定のインダクタンス特性を有するように例えばメーカ側で予めダミーパターン２２０を設計しておけば、例えばユーザ側で半導体装置１’を導電体等から遠ざけて実装する限り、コイル１６０の所定のインダクタンス特性が保持される。コイル１６０のインダクタンス特性が安定に保持されれば、電子デバイス１４０に対するコイル１６０の干渉がたとえある場合でも、この度合いを一定に保持できることになる。従って、本実施の形態の半導体装置１’によれば、電子デバイス１４０を不安定にするようなコイル１６０の干渉を抑制しつつ、実装効率を向上させることができる。

尚、前述した半導体装置１（図２Ｂ）の場合と同様に、半導体基板１００が薄い場合には半導体基板１００の歪みによりコイル１６０の特性が変化する虞があるため、半導体基板１００と裏面パターン１５０との間に前述した緩衝層２１（図２Ｂ）と同様の緩衝層（不図示）を介在させてもよい。この緩衝層には、例えば、Ｑ値の向上を目的としてピュアシリコン（Ｓｉ）等の比抵抗の小さなものを用いてもよいし、或いは、高周波特性を向上させるべく誘電率の低いものを用いてもよい。また、この緩衝層には、応力を緩和すべく、樹脂シート等を用いてもよい。

＜＜＜回路基板への実装＞＞＞
図７（ａ）の断面模式図に例示されるように、前述した半導体装置１’は、例えばはんだバンプ１８０を介して例えば携帯機器の回路基板３００に実装可能である。同図の例示では、半導体装置１’の表面パターン１７０と、回路基板３００上に形成された導電路（電極）３１０とが、はんだバンプ１８０を介して電気的に接続されている。一方、同図の例示では、回路基板３００上には、半導体装置１’とともに、半導体部品２３０が実装されており、半導体装置１’は、そのダミーパターン２２０が半導体部品２３０と対向するような位置に実装されている。尚、同図の例示では、半導体部品２３０は、導電路３１０及びはんだバンプ１８０を介して半導体装置１’に対し電気的に接続されているが、これに限定されるものではなく、半導体部品２３０は半導体装置１’から電気的に独立した素子であってもよい。また、この半導体部品２３０は、前述したＭＯＳ構造の能動素子や集積回路等であってもよいし、前述した抵抗やインダクタ、コンデンサ等の受動素子であってもよい。

以上の構成により、コイル１６０の動作により発生し得る電磁界がダミーパターン２２０により吸収されるため、本実施の形態の半導体装置１’の実装先である回路基板３００における半導体部品２３０等への電磁干渉が抑制される。また、半導体基板１００の主材料である例えばシリコンは、例えば大気（空気）に比べて高い誘電率を有するため、コイル１６０から漏洩する電磁界を、ダミーパターン２２０とともに効果的に吸収し閉じ込めることができる。更に、この半導体装置１’は、回路基板３００との間隙に半導体部品２３０があるように実装できるため、回路基板３００における実装効率が向上する。

図７（ｂ）の断面模式図に例示されるように、前述した半導体装置１’は、例えばはんだバンプ１８０を介して回路基板３００に実装可能である。同図の例示では、半導体装置１’の裏面パターン１５０と、回路基板３００上に形成された導電路３１０とが、はんだバンプ１８０を介して電気的に接続されている。一方、同図の例示では、回路基板３００上には、半導体装置１’とともに、前述した半導体部品２３０が実装されており、半導体装置１’は、そのコイル１６０が半導体部品２３０と対向するような位置に実装されている。尚、同図の例示では、半導体部品２３０は、導電路３１０及びはんだバンプ１８０を介して半導体装置１’に対し電気的に接続されているが、これに限定されるものではなく、半導体部品２３０は半導体装置１’から電気的に独立した素子であってもよい。

以上の構成により、ダミーパターン２２０は、コイル１６０のインダクタンス特性を安定させることにより、半導体部品２３０に対するコイル１６０の干渉の度合いを一定に保持できることになる。従って、本実施の形態の半導体装置１’によれば、半導体部品２３０を不安定にするようなコイル１６０の干渉を抑制しつつ、実装効率を向上させることができる。

前述した実施の形態では、半導体装置１’は、回路基板３００に対し、はんだバンプ１８０を介して実装されるものであったが、これに限定されるものではない。例えば、半導体装置１’と回路基板３００とがワイヤーボンディングで電気的に接続されるものであってもよい。但し、はんだバンプ１８０を使用した方が、実装効率をより向上させることができる。

＝＝＝導電パターンを備えた半導体装置（２）＝＝＝
前述した半導体装置１（図２Ａ）の裏側において、回路素子１６であるスパイラルインダクタ（平面状コイル）と対向するように、以下述べるダミーパターン（導電パターン）４２０が設けられていてもよい。

図８の断面模式図に例示されるように、本実施の形態の半導体装置１００１は、主として、素子（電子デバイス）４０２が形成された、チップとしての半導体基板４０１と、貫通電極４０６ａ、４０６ｂと、コイル（インダクタ）４００と、ダミーパターン４２０と、を備えて構成されている。ここで、半導体基板４０１、貫通電極４０６ａ、４０６ｂ、及びコイル４００は、図２Ａに例示された半導体装置１における半導体基板１０、貫通電極１３、及び回路素子１６と類似の構成を備え、後述する製造プロセスにより製造されるものである。

本実施の形態の半導体基板４０１の表面（−Ｚ側の面）にはＰ型、Ｎ型の拡散領域が形成され、この表面は少なくとも１つの素子（電子デバイス）４０２が形成されたディスクリート又は集積回路（ＩＣ）をなすものである。この表面が例えばディスクリート・トランジスタである場合、絶縁層４０３を介してエミッタ電極４０４及びベース電極４０５が形成されており、再配線を介して、貫通電極４０６ａ、４０６ｂの形成領域までそれぞれ延在し、延在した先には、貫通電極４０６ａ、４０６ｂとコンタクトするコンタクト電極４０７ａ、４０７ｂがそれぞれ形成されている。

本実施の形態の半導体基板４０１の裏面（＋Ｚ側の面）からコンタクト電極４０７ａ、４０７ｂにかけては貫通領域が形成されており、その内壁には絶縁層４０８が形成されている。また、シリコン（Ｓｉ）からなる半導体基板４０１の裏面との電気的絶縁のために、裏面に対しシリコン酸化膜（ＳｉＯ_２）４０９を介してコイル４００が設けられている。また、本実施の形態では、コイル４００と半導体基板４０１との熱膨張係数の相違によりこの境界に発生し得る応力を低減するために、当該境界には柔軟性を有する絶縁性樹脂（緩衝層）４１０が形成されている。

本実施の形態の貫通電極４０６ａ、４０６ｂは、半導体基板４０１の裏面から貫通領域の内壁にかけて形成され、更に半導体基板４０１の表面でコンタクト電極４０７ａ、４０７ｂと電気的に接続されるように形成されている。尚、コイル４００は、貫通電極４０６ａ、４０６ｂの形成と同時に形成されてもよいし、別途形成されてもよい。

以上の構成により、半導体基板４０１の表面の活性領域に形成される素子４０２と電気的に接続された電極４０４、４０５は、再配線、コンタクト電極４０７ａ、４０７ｂ、貫通電極４０６ａ、４０６ｂ、及び半導体基板４０１の裏面の電極４１５と電気的に接続される。

本実施の形態の半導体基板４０１の裏面には、例えばはんだバンプ（又ははんだボール）４１２（図９）を形成するためにソルダーレジスト（絶縁材料）４１３が形成されている。これにより、コイル４００は、ソルダーレジスト４１３により被覆される。このコイル４００は、不図示の貫通電極により、半導体基板４０１の表面の一電極と電気的に接続される。例えば、コイル４００がＩＣの裏面に配置される場合は、このＩＣの一電極と接続されることになる。

尚、本実施の形態の半導体装置１００１は、はんだバンプ（又はボール）４１２を備えるものであってもよいし、或いは、実装先の回路基板（例えば、回路基板３００）がはんだバンプ（又はボール）４１２を備えるものであってもよい。

本実施の形態のダミーパターン４２０は、コイル４００と対向するように、ソルダーレジスト４１３の＋Ｚ側に設けられている。このダミーパターン４２０は、具体的には、例えば銅（Cu）を主材料とし、コイル４００の輪郭と整合するようになっている。つまり、このダミーパターン４２０は、コイル４００の外周枠と同じ又はこれを越えた位置に外縁を有するものである。また、例えば本実施の形態のコイル４００が、半導体基板４０１の裏面に並んだ複数のコイル（不図示）を接続した構成を有している場合、このダミーパターン４２０は、この複数のコイル全体の輪郭と整合するような形状を有している。尚、本実施の形態のダミーパターン４２０は、ソルダーレジスト４１３の表側に、例えば圧延銅箔が貼着されたものであってもよいし、或いは、例えば銅めっき形成されたものであってもよい。また、本実施の形態のダミーパターン４２０の主材料は、銅に限定されるものではなく、例えば、金、銀、錫、インジウム、アルミニウム、ニッケル、クロム、又はこれらの合金等が主材料であってもよい。

本実施の形態の半導体装置１００１によれば、コイル４００と相互インダクタンス結合し得る主たる導電体は、ソルダーレジスト４１３を挟んでコイル４００と対向するように形成されるダミーパターン４２０である。よって、半導体装置１００１単体においてコイル４００が所定のインダクタンス特性を有するように予めダミーパターン４２０を設計しておけば、コイル４００の所定のインダクタンス特性が保持される。また、この半導体装置１００１によれば、半導体基板４０１を形成するシリコン（Ｓｉ）は＋Ｚ方向の磁力線を遮蔽し、ダミーパターン４２０は−Ｚ方向の磁力線を遮蔽する。一般に、磁場（磁力線）は電磁誘導によりコイル４００のインダクタンス値を大きく変化させる虞があるが、この遮蔽により、コイル４００の近傍に磁場が発生し難くなり（即ち、コイル４００に磁力線が到達し難くなり）、コイル４００の所定のインダクタンス値が保持される。インダクタンス値が安定に保持されれば、例えば素子４０２に対するコイル４００の干渉の度合いを一定に保持できることになる。従って、この半導体装置１００１によれば、素子４０２を不安定にするようなコイル４００の干渉を抑制しつつ、実装効率を向上させることができる。

＝＝＝導電パターンを備えた半導体モジュール＝＝＝
前述した半導体装置１（図２Ａ）を回路基板３００に実装する際に、回路素子１６であるスパイラルインダクタ（平面状コイル）が、回路基板（実装基板）３００上のダミーパターン（導電パターン）５００と対向するように実装されてもよい。

図９の断面模式図に例示されるように、本実施の形態の半導体モジュール２は、半導体装置１００２と、ダミーパターン５００を有する回路基板３００と、からなるものである。半導体装置１００２は、主として、素子（電子デバイス）４０２が形成された、チップとしての半導体基板４０１と、貫通電極４０６ａ、４０６ｂと、コイル（インダクタ）４００と、を備えて構成されており、回路基板３００に実装される際に、コイル４００の形成位置と、回路基板３００上のダミーパターン５００の形成位置とが対向するようになっている。尚、本実施の形態の半導体装置１００２は、ダミーパターン４２０（図８）を備えていない以外は、図８に例示された半導体装置１００１と同じ構成を備えたものである。また、本実施の形態の半導体装置１００２の裏面（＋Ｚ側の面）の電極４１５は、回路基板３００上に形成された導電路３１０と、例えばはんだバンプ（又はボール）４１２を介して電気的に接続されている。

本実施の形態の半導体モジュール２によれば、コイル４００と相互インダクタンス結合し得る主たる導電体は、回路基板３００上におけるコイル４００の形成位置と対向する位置に形成されるダミーパターン５００である。よって、半導体装置１００２を回路基板３００に実装するに際し、コイル４００が所定のインダクタンス特性を有するように回路基板３００上のダミーパターン５００を設計すれば、コイル４００の所定のインダクタンス特性が保持される。また、本実施の形態の半導体モジュール２によれば、半導体基板４０１は＋Ｚ方向の磁力線を遮蔽し、ダミーパターン５００は−Ｚ方向の磁力線を遮蔽するため、コイル４００の所定のインダクタンス特性が保持される。インダクタンス値が安定に保持されれば、例えば素子４０２に対するコイル４００の干渉の度合いを一定に保持できることになる。従って、本実施の形態の半導体モジュール２によれば、素子４０２を不安定にするようなコイル４００の干渉を抑制しつつ、半導体装置１００２の実装効率を向上させることができる。

＝＝＝半導体装置の製造方法＝＝＝
前述した構成を備える半導体装置１００１、１００２の製造方法について説明する。尚、以下の説明では、半導体基板４０１としてシリコン基板を用いるものとする。また、ベースとなるウェハとして、表面及び裏面に熱酸化法やプラズマＣＶＤ（Plasma Chemical Vapor Deposition）、スパッタリング法等により５μｍ厚のシリコン酸化膜（ＳｉＯ_２）による絶縁層１５５”，１５６”が施された、１３０μｍ厚のシリコンウェハを用いるものとする。また、半導体基板４０１の表面には、熱酸化法やＣＶＤ（Chemical Vapor Deposition）、スパッタ、リソグラフィ、不純物拡散等の前工程により、ＭＯＳ（Metal Oxide Semiconductor）構造又はＢＩＰ（Bipolar）構造の能動素子や集積回路等の電子デバイスが形成されているものとする。

＜＜＜貫通電極＞＞＞
図１０において、半導体基板４０１に貫通電極（例えば、貫通電極４０６ａ、４０６ｂ）を形成するプロセスを示している。前述したように、半導体基板４０１の裏面（拡散により形成された表面と反対の面）には、シリコン酸化膜（ＳｉＯ_２）や絶縁性の樹脂膜等の絶縁層１５５”が形成されている。貫通電極の形成に際しては、先ずこの裏面の貫通電極が形成される部分（４０μｍ径）以外の部分にフォトレジスト（ＰＲ）を施した後、四フッ化炭素（ＣＦ_４）等のエッチングガスを用いてエッチングを行い、貫通電極が形成される部分に形成されている絶縁層１５５”を除去する。貫通電極が形成される部分に形成されている絶縁層１５５”が除去された後の状態を図１０（ａ）に示している。尚、電極ＭＬは、金属材料からなる電極又は配線であり、例えば、Ａｌ、Ｃｕ、又は、下地から順にＴｉ−ＴｉＮ−Ａｌを形成してなる層等からなるものである。

次に、六フッ化炭素（ＣＦ_６）等のエッチングガスを用いてエッチングを行うことにより、半導体基板４０１に貫通孔１５１”を形成する（図１０（ｂ））。これにより、貫通孔１５１”の底部に絶縁層１５６”が露出する。ここでは、絶縁層１５６”の例えばシリコン酸化膜と、半導体基板４０１のシリコンとでは、エッチングレートが異なるため、図１０（ｂ）の例示では、オーバーエッチングにより、絶縁層１５６”側で若干横方向に広がっている。

次に、四フッ化炭素（ＣＦ_４）等のエッチングガスを用いてエッチングを行い、貫通孔１５１”の底部に露出する部分となる部分の絶縁層１５６”を除去する（図１０（ｃ））。ここでは、電極ＭＬが底部から露出することになる。

次に、貫通孔１５１”の内側面に露出しているシリコン表面を絶縁するべく、貫通孔１５１”の内側面にＣＶＤ（Chemical Vapor Deposition）、熱酸化法、スパッタ法等により、ＳｉＯ_２からなる絶縁膜１５７”を形成する（図１０（ｄ））。尚、この工程を行うことにより、貫通孔１５１”の底部に再びＳｉＯ_２１５８”が付着してしまうこととなる。

次に、貫通孔１５１”の底部に付着したＳｉＯ_２１５８”を除去する。この際、貫通孔１５１”の表面近傍に形成されている絶縁膜１５７”が剥がれてしまわないように、予めＣＶＤ、熱酸化法、スパッタ法等により貫通孔１５１”の表面近傍に保護膜１５９”を形成しておく（図１０（ｅ））。ただし、この保護膜１５９”の形成は必須ではなく、これを使用しない場合もある。

続いて、裏面から異方性エッチングを行う。これにより貫通孔１５１”の底部に形成されているＳｉＯ_２１５８”が除去されることとなる。異方性エッチングにより、側壁よりも底部の方がエッチングされやすいため、絶縁膜１５６”に対し、貫通孔１５１”の開口部と実質同じサイズの開口部を形成するエッチングが可能である。これにより、貫通孔１５１”の開口部に保護膜１５９”を形成しておけば、絶縁膜１５６”側に対し、この保護膜１５９”で狭められた、より小さい開口部が内側に形成される。図１０（ｆ）にＳｉＯ_２１５８”が除去された後の状態を示す。

次に、ＣＶＤによって貫通孔１５１”の内側面に、下地から順にＴｉＮ又はＴｉ、ＴｉＮを形成してなるバリア層１５２”を形成する。（図１０（ｇ））。尚、このバリア層１５２”は、バリア層として機能すればよいため、例えば他の金属でもよい。

次に、ＣＶＤ法又は無電解めっき等の成膜法で導電層を形成する。つまり、バリア層１５２”の表面に導電材１５３”をめっきする（図１０（ｈ））。以上の工程を経ることにより、半導体基板４０１に貫通電極（例えば、貫通電極４０６ａ、４０６ｂ）が形成されることとなる。

＜＜＜裏面パターン＞＞＞
次に、以上のような貫通電極が形成された半導体基板４０１の裏面に裏面パターン（例えば、電極４１５）を形成する。裏面パターンを形成する際のプロセスフローは、図４に例示されるものと略同様であるため、同図に基づいて説明する。

裏面パターンの形成に際しては、先ず、図１０（ｈ）で説明したように、半導体基板４０１の裏面の全面に導電材となるＣｕをめっきする（Ｓ４１０）。次に、裏面の全面にフォトレジストを施し（Ｓ４１１）、露光・現像を行って裏面パターンとなる部分をマスクする（Ｓ４１２）。次に、エッチングを行って、裏面パターンとなる部分以外の部分のＣｕ及びバリア層１５２”を除去する（Ｓ４１３）。次に、フォトレジストを除去する（Ｓ４１４）。以上により、半導体基板４０１の裏面に裏面パターンが形成される。ここで、図９に例示されるように、裏面にはんだバンプ（又はボール）４１２が形成される場合は、裏面パターンにおいて、はんだバンプ（又はボール）４１２とコンタクトする領域を除いて、例えばソルダーレジスト４１３が形成され、その開口部にはんだバンプ（又はボール）４１２等が形成される。ここで、はんだバンプ（又はボール）４１２と電極４１５のＣｕとの間には、Ｎｉ等のバリアが形成されてもよい。尚、図８に例示される半導体装置１００１の場合、前述したように、コイル４００は、貫通電極４０６ａ、４０６ｂ及び電極４１５の形成と同時に形成されてもよいし、別途形成されてもよい。

＜＜＜表面パターン＞＞＞
次に、半導体基板４０１の表面に表面パターン（例えば、電極４０４、４０５）を形成する。表面パターンを形成する際のプロセスフローは、図５に例示されるものと略同様であるため、同図に基づいて説明する。

表面パターンの形成に際しては、先ず、半導体基板４０１の表面の全面に導電材となるＣｕをめっきする（Ｓ５１０）。当然のことであるが、半導体基板４０１上には、絶縁層を介して複数層の電極や配線等が形成されて、通常のディスクリートデバイス又はＬＳＩデバイスをなすものである。そして、その上には、例えば絶縁性樹脂やＳｉＮ等の絶縁層が形成され、この絶縁層を介して、所望の電極と電気的に接続されてなるＣｕが全面に形成されることになる。この表面にフォトレジストを施して（Ｓ５１１）、露光・現像を行うことにより表面パターンを形成する部分をマスクする（Ｓ５１２）。次にエッチングを行って表面パターンを形成する部分以外の部分に施されているＣｕを除去する（Ｓ５１３）。そして更にフォトレジストを除去する（Ｓ５１４）。以上により、半導体基板４０１の表面に表面パターンが形成される。

前述した回路素子１６（図１）と同様の回路素子（不図示）は、以上のプロセスを経た後、半導体基板４０１に実装されることになる。また必要に応じて、回路素子と半導体基板４０１との間を電気的に接続するためのワイヤーボンディング（不図示）等を介した配線処理が施される。尚、この回路素子が前述したコイル４００のような場合、この回路素子は、図１０に例示される裏面パターンの形成プロセスと同様のプロセスで形成される。

以上のプロセスの後は、半導体基板４０１の表面側に更にソルダーレジスト（不図示）が施される。また、表面側にはんだバンプ（又はボール）４１２が形成されてもよい。その後、ダイシングを行ってチップ化することにより半導体装置１００１、１００２が完成する。

尚、以上の実施形態の説明は本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。

前述した回路素子１６、１６０は、例えば抵抗やインダクタ、コンデンサ等の受動素子であるが、これに限定されるものではなく、例えば水晶振動子であってもよい。

また、前述した実施の形態では、半導体装置１００１、１００２は、回路基板３００に対し、はんだバンプ４１２を介して実装されるものであったが、これに限定されるものではない。例えば、半導体装置１００１、１００２と回路基板３００とがワイヤーボンディングで電気的に接続されるものであってもよい。但し、はんだバンプ４１２を使用した方が、実装効率をより向上させることができる。

一実施形態として説明する半導体装置１の断面模式図である。 一実施形態として説明する、回路素子１６が裏面パターン１５自体によって構成される半導体装置１の一例を示す図である。 一実施形態として説明する、回路素子１６が裏面パターン１５自体によって構成される半導体装置１の一例であり、半導体基板１０と裏面パターン１５との間に緩衝層２１を介在させるようにした場合の一例を示す図である。 一実施形態として説明する半導体基板１０に貫通電極１３を形成するプロセスを説明する図である。 一実施形態として説明する裏面パターン１５を形成するためのプロセスフローである。 一実施形態として説明する表面パターン１７を形成するためのプロセスフローである。 一実施形態として説明する半導体装置１’の断面模式図である。 一実施形態として説明する回路基板３００上に実装された半導体装置１’の断面模式図である。 一実施形態として説明する半導体装置１００１の断面模式図である。 一実施形態として説明する半導体モジュール２の断面模式図である。 一実施形態として説明する半導体基板４０１に貫通電極を形成するプロセスを説明する図である。

符号の説明

１’、１００１、１００２ 半導体装置
２ 半導体モジュール
１００ 半導体基板
１３０ 貫通電極
１４０ 電子デバイス
１５０ 裏面パターン
１６０ 回路素子
１７０ 表面パターン
１８０ はんだバンプ
２００、４１３ ソルダーレジスト
２２０、４２０ ダミーパターン
２３０ 半導体部品
３００ 回路基板
３１０ 導電路
４００ コイル
４０１ 半導体基板
４０３、４０８ 絶縁層
４０４ エミッタ電極
４０５ ベース電極
４０６ａ、４０６ｂ 貫通電極
４０７ａ、４０７ｂ コンタクト電極
４０９ シリコン酸化膜
４１０ 絶縁性樹脂
４１２ はんだバンプ
４１５ 電極
５００ ダミーパターン

Claims (10)

1. 表面側に電子デバイスが形成されてなる半導体基板と、
   前記半導体基板の裏面側に形成されるインダクタと、
   前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、
   前記半導体基板の裏面側の前記インダクタの形成位置と相反する前記半導体基板の表面側の位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、
   を有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記導電パターンは、絶縁材料を介して前記半導体基板の表面と接続されることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記半導体基板の表面側の前記導電パターンは回路基板上の半導体部品と対向し、
   前記貫通電極は、はんだバンプを介して前記回路基板上の電極と接続される、ことを特徴とする半導体装置。
4. 請求項２に記載の半導体装置であって、
   前記半導体基板の裏面側の前記インダクタは回路基板上の半導体部品と対向し、
   前記貫通電極は、はんだバンプを介して前記回路基板上の電極と接続される、ことを特徴とする半導体装置。
5. 表面側に電子デバイスが形成されてなる半導体基板と、
   前記半導体基板の裏面側に形成されるインダクタと、
   前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、
   前記半導体基板の裏面側の前記インダクタの形成位置と対向する位置に絶縁材料を介して形成される、前記インダクタのインダクタンスを安定化させるための導電パターンと、
   を有することを特徴とする半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記半導体基板は、当該半導体基板の表面側から裏面側へ向かう磁力線を遮蔽するための素材からなり、
   前記導電パターンは、前記半導体基板の裏面側から表面側へ向かう磁力線を遮蔽するための素材からなる、
   ことを特徴とする半導体装置。
7. 請求項５又は６に記載の半導体装置であって、
   前記半導体基板の裏面と前記インダクタとの間に形成される、前記半導体基板の裏面と前記インダクタとの間の応力を低減するための緩衝層、を有することを特徴とする半導体装置。
8. 表面側に電子デバイスが形成されてなる半導体基板と、前記半導体基板の裏面側に形成されるインダクタと、前記半導体基板の表面と裏面との間を貫通し、前記電子デバイスと前記インダクタとを電気的に接続する貫通電極と、を有する半導体装置と、
   前記半導体基板の裏面側の前記インダクタの形成位置と対向する位置に形成される、前記インダクタのインダクタンスを安定化させるための導電パターンを有し、前記半導体装置が実装される実装基板と、
   からなることを特徴とする半導体モジュール。
9. 請求項８に記載の半導体モジュールであって、
   前記半導体基板は、当該半導体基板の表面側から裏面側へ向かう磁力線を遮蔽するための素材からなり、
   前記導電パターンは、前記半導体基板の裏面側から表面側へ向かう磁力線を遮蔽するための素材からなる、
   ことを特徴とする半導体モジュール。
10. 請求項８又は９に記載の半導体モジュールであって、
    前記半導体基板の裏面と前記インダクタとの間に形成される、前記半導体基板の裏面と前記インダクタとの間の応力を低減するための緩衝層、を有することを特徴とする半導体モジュール。