JP4491174B2 - アクセス制御装置及び試験方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアクセス制御装置及び試験方法に係り、特に、プリント基板の試験、システムに組み込まれたデバイスの試験、システムの制御、監視や診断等を、試験ルート又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースを高速アクセスすることで行うアクセス制御装置及び試験方法に関する。
【０００２】
本発明は、特にＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用したシリアルインタフェースを高速アクセスするのに適している。又、本発明になる試験方法は、対象となるデバイスの試験又は診断を行うものとする。
【０００３】
【従来の技術】
従来、ＪＴＡＧは、主に製造されたプリント基板の不良品を検出するために行う試験に用いられている。このような試験では、それほど高速な処理は必要なく、制御手順も複雑なため、ソフトウェアの比重が高い制御（以下、ＪＴＡＧ制御と言う）を行っていた。
【０００４】
最も単純な方式としては、ＪＴＡＧ制御に必要なＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）,ＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）,ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎ）,ＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）信号を、ソフトウェアからアクセス可能なレジスタに格納し、ソフトウェアがレジスタ内容を 「１」,「０」 に変化させてステートの遷移やデータ（ＴＤＩ信号）の書き込みを行うことで、ＴＤＯ信号を読み出す第１の方式がある。
【０００５】
より高速化を目指した方式としては、制御装置側にソフトウェアから読み書き可能な所定ビット数のシフトレジスタを配置し、試験対象となるバウンダリセル等のデバイスのレジスタとシフトレジスタをループ状に接続して、ソフトウェアによりこのシフトレジスタをウィンドウにして読み出しや書き込みを行う第２の方式がある。
【０００６】
図１は、上記第２の方式を採用する従来のアクセス制御装置を示すブロック図である。同図は、プロセッサ１から読み書き可能なウィンドウレジスタ２を使って、インストラクションレジスタ（ＩＲ）３，データレジスタ（ＤＲ）４〜６へのアクセスを制御する構成を示している。つまり、ＩＲ３へ、どのＤＲ４〜ＤＲ６を選択してアクセスするかを示す命令（インストラクション）を書き込む。プロセッサ１のソフトウェアは、ウィンドウレジスタ２に値を設定した後、シフト操作をすることによりピン（ＴＡＰ）７を介して書き込みを行う。又、シフト操作の後、ウィンドウレジスタ２から読み出しを行うことで、ＴＤＯ経由で出力されたＤＲの値を読み出す。
【０００７】
図２は、図１に示すアクセス制御装置のソフト動作及びハード動作を説明する図であり、一例として、ＤＲ４にＴＤＩ信号の値を書き込み、ＤＲ５の内容をＴＤＯ信号として読み出す場合のシーケンスを示す。この場合、図２に示すように、ソフト動作は細かに制御される必要がある。
【０００８】
【発明が解決しようとする課題】
しかし、上記第１の方式では、ソフトウェアによる制御に時間がかかるため、高速の処理を行うことは難しいという問題があった。特に、メモリのように大量のデータをアクセスする場合等には、このようなソフトウェアによる制御は向いていなかった。
【０００９】
他方、上記第２の方式のように、シフトレジスタをループ状に接続した制御装置を用いる場合でも、データの設定や読み出しは、ウィンドウとなるシフトレジスタを通してその都度行う必要があり、大量のデータアクセスには向いていないという問題があった。又、第２の方式の場合、短い周期でレジスタアクセスを行う必要があるため、ソフトウェアの処理負荷が増大するという問題もあった。
【００１０】
そこで、本発明は、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理を軽減し、ハードウェアによる高速制御を可能とするアクセス制御装置及び試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題は、試験又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースをアクセスすることで試験又は診断対象の試験又は診断を行うアクセス制御装置であって、メモリと、前記コマンドと前記データを試験又は診断対象に供給し、該試験又は診断対象からの出力データを入力する制御回路と、プロセッサとを備え、該制御回路は、該プロセッサの制御下で、該メモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験又は診断対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とするアクセス制御装置によって達成できる。
【００１２】
上記の課題は、試験ルートを指定するコマンドとデータに基いて、シリアルインタフェースをアクセスすることで試験対象の試験を行う試験方法であって、試験装置内のメモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする試験方法によっても達成できる。
【００１３】
従って、本発明によれば、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理を軽減し、ハードウェアによる高速制御を可能とするアクセス制御装置及び試験方法を実現することができる。
【００１４】
【発明の実施の形態】
以下、本発明になるアクセス制御装置及び試験方法の各実施例を、図３以降と共に説明する。
【００１５】
【実施例】
図３は、本発明になるアクセス制御装置の一実施例を示すブロック図である。アクセス制御装置の本実施例は、本発明になる試験方法の一実施例により試験を行う際に用いられる。本実施例では、試験ルート又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースを高速アクセスするため、即ち、例えば ＪＴＡＧ制御によるアクセスの高速化を実現するために、ＪＴＡＧのアクセスシーケンスを記述したコマンド列と、ＴＤＩ信号として出力する出力データ列（ＴＤＩデータ列）を予めメモリ１１に格納しておき、ＪＴＡＧ制御回路１２を起動する。メモリ１１と、ＪＴＡＧ制御回路１２は、ＣＰＵ等のプロセッサ１３と共に、アクセス制御装置を構成する。
【００１６】
ＪＴＡＧ制御回路１２では、コマンド列に記述されたシーケンスに従いＴＣＫ,ＴＭＳ信号を制御してステートを遷移させる。シフト命令で、且つ、出力が指定されていれば、ＴＤＩデータ列からデータを読み出し、ＴＤＩ信号として出力する。シフト命令で、且つ、入力が指定されていれば、ＴＤＯ信号として得られるデータを、メモリ１１内に入力データ列（ＴＤＯデータ列）として展開する。
【００１７】
このような構成を採用することにより、ＪＴＡＧに対応した構成のデバイス（図示せず）へのアクセスを制御する際に、ＪＴＡＧ制御の途中でプロセッサ１３のソフトウェアが介在する必要がなくなり、デバイスへの高速なアクセスが可能になる。
【００１８】
従って、プロセッサ１３のソフトウェアは、予め一連のシーケンスを用意してＪＴＡＧ制御回路１２を起動し、ＪＴＡＧ制御回路１２の動作終了を待って結果の処理を行えばよいことになる。このため、逐次的にＪＴＡＧ制御を行う必要がなくなり、プロセッサ１３のソフトウェアの負荷が下がる。又、ハードウェアでの制御により高速なアクセスが可能になる。又、到達目的ステートで制御する方式のため、ステートの遷移を細かく指示する必要がなくなり、短いコマンド列でシーケンスの指示が可能になる。
【００１９】
上記の如きＪＴＡＧ制御において、シフト動作時にメモリ１１のＴＤＩデータ列をＴＤＩ信号として出力するか否か、ＴＤＯ信号をメモリ１１のＴＤＯデータ列として書き込むか否かを、コマンドにより制御可能にすることができる。この場合、ＴＤＩ信号としてメモリ１１からのＴＤＩデータ列を出力しない場合は、ＴＤＯ信号として入力されたデータを折り返すようにしても良い。これにより、一連のシーケンスの中で出力に必要なデータのみをメモリ１１のＴＤＩデータ列に設定し、解析に必要なデータのみをメモリ１１のＴＤＯデータ列に取り込むことができる。
【００２０】
又、上記の如きＪＴＡＧ制御装置において、アクセスシーケンスを示すコマンドに、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを設けたり、実行回数の指定を設けて１つのコマンドで多数回のシフト操作やアップデート操作等を可能とすることもできる。これらの場合、コマンド列を更に短くし、且つ、複雑な制御を行うことが可能になる。
【００２１】
アクセス制御装置からアクセスされるデバイスにおいて、命令レジスタ(ＩＲ)及びデータレジスタ(ＤＲ)にパリティビットやアクセス手順エラー等のエラー検出機能を設け、命令実行後にＩＲを読み出すことで命令が正しく実行されたか否かの確認ができるように、ＩＲの読み出しにステータスフラグを設けて、長いコマンドシーケンス途中でエラーが発生した時にエラーを検出及びコマンドシーケンスの停止ができるようにしても良い。この場合、ＪＴＡＧ制御の信頼性を向上させることができる。尚、上述の如く、ソフトウェアは一連のシーケンスが終了するのを待っているため、シーケンスの途中で問題が発生した場合は、逐次処理を行っている場合と比較すると柔軟に対応することが難しい。そこで、シーケンスの途中に命令レジスタを読み出して実行状況を確認する手段を設けることにより、エラー発生時の処理の中止等が可能となり、アクセス制御の信頼性が向上する。
【００２２】
又、アクセス制御装置にアクセスされるデバイスにおいて、命令レジスタ内に「データレジスタ書き込みフラグ」や「データレジスタ読み出しフラグ」を設けることにより、「書き込み」や「読み出し」を独立に制御することもできる。この場合、ＪＴＡＧのＵｐｄａｔｅステートやＣａｐｔｕｒｅステート,Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ内の動作等を抑止することができる。ＪＴＡＧではＳｈｉｆｔ動作を実行した時には、必ずＵｐｄａｔｅステートを通過しなければならない。一般には、Ｕｐｄａｔｅステートを通過するとデータ内容が更新されるため、Ｓｈｉｆｔ時にＴＤＯ信号として出力されたデータをＴＤＩ信号のデータとして戻してＵｐｄａｔｅ時にシフトレジスタの内容を保証する等の処理が必要になる。そこで、コマンドレジスタ内に「データレジスタ書き込みフラグ」を設けて、このフラグがオフの場合はＵｐｄａｔｅ-ＤＲステートを通ってもデータレジスタの更新を行わない命令体系にすると、ＴＤＩ信号のデータに戻す処理が不要になる。更に、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅステートで何らかの動作、例えばメモリの読み書きを行う場合、このフラグを設けることで動作の制御が可能になる。
【００２３】
アクセス制御装置にアクセスされるシステムにおいて、システムを構成するデバイスを階層的に構成してアクセス対象とする階層を指定するための信号を設け、且つ、各階層内で制御対象となるデバイスを選択するための選択レジスタをＪＴＡＧを使って設定可能にして、アクセス制御装置とアクセス対象のデバイスを見かけ上一対一の関係にするシステム構成と取ることもできる。この場合、ＪＴＡＧ制御回路と対象となるデバイスとを見かけ上１対１にすることができるため、各デバイス固有のビット数を意識するだけで制御が可能になる。一般に、ＪＴＡＧでは関連するデバイスをチェイン接続して長いシフトレジスタが存在するものとしてアクセスする。このためには、デバイスの順序を考慮し、各デバイスのアクセスに必要なビット数分の情報を適宜構成する必要があり、大変煩雑な処理を行わなければならないが、本発明では、複数のデバイスがあっても、ＪＴＡＧ制御回路からは１個だけが見えることとなり処理が容易になる。
【００２４】
又、上記システム構成において、上位階層からアクセス対象とする下位階層のデバイスを複数選択することにより、複数のデバイスに同時にデータを与えることを可能とすることもできる。この場合、多数のデバイスが並ぶシステムにおいて、複数のデバイスに対して同時にデータを与えることが可能となり、システム全体の制御が高速に行える。これにより、例えばＪＴＡＧで構成可能なＦＰＧＡを大量に使用するシステムで、同一構成のデータを複数のＦＰＧＡに同時に書き込むことが可能となり、システムを高速に構成することが可能になると共に、複数のメモリに対して同時に書き込む等の処理が可能になる。
【００２５】
従って、例えば図１に示すようなＩＲ３、ＤＲ４〜６及びＴＡＰ７からなるデバイスを試験する場合、動作は図４に示すようになる。図４は、アクセス制御装置のソフト動作及びハード動作を説明する図であり、一例として、ＤＲ４にＴＤＩ信号の値を書き込み、ＤＲ５の内容をＴＤＯ信号として読み出す場合のシーケンスを示す。この場合、図４に示すように、ソフトウェアは、コマンドを用意した後にハードウェアを起動したらハードウェアの動作が終了するまで待ち、後処理を行えば良い。つまり、一連の動作は、全てハードウェア制御となり、デバイスへのアクセスの高速化が可能になる。
【００２６】
図５はコマンドの構成を説明する図である。同図中、「０」〜「３１」は、ビット位置を示す。Ｃｏｍｍａｎｄ Ｃｏｄｅ部分には図７と共に後述するコマンドコードを設定する。ＳＥＴフラグにはＴＤＩ信号としてＴＤＩデータ列を出力するか否かを指定する。ＧＥＴフラグにはＴＤＯ信号をＴＤＯデータ列を取り込むか否かを指定する。
【００２７】
図６は、ＪＴＡＧ制御回路１２内におけるＳＥＴフラグ,ＧＥＴフラグの概念を説明する回路図である。同図中、２１，２３はＡＮＤ回路、２２はＲＡＭ、２４はセレクタ、２５はバイパスレジスタである。ＳＥＴフラグがＯＮの時は、ＲＡＭ２２からデータを取り出してセレクタ２４を介してＴＤＩ信号として出力し、ＧＥＴフラグがＯＮの時はＴＤＯ信号のデータをＲＡＭ２２に格納する。ＳＥＴフラグがＯＦＦの時は、ＴＤＯ信号の値をセレクタ２４及びバイパスレジスタ２５を介して折り返す。
【００２８】
図５中、Ｓｈｉｆｔ-Ｃｏｕｎｔ部分では、シフト系のコマンドを指示された時に、シフトステートを何回繰り返すかを指示する。Ｌｏｏｐ Ｃｏｕｎｔ部分では、これらのコマンドを何回繰り返すかを指示する。尚、本実施例では、Ｓｈｉｆｔ Ｃｏｕｎｔ部分に「０」を設定するとシフトステートの繰り返し数が２５６回であると見なし、Ｌｏｏｐ Ｃｏｕｎｔ部分に「０」 を指定するとコマンドの繰り返し数が６５５３６回であると見なすものとする。
【００２９】
図７は、Ｃｏｍｍａｎｄ Ｃｏｄｅ部分に設定するコマンドコードのコード（Ｃｏｄｅ）とオペコード（ＯＰ Ｃｏｄｅ）との対応を示す図である。コマンドコードは、ＪＴＡＧの目的ステートを指示する。予め目的ステート毎に遷移ルートを決めておくことにより、細かくステートを指示しなくてもステートの制御が可能になる。コマンドコードのＳｈｉｆｔ-ＤＲ+Ｅｘｉｔ１-ＤＲなるオペコード、 Ｓｈｉｆｔ-ＩＲ+Ｅｘｉｔ１-ＩＲなるオペコードは、指定された回数シフトステートを通った後、Ｅｘｉｔ-１に遷移することを示す。
【００３０】
図８〜図２３は、目的ステート別の遷移ルートを示す図である。図８〜図２３中、網かけのステートを目的ステートとして指定すると、太線のルートを通って目的ステートに到達する。例えば図８は、Ｔｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔを目的ステートとした遷移を示しており、Ｔｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔに到達後、更にＴｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔを指定されると、自身に戻って来ることを示す。
【００３１】
図８〜図２３に示す遷移ルートに従えば、ステート制御をＳｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｉｔ１-ＤＲ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ／Ｉｄｌｅ→Ｓｅｌｅｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｉｔ１-ＤＲの順にｍ回のＳｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｈｉ１-ＤＲを１行のコマンドで表記することが可能になる。
【００３２】
図２４は、コマンド列を説明する図である。同図は、コマンド列の番号、Ｌｏｏｐ Ｃｏｕｎｔ部分、Ｓｈｉｆｔ Ｃｏｕｎｔ部分、ＧＥＴフラグ、ＳＥＴフラグ、Ｃｏｍｍａｎｄ Ｃｏｄｅ部分を、各コマンド列の動作説明と共に示す。Ｌｏｏｐ Ｃｏｕｎｔ部分やＳｈｉｆｔ Ｃｏｕｎｔ部分と+シフト命令Ｅｘｉｔ１とを組み合わせることにより、短いコマンド列で複雑なステート制御を指示することができる。
【００３３】
番号３のコマンド列は一行で記述されているが、ステートはＳｈｉｆｔ-ＤＲ×１６→Ｅｘｉｔ１-ＤＲ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ→Ｓｅｌｅｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ-ＤＲ×１６→Ｅｘｉｔ１-ＤＲ……と遷移し、最後にＥｘｉｔ１-ＤＲで終わる。
【００３４】
ＴＤＩ,ＴＤＯデータ列は、Ｕｐｄａｔｅステートを通った際にワードを整列させると、コマンドに対するデータ区切れ目を付けやすく、コマンド列,データ列を作るプロセッサ１３のソフトウェアの処理が容易になる。
【００３５】
図２５は、ＴＤＩデータ列を、ワード単位を３２ビットとした場合について示す図である。又、図２６は、ＴＤＯデータ列を、ワード単位を３２ビットとした場合について示す図である。
【００３６】
図２７は、図１に示す如きデバイスの例えばＤＲ４内のビットの一部のみを書き換える場合のコマンド列を示す図である。又、図２８は、図２７に示すコマンド列を用いた場合のＪＴＡＧ制御回路１２内の動作を説明する回路図である。図２８中、図１，３，６と同一部分には同一符号を付し、その説明は省略する。図２８において、バイパスレジスタ２５を１ビット幅とした場合、図２７に示すコマンド列を実行すると、ＤＲ４内のビット１,２,３,６,７,８には、バイパスレジスタ２５及びセレクタ２４を通して戻されたデータが格納され、ＤＲ４内のビット▲４▼,▲５▼には、メモリ１１から設定された値が格納される。
【００３７】
図２９は、上記アクセス制御（ＪＴＡＧ制御）の信頼性を高めるために、デバイス側のＩＲ３にエラーチェック機能を設けた時のＩＲ３の動作を説明する図である。ＩＲ３にエラーチェック機能が設けられており、このＩＲ３をキャプチャすると、ビットＳＴ０,ＳＴ１が読み出される。ビットＳＴ０は、Ｕｐｄａｔｅ-ＩＲを実行した際にパリティエラーや未定義のオペコード等、ＩＲ３の設定に問題があった時に「１」に設定される。ビットＳＴ１は、Ｕｐｄａｔｅ-ＤＲを実行した際にデータのパリティエラーやビット長のエラー等、例えばＤＲ４の設定に問題があった時に「１」に設定される。アクセス手順をＩＲ３の設定→ＤＲ４のアクセス→ＩＲ３の読み出しの順番で行うと、ＩＲ３を読み出した時に、ＩＲ３の設定及びＤＲ４のアクセスが正常に行われたか否かが分かる。
【００３８】
ＩＲ３の読み出し時にＳＴ０，ＳＴ１のチェック及びＩＲ３を読み出した時のパリティチェックを行い、異常を検出したら停止するような機構をＪＴＡＧ制御回路１２に付加することにより、長いコマンドシーケンスの途中でエラーが発生した時にコマンドシーケンスを停止させることができる。
【００３９】
図３０は、図２９のオペコード内に書き込み指示用フラグＷと読み出し指示用フラグＲを設けた時のＩＲ３の動作を説明する図である。一般に、ＪＴＡＧではＣａｐｔｕｒｅ-ＤＲステートを通過した時にデータレジスタ（ＤＲ）の内容をシフトレジスタに読み出し、Ｕｐｄａｔｅ-ＤＲステートを通過した時にシフトレジスタの内容をデータレジスタ（ＤＲ）に反映させる。しかし、データレジスタ（ＤＲ）によっては読み出しだけ又は書き込みだけを行いたい、即ち、Ｕｐｄａｔｅ-ＤＲを通過した時のデータレジスタ（ＤＲ）の更新を抑止したい場合等がある。このような場合、ＩＲ３のオペコード内に書き込み及び読み出しを指示するフラグＷ，Ｒを設け、Ｒｕｎ-Ｔｅｓｔ／ＩｄｌｅやＣａｐｔｕｒｅ-ＤＲ,Ｕｐｄａｔｅ-ＤＲ時に行うべきアクセスを制限することで、分かり易い命令体系でアクセス制御を容易に行うことができる。
【００４０】
図３１は、複数のＪＴＡＧ対応デバイスを階層的に配置して、ＪＴＡＧ制御回路１２とアクセス対象となるデバイスが見かけ上１対１になるようにした場合のシステム構成を示すブロック図である。ＪＴＡＧ制御回路１２は、階層制御デバイス３１−１を介して階層構造の所定の階層のデバイス３５−１に接続されると共に、階層制御デバイス３１−１，３１−２を介して次の階層のデバイス３５−２に接続されている。階層制御デバイス３１−１，３１−２は、アクセス制御装置の一部である。
【００４１】
又、図３２は、図３１に示す階層制御デバイスの構成を示すブロック図である。階層制御デバイス３１は、図３２に示す如く接続されたゲート３１１〜３１４、デバイス選択用のレジスタ（ＤＲ）３１５及びセレクタ３１６からなる。この場合、通常のＪＴＡＧ制御信号（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）に加えて、どの階層をアクセスするかを選択するための階層選択信号を使用する。
【００４２】
図３１及び図３２中、通常のＪＴＡＧ制御信号の流れは破線の矢印で示し、階層選択信号の流れは実線の矢印で示す。
【００４３】
選択された階層にある例えばデバイス３５−２へは、通常のＪＴＡＧアクセスを行い、選択された階層よりも上位階層にある例えばデバイス３５−１はＪＴＡＧ制御信号を通過させて下位階層の例えばデバイス３５−２に供給する。下位階層の例えばデバイス３５−２を制御する階層制御デバイス３１−２には、ＤＲ３１５を設け、このＤＲ３１５で選択されているデバイス３５−２に対してＪＴＡＧ制御を行う。このＤＲ３１５で複数のデバイス３５−２を選択することで、複数のデバイス３５−２に同時にデータを与えることが可能になる。 ただし、ＪＴＡＧ制御回路１２に戻すＴＤＯ信号用の信号線は１本だけのため、セレクタ３１６で選択されているデバイス３５−２から代表を選んでＴＤＯ信号を上位階層の階層制御デバイス３１−１に戻す。又、上位階層の階層制御デバイス３１−１の場合、セレクタ３１６で選択されているデバイス３５−２から代表を選んでＴＤＯ信号をＪＴＡＧ制御回路１２に戻す。
【００４４】
図３３は、図５に示すコマンドを拡張して、階層選択の信号もコマンドシーケンスの中で設定できるようにした場合のコマンド構成を示す図である。図３３に示すように、ビット位置「０」〜「４」には階層選択条件が設定される。これにより、階層選択、デバイスの選択及びターゲットとなるデバイスの制御を、１回のコマンドシーケンス内で実行することが可能となる。このコマンドにより設定した値、即ち、階層選択信号は、図３１に示すＪＴＡＧ制御回路１２内の階層選択条件設定レジスタ１２１に格納される。
【００４５】
図３４は、ＪＴＡＧ制御回路１２の構成の一実施例を示すブロック図である。ＪＴＡＧ制御回路１２は、同図に示す如く接続されたＤＭＡコントローラ４１〜４３、コマンド解析・制御回路４４、コマンド実行制御回路４５、目的ステートレジスタ４６、ステート遷移制御回路４７、次ステートエンコーダ４８、原ステートレジスタ４９、ＴＭＳデコーダ５０、出力データ制御回路５１、調整回路５２、セレクタ５３、バイパスレジスタ５４、入力データ制御回路５５及び階層選択信号生成回路５６からなる。
【００４６】
コマンド解析・制御回路４４は、ＤＭＡコントローラ４１を介してメモリ１１の指定アドレスからコマンド（コマンドコード）を順に読み出し、コマンド実行制御回路４５を動作させる。コマンド実行制御回路４５は、コマンド内容に従い目的ステートを目的ステートレジスタ４６に設定し、ステート遷移制御回路４７を起動する。又、コマンド実行制御回路４５は、ＳＥＴフラグを出力データ制御回路５１及び調整回路５２に供給し、ＧＥＴフラグを入力データ制御回路５５に供給する。ステート遷移制御回路４７は、現ステートレジスタ４９と目的ステートレジスタ４６の内容が一致するまでＴＣＫ信号を生成する。次ステートエンコーダ４８は、次のステートをエンコードして現ステートレジスタ４９に設定する。ＴＭＳデコーダ５０は、現ステートレジスタ４９と目的ステートレジスタ４６から次に生成すべきＴＭＳ信号の値を決定する。
【００４７】
出力データ制御回路５１は、ＤＭＡコントローラ４２を介して出力すべきデータをメモリ１１の指定アドレスから取り込み、コマンドでＳＥＴフラグが設定してあるＳｈｉｆｔステートの時にデータをセレクタ５３へ出力する。セレクタ５３は、調整回路５２を介してコマンドのＳＥＴフラグを供給され、ＳＥＴフラグに基いて出力データ制御回路５１からのデータ又はバイパスレジスタ５４を介して得られるＴＤＯ信号のデータをＴＤＩ信号として選択出力する。
【００４８】
入力データ制御回路５５は、コマンドでＧＥＴフラグが設定してあるＳｈｉｆｔステートの時にＴＤＯ信号のデータを取り込み、ＤＭＡコントローラ４３を介してメモリ１１の指定アドレスに書き込む。
【００４９】
階層選択信号生成回路５６は、コマンド解析・制御回路４４による、例えば図３３に示す拡張されたコマンドの解析結果に基いて、図３１及び図３２と共に説明したような階層構造のデバイスの試験又は診断を行う場合に使用する階層選択信号を生成する。生成された階層選択信号は、図３１に示したＪＴＡＧ制御回路１２内の階層選択条件設定レジスタ１２１に設定される。階層選択信号生成回路５６は、階層構造以外のデバイスの試験又は診断を行う場合には省略可能である。
【００５０】
次に、本実施例をサーバーシステムへ適用した場合について、図３５及び図３６と共に説明する。図３５は、本実施例を適用されたサーバシステムを示すブロック図であり、図３と同一部分には同一符号を付し、その説明は省略する。図３６は、図３５に示すサーバシステム内のサービスプロセッサ（ＳＶＰ）の動作を説明するフローチャートである。
【００５１】
図３５において、サーバシステム７０は、ＳＶＰ７１と処理部７２とからなる。ＳＶＰ７１は、メモリ１１、ＪＴＡＧ制御回路１２及びプロセッサ１３からなる。他方、診断又は制御の対象となる処理部７２は、選択制御回路６１、ハード制御回路６２、制御・状態監視テーブル６３、メモリ６４及びＣＰＵ等で構成されたプロセッサ６５からなる。
【００５２】
ハード制御回路６２の機能例としては、次のような機能が含まれる。
（Ａ１）ＪＴＡＧのコマンドを解釈して、プロセッサ６５へのリセット信号や割り込み信号をＯＮ／ＯＦＦさせる。
（Ａ２）ＪＴＡＧのコマンドをプロセッサ６５に供給して、ＳＶＰ７１からプロセッサ６５のバウンダリスキャンができるようにし、ハードウェア診断を可能にする。
（Ａ３）ＪＴＡＧのコマンドをプロセッサ６５に供給して、プロセッサ６５のＦＰＧＡをコンフィギュレーション可能にする。
【００５３】
又、制御・状態監視テーブルの機能例としては、次のような機能が含まれる。
（Ｂ１）ＪＴＡＧで制御可能なレジスタ群を処理部７２内に設け、このレジスタを設定することによりプロセッサ６５のハードウェアのモード設定やファームウェアのモード設定を行う。
（Ｂ２）プロセッサ６５のハードウェアやファームウェアが検出するエラー信号やステータスを読み出せるようにし、これをモニタすることによりエラーや処理状況を確認できるようにする。
（Ｂ３）ＪＴＡＧ及びプロセッサ６５の両方からアクセスできるレジスタ群を処理部７２内設けて、プロセッサ６５のソフトウェアとの通信環境を実現し、ソフトウェアに対するモードの設定やエラー、ステータスの取得等を行う。
【００５４】
更に、メモリの機能例としては、次のような機能が含まれる。
（Ｃ１）プロセッサ６５が実行するプログラムを格納する。
（Ｃ２）プロセッサ６５のプログラムが格納したログ情報等を読み出し、プログラムの動作状況を監視可能にする。
（Ｃ３）プロセッサ６５のプログラムとサービスアプリケーション（ＳＶＡ）のメールボックスを構成し、プログラム間の通信環境を実現する。
【００５５】
ＳＶＰ７１と処理部７２との間では、上記ＪＴＡＧ制御信号のやり取りが行われる。図３５のサーバシステム７０では、処理部７２の基本的な動作を制御するＳＶＰ７１にＪＴＡＧ制御機能を搭載し、ＪＴＡＧインタフェース経由で処理部７２を制御・監視できるようにしている。
【００５６】
従って、ハード制御回路６２に対しては、ＳＶＰ７１は選択制御回路６１を介して、処理部７２のリセット等の基本的な操作を行う。制御・状態監視テーブル６３に対しては、ＳＶＰ７１は選択制御回路６１を介して、プロセッサ６５に対するパラメータ設定やエラー情報の収集、制御等を行う。プログラム等を格納するメモリ６４に対しては、ＳＶＰ７１は選択制御回路６１を介して、処理部７２で使うプログラムのイニシャルプログラムロード（ＩＰＬ）やデータの受け渡しを行なう。
【００５７】
このように、ＳＶＰ７１内のＪＴＡＧ制御回路１２は、高速動作が可能であるため、メモリ６４への書き込みのような大量のデータをアクセスする場合に特に効果を発揮する。ＳＶＰ７１のソフトウェアに対して、ＳＶＰ７１のメモリ１１から処理部７２のメモリ６４にブロック転送を行ったかのように見せかけることもできる。
【００５８】
図３６において、ステップＳ１は、ハード制御回路６２に対するハードウェアコンフィギュレーションを行い、ステップＳ２は、パラメータ設定を行う。ハードウェアコンフィギュレーションでは、ＦＰＧＡ等のプログラマブルデバイスのコンフィギュレーションを行う。パラメータ設定では、ハードウェアに対する動作モード設定やファームウェアに対する動作モード設定を行い、又、ソフトウェアに対する動作モードの設定も行う。ステップＳ３は、ＩＰＬを行い、ステップＳ４は、処理部７２の起動（リセット解除）を行う。ＩＰＬでは、プロセッサ６５が使うプログラムをメモリ６４に格納する。処理部７２の起動の際には、プロセッサ６５等に対してリセットの解除や起動信号の発行を行い、プロセッサ６５の動作を開始させる。ステップＳ５は、エラー監視を行い、エラーが検出されたか否かを判定する。エラー監視では、制御・状態監視テーブル６３を参照して、ハードウェアエラーの発生や、ソフトウェアのエラーの発生等を監視する。
【００５９】
ステップＳ５の判定結果がＹＥＳであると、ステップＳ６は、エラーロギングを行い、ステップＳ７は、検出されたエラーが重大エラーであるか否かを判定する。ステップＳ７の判定結果がＮＯであると、ステップＳ８は、エラーハンドリングを行い、処理は後述するステップＳ１０へ進む。他方、ステップＳ７の判定結果がＹＥＳであると、ステップＳ９は、処理部７２の緊急停止処理を行い、処理は終了する。
【００６０】
ステップＳ５の判定結果がＮＯの場合、又は、ステップＳ８の後、ステップＳ１０は、パラメータ設定要求であるか否かを判定する。ステップＳ１０の判定結果がＹＥＳであると、ステップＳ１１は、パラメータ設定を行い、処理はステップＳ１２へ進む。パラメータ設定では、プロセッサ６５側からの要求や、ＳＶＰ７１外部からのオペレータの要求等のパラメータ設定要求があった場合に、新たなパラメータを設定する。ステップＳ１２は、停止要求であるか否かを判定し、判定結果がＮＯであると、処理はステップＳ５へ戻る。他方、ステップＳ１２の判定結果がＹＥＳであると、ステップＳ１３はサーバシステム７０の停止（リセット）処理を行い、処理は終了する。停止処理では、オペレータからのサーバシステム７０の停止要求があった場合に、リセット等のシステム停止処理を行う。
【００６１】
サーバシステム７０のＳＶＰインタフェースにＪＴＡＧ制御信号を用いた場合、 少ない本数の規格化されたインタフェースを用いることで、設計や試験を効率的に行うことができる。又、ＪＴＡＧに対応したデバイスで処理部７２を構成すると、サーバシステム７０に組み込んだ状態でもバウンダリスキャン等が可能になり、プリント基板試験装置等を使わなくともサーバシステム７０内のハードウェア診断を行うことが可能になる。つまり、このような診断機能と、通常のシステム制御・監視等を、１つのインタフェースで実現できる。
【００６２】
ＪＴＡＧに対応したＦＰＧＡを用いた場合、そのコンフィギュレーションをＳＶＰから行うことが可能となり、処理部７２にＦＰＧＡ構成用のＲＯＭを置く必要がなくなる。又、ＲＯＭを使った場合でも、ＪＴＡＧを使ってＲＯＭの書き換えが可能となり、サーバシステム７０への組み立て後も柔軟な運用が可能になる。
【００６３】
次に、本実施例をプリント基板試験装置への適用した場合について、図３７と共に説明する。図３７は、本実施例を適用されたプリント基板試験装置示すブロック図であり、図３と同一部分には同一符号を付し、その説明は省略する。
【００６４】
図３７において、プリント基板試験装置（又は診断装置）８０は、メモリ１１、ＪＴＡＧ制御回路１２及びプロセッサ１３からなる。他方、試験又は診断の対象となるプリント基板８１は、同図に示す如く接続されたＬＳＩ回路（＃１〜＃３）８１１〜８１３からなる。
【００６５】
ＪＴＡＧで試験又は診断されるプリント基板８１では、一般的にＪＴＡＧ対象となっているＬＳＩ回路８１１〜８１３等のデバイスを数個珠つなぎにしているので、これらにＪＴＡＧ制御回路１２とのインタフェースを接続して試験又は診断を行う。
【００６６】
プリント基板８１の試験又は診断では、パターンや半田が接続されていることを確認するため、ＪＴＡＧ制御回路１２を通してＬＳＩ回路８１１〜８１３のピン（図１のＴＡＰ７に対応）に値を設定し、正常に伝搬するか否かを確認する。このため、値の設定や読み出しを繰り返す必要があるが、高速化により試験又は診断時間を短くすることができる。
【００６７】
尚、本発明は、以下に付記する発明をも包含するものである。
【００６８】
（付記１） 試験又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースをアクセスすることで試験又は診断対象の試験又は診断を行うアクセス制御装置であって、
メモリと、
前記コマンドと前記データを試験又は診断対象に供給し、該試験又は診断対象からの出力データを入力する制御回路と、
プロセッサとを備え、
該制御回路は、該プロセッサの制御下で、該メモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験又は診断対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする、アクセス制御装置。
【００６９】
（付記２） 前記シリアルインタフェースは、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用しており、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号を含むことを特徴とする、（付記１）記載のアクセス制御装置。
【００７０】
（付記３） 前記制御回路は、シフト動作時に前記メモリ内のデータ列をＴＤＩ信号として出力するか、しない場合にはＴＤＯ信号のデータをＴＤＩ信号として前記試験又は診断対象に対して折り返すことを特徴とする、（付記２）記載のアクセス制御装置。
【００７１】
（付記４） アクセスシーケンスを示すコマンドは、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを含むことを特徴とする、（付記２）又は（付記３）記載のアクセス制御装置。
【００７２】
（付記５） 前記アクセスシーケンスを示すコマンドは、実行回数の指定を含み、１つのコマンドで多数回のシフト操作及びアップデート操作を行うことを特徴とする、（付記４）記載のアクセス制御装置。
【００７３】
（付記６） 前記試験又は診断対象は、命令レジスタ及びデータレジスタにエラー検出機能が設けられており、前記プロセッサは、命令実行後に前記命令レジスタを読み出すことで命令が正しく実行されたか否かの確認をするために前記命令レジスタの読み出しに対してステータスフラグを設けており、長いコマンドシーケンス途中でエラーが発生した時にエラーの検出及びコマンドシーケンスの停止を行うことを特徴とする、（付記２）〜（付記５）のいずれか一項記載のアクセス制御装置。
【００７４】
（付記７） 前記試験又は診断対象は、命令レジスタ内にデータレジスタ書き込みフラグ及びデータレジスタ読み出しフラグが設けられており、前記プロセッサは、前記制御回路を介して前記命令レジスタに対する書き込み及び読み出しを独立に制御することを特徴とする、（付記２）〜（付記６）のいずれか１項記載のアクセス制御装置。
【００７５】
（付記８） 前記制御回路は、前記ＪＴＡＧ制御信号により設定可能であり、階層的に配置された複数の試験又は診断対象のうち、各階層内でアクセスする対象を選択するための階層選択信号を生成する階層選択信号生成回路を有し、アクセス制御装置とアクセスする対象を見かけ上一対一の関係にすることを特徴とする、（付記２）〜（付記７）のいずれか一項記載のアクセス制御装置。
【００７６】
（付記９） 前記階層選択信号に基いて階層構造の上位階層から下位階層のアクセスする対象を複数選択することにより、複数の対象に同時にデータを供給する階層制御デバイスを更に備えたことを特徴とする、（付記８）記載のアクセス制御装置。
【００７７】
（付記１０） 前記試験又は診断の対象は、プリント基板、前記プリント基板上のデバイス、サーバシステム内の処理部、又は前記処理部内のデバイスであることを特徴とする、（付記１）〜（付記９）のいずれか１項記載のアクセス制御装置。
【００７８】
（付記１１） 試験ルートを指定するコマンドとデータに基いて、シリアルインタフェースをアクセスすることで試験対象の試験を行う試験方法であって、
試験装置内のメモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験対象からの出力データを出力データ列として該メモリに格納する制御を行い、
コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする、試験方法。
【００７９】
（付記１２） 前記シリアルインタフェースは、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用しており、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号を含むことを特徴とする、（付記１１）記載の試験方法。
【００８０】
（付記１３） シフト動作時に前記メモリ内のデータ列をＴＤＩ信号として出力するか、ＴＤＯ信号のデータを該メモリ内の出力データ列に書き込むかをコマンドにより制御し、
ＴＤＩ信号として該メモリからの入力データ列を出力しない場合にはＴＤＯ信号のデータをＴＤＩ信号として前記試験対象に対して折り返すことを特徴とする、（付記１２）記載の試験方法。
【００８１】
（付記１４） アクセスシーケンスを示すコマンドは、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを含むことを特徴とする、（付記１２）又は（付記１３）記載の試験方法。
【００８２】
（付記１５） 前記アクセスシーケンスを示すコマンドは、実行回数の指定を含み、１つのコマンドで多数回のシフト操作及びアップデート操作を行うことを特徴とする、（付記１４）記載の試験方法。
【００８３】
（付記１６） 前記試験対象は、命令レジスタ及びデータレジスタにエラー検出機能が設けられており、
命令実行後に前記命令レジスタを読み出すことで命令が正しく実行されたか否かの確認をするために前記命令レジスタの読み出しに対してステータスフラグを設け、長いコマンドシーケンス途中でエラーが発生した時にエラーの検出及びコマンドシーケンスの停止を行うことを特徴とする、（付記１２）〜（付記１５）のいずれか一項記載の試験方法。
【００８４】
（付記１７） 前記試験対象は、命令レジスタ内にデータレジスタ書き込みフラグ及びデータレジスタ読み出しフラグが設けられており、
前記命令レジスタに対する書き込み及び読み出しを独立に制御することを特徴とする、（付記１２）〜（付記１６）のいずれか１項記載の試験方法。
【００８５】
（付記１８） 前記ＪＴＡＧ制御信号により設定可能であり、階層的に配置された複数の試験又は診断対象のうち、各階層内でアクセスする対象を選択するための階層選択信号を生成し、アクセス制御装置とアクセスする対象を見かけ上一対一の関係にすることを特徴とする、（付記１２）〜（付記１７）のいずれか一項記載のアクセス制御装置。
【００８６】
（付記１９） 前記階層選択信号に基いて階層構造の上位階層から下位階層のアクセスする対象を複数選択することにより、複数の対象に同時にデータを供給することを特徴とする、（付記１８）記載の試験方法。
【００８７】
（付記２０） 前記試験対象は、プリント基板、前記プリント基板上のデバイス、サーバシステム内の処理部、又は前記処理部内のデバイスであることを特徴とする、（付記１１）〜（付記１９）のいずれか１項記載の試験方法。
【００８８】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、種々の変形及び改良が可能であることは、言うまでもない。
【００８９】
【発明の効果】
本発明によれば、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理が軽減され、ハードウェアによる高速制御が可能になる。又、コマンドシーケンス実行に伴う信頼性低下を防止し、高速で、且つ、信頼性の高いＪＴＡＧ制御が可能になる。これにより、従来のプリント基板の試験又は診断の用途に限定されず、システム制御を行うためのバスとしての使い方も可能になる。
【図面の簡単な説明】
【図１】第２の方式を採用する従来のアクセス制御装置を示すブロック図である。
【図２】図１に示すアクセス制御装置のソフト動作及びハード動作を説明する図である。
【図３】本発明になるアクセス制御装置の一実施例を示すブロック図である。
【図４】アクセス制御装置のソフト動作及びハード動作を説明する図である。
【図５】コマンドの構成を説明する図である。
【図６】ＳＥＴフラグ,ＧＥＴフラグの概念を説明する回路図である。
【図７】コマンドコードのコードとオペコードとの対応を示す図である。
【図８】目的ステート別の遷移ルートを示す図である。
【図９】目的ステート別の遷移ルートを示す図である。
【図１０】目的ステート別の遷移ルートを示す図である。
【図１１】目的ステート別の遷移ルートを示す図である。
【図１２】目的ステート別の遷移ルートを示す図である。
【図１３】目的ステート別の遷移ルートを示す図である。
【図１４】目的ステート別の遷移ルートを示す図である。
【図１５】目的ステート別の遷移ルートを示す図である。
【図１６】目的ステート別の遷移ルートを示す図である。
【図１７】目的ステート別の遷移ルートを示す図である。
【図１８】目的ステート別の遷移ルートを示す図である。
【図１９】目的ステート別の遷移ルートを示す図である。
【図２０】目的ステート別の遷移ルートを示す図である。
【図２１】目的ステート別の遷移ルートを示す図である。
【図２２】目的ステート別の遷移ルートを示す図である。
【図２３】目的ステート別の遷移ルートを示す図である。
【図２４】コマンド列を説明する図である。
【図２５】ＴＤＩデータ列を、ワード単位を３２ビットとした場合について示す図である。
【図２６】ＴＤＯデータ列を、ワード単位を３２ビットとした場合について示す図である。
【図２７】デバイスのＤＲ内のビットの一部のみを書き換える場合のコマンド列を示す図である。
【図２８】図２７に示すコマンド列を用いた場合のＪＴＡＧ制御回路内の動作を説明する回路図である。
【図２９】デバイス側のＩＲにエラーチェック機能を設けた時のＩＲの動作を説明する図である。
【図３０】デバイス側のＩＲにフラグＷ，Ｒを設けた時のＩＲの動作を説明する図である。
【図３１】複数のＪＴＡＧ対応デバイスを階層的に配置して、ＪＴＡＧ制御回路とアクセス対象となるデバイスが見かけ上１対１になるシステムの構成を示すブロック図である。
【図３２】図３１に示す階層制御デバイスの構成を示すブロック図である。
【図３３】階層選択の信号もコマンドシーケンスの中で設定できるようにした場合のコマンド構成を示す図である。
【図３４】ＪＴＡＧ制御回路の構成の一実施例を示すブロック図である。
【図３５】実施例を適用されたサーバシステムを示すブロック図である。
【図３６】図３５に示すサーバシステム内のＳＶＰの動作を説明するフローチャートである。
【図３７】実施例を適用された試験装置を示すブロック図である。
【符号の説明】
３ ＩＲ
４〜６ ＤＲ
７ ＴＡＰ
１１ メモリ
１２ ＪＴＡＧ制御回路
１３ プロセッサ
【発明の属する技術分野】
本発明はアクセス制御装置及び試験方法に係り、特に、プリント基板の試験、システムに組み込まれたデバイスの試験、システムの制御、監視や診断等を、試験ルート又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースを高速アクセスすることで行うアクセス制御装置及び試験方法に関する。
【０００２】
本発明は、特にＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用したシリアルインタフェースを高速アクセスするのに適している。又、本発明になる試験方法は、対象となるデバイスの試験又は診断を行うものとする。
【０００３】
【従来の技術】
従来、ＪＴＡＧは、主に製造されたプリント基板の不良品を検出するために行う試験に用いられている。このような試験では、それほど高速な処理は必要なく、制御手順も複雑なため、ソフトウェアの比重が高い制御（以下、ＪＴＡＧ制御と言う）を行っていた。
【０００４】
最も単純な方式としては、ＪＴＡＧ制御に必要なＴＣＫ（Ｔｅｓｔ Ｃｌｏｃｋ）,ＴＭＳ（Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）,ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎ）,ＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏｕｔ）信号を、ソフトウェアからアクセス可能なレジスタに格納し、ソフトウェアがレジスタ内容を 「１」,「０」 に変化させてステートの遷移やデータ（ＴＤＩ信号）の書き込みを行うことで、ＴＤＯ信号を読み出す第１の方式がある。
【０００５】
より高速化を目指した方式としては、制御装置側にソフトウェアから読み書き可能な所定ビット数のシフトレジスタを配置し、試験対象となるバウンダリセル等のデバイスのレジスタとシフトレジスタをループ状に接続して、ソフトウェアによりこのシフトレジスタをウィンドウにして読み出しや書き込みを行う第２の方式がある。
【０００６】
図１は、上記第２の方式を採用する従来のアクセス制御装置を示すブロック図である。同図は、プロセッサ１から読み書き可能なウィンドウレジスタ２を使って、インストラクションレジスタ（ＩＲ）３，データレジスタ（ＤＲ）４〜６へのアクセスを制御する構成を示している。つまり、ＩＲ３へ、どのＤＲ４〜ＤＲ６を選択してアクセスするかを示す命令（インストラクション）を書き込む。プロセッサ１のソフトウェアは、ウィンドウレジスタ２に値を設定した後、シフト操作をすることによりピン（ＴＡＰ）７を介して書き込みを行う。又、シフト操作の後、ウィンドウレジスタ２から読み出しを行うことで、ＴＤＯ経由で出力されたＤＲの値を読み出す。
【０００７】
図２は、図１に示すアクセス制御装置のソフト動作及びハード動作を説明する図であり、一例として、ＤＲ４にＴＤＩ信号の値を書き込み、ＤＲ５の内容をＴＤＯ信号として読み出す場合のシーケンスを示す。この場合、図２に示すように、ソフト動作は細かに制御される必要がある。
【０００８】
【発明が解決しようとする課題】
しかし、上記第１の方式では、ソフトウェアによる制御に時間がかかるため、高速の処理を行うことは難しいという問題があった。特に、メモリのように大量のデータをアクセスする場合等には、このようなソフトウェアによる制御は向いていなかった。
【０００９】
他方、上記第２の方式のように、シフトレジスタをループ状に接続した制御装置を用いる場合でも、データの設定や読み出しは、ウィンドウとなるシフトレジスタを通してその都度行う必要があり、大量のデータアクセスには向いていないという問題があった。又、第２の方式の場合、短い周期でレジスタアクセスを行う必要があるため、ソフトウェアの処理負荷が増大するという問題もあった。
【００１０】
そこで、本発明は、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理を軽減し、ハードウェアによる高速制御を可能とするアクセス制御装置及び試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題は、試験又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースをアクセスすることで試験又は診断対象の試験又は診断を行うアクセス制御装置であって、メモリと、前記コマンドと前記データを試験又は診断対象に供給し、該試験又は診断対象からの出力データを入力する制御回路と、プロセッサとを備え、該制御回路は、該プロセッサの制御下で、該メモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験又は診断対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とするアクセス制御装置によって達成できる。
【００１２】
上記の課題は、試験ルートを指定するコマンドとデータに基いて、シリアルインタフェースをアクセスすることで試験対象の試験を行う試験方法であって、試験装置内のメモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする試験方法によっても達成できる。
【００１３】
従って、本発明によれば、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理を軽減し、ハードウェアによる高速制御を可能とするアクセス制御装置及び試験方法を実現することができる。
【００１４】
【発明の実施の形態】
以下、本発明になるアクセス制御装置及び試験方法の各実施例を、図３以降と共に説明する。
【００１５】
【実施例】
図３は、本発明になるアクセス制御装置の一実施例を示すブロック図である。アクセス制御装置の本実施例は、本発明になる試験方法の一実施例により試験を行う際に用いられる。本実施例では、試験ルート又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースを高速アクセスするため、即ち、例えば ＪＴＡＧ制御によるアクセスの高速化を実現するために、ＪＴＡＧのアクセスシーケンスを記述したコマンド列と、ＴＤＩ信号として出力する出力データ列（ＴＤＩデータ列）を予めメモリ１１に格納しておき、ＪＴＡＧ制御回路１２を起動する。メモリ１１と、ＪＴＡＧ制御回路１２は、ＣＰＵ等のプロセッサ１３と共に、アクセス制御装置を構成する。
【００１６】
ＪＴＡＧ制御回路１２では、コマンド列に記述されたシーケンスに従いＴＣＫ,ＴＭＳ信号を制御してステートを遷移させる。シフト命令で、且つ、出力が指定されていれば、ＴＤＩデータ列からデータを読み出し、ＴＤＩ信号として出力する。シフト命令で、且つ、入力が指定されていれば、ＴＤＯ信号として得られるデータを、メモリ１１内に入力データ列（ＴＤＯデータ列）として展開する。
【００１７】
このような構成を採用することにより、ＪＴＡＧに対応した構成のデバイス（図示せず）へのアクセスを制御する際に、ＪＴＡＧ制御の途中でプロセッサ１３のソフトウェアが介在する必要がなくなり、デバイスへの高速なアクセスが可能になる。
【００１８】
従って、プロセッサ１３のソフトウェアは、予め一連のシーケンスを用意してＪＴＡＧ制御回路１２を起動し、ＪＴＡＧ制御回路１２の動作終了を待って結果の処理を行えばよいことになる。このため、逐次的にＪＴＡＧ制御を行う必要がなくなり、プロセッサ１３のソフトウェアの負荷が下がる。又、ハードウェアでの制御により高速なアクセスが可能になる。又、到達目的ステートで制御する方式のため、ステートの遷移を細かく指示する必要がなくなり、短いコマンド列でシーケンスの指示が可能になる。
【００１９】
上記の如きＪＴＡＧ制御において、シフト動作時にメモリ１１のＴＤＩデータ列をＴＤＩ信号として出力するか否か、ＴＤＯ信号をメモリ１１のＴＤＯデータ列として書き込むか否かを、コマンドにより制御可能にすることができる。この場合、ＴＤＩ信号としてメモリ１１からのＴＤＩデータ列を出力しない場合は、ＴＤＯ信号として入力されたデータを折り返すようにしても良い。これにより、一連のシーケンスの中で出力に必要なデータのみをメモリ１１のＴＤＩデータ列に設定し、解析に必要なデータのみをメモリ１１のＴＤＯデータ列に取り込むことができる。
【００２０】
又、上記の如きＪＴＡＧ制御装置において、アクセスシーケンスを示すコマンドに、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを設けたり、実行回数の指定を設けて１つのコマンドで多数回のシフト操作やアップデート操作等を可能とすることもできる。これらの場合、コマンド列を更に短くし、且つ、複雑な制御を行うことが可能になる。
【００２１】
アクセス制御装置からアクセスされるデバイスにおいて、命令レジスタ(ＩＲ)及びデータレジスタ(ＤＲ)にパリティビットやアクセス手順エラー等のエラー検出機能を設け、命令実行後にＩＲを読み出すことで命令が正しく実行されたか否かの確認ができるように、ＩＲの読み出しにステータスフラグを設けて、長いコマンドシーケンス途中でエラーが発生した時にエラーを検出及びコマンドシーケンスの停止ができるようにしても良い。この場合、ＪＴＡＧ制御の信頼性を向上させることができる。尚、上述の如く、ソフトウェアは一連のシーケンスが終了するのを待っているため、シーケンスの途中で問題が発生した場合は、逐次処理を行っている場合と比較すると柔軟に対応することが難しい。そこで、シーケンスの途中に命令レジスタを読み出して実行状況を確認する手段を設けることにより、エラー発生時の処理の中止等が可能となり、アクセス制御の信頼性が向上する。
【００２２】
又、アクセス制御装置にアクセスされるデバイスにおいて、命令レジスタ内に「データレジスタ書き込みフラグ」や「データレジスタ読み出しフラグ」を設けることにより、「書き込み」や「読み出し」を独立に制御することもできる。この場合、ＪＴＡＧのＵｐｄａｔｅステートやＣａｐｔｕｒｅステート,Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅ内の動作等を抑止することができる。ＪＴＡＧではＳｈｉｆｔ動作を実行した時には、必ずＵｐｄａｔｅステートを通過しなければならない。一般には、Ｕｐｄａｔｅステートを通過するとデータ内容が更新されるため、Ｓｈｉｆｔ時にＴＤＯ信号として出力されたデータをＴＤＩ信号のデータとして戻してＵｐｄａｔｅ時にシフトレジスタの内容を保証する等の処理が必要になる。そこで、コマンドレジスタ内に「データレジスタ書き込みフラグ」を設けて、このフラグがオフの場合はＵｐｄａｔｅ-ＤＲステートを通ってもデータレジスタの更新を行わない命令体系にすると、ＴＤＩ信号のデータに戻す処理が不要になる。更に、Ｒｕｎ−Ｔｅｓｔ／Ｉｄｌｅステートで何らかの動作、例えばメモリの読み書きを行う場合、このフラグを設けることで動作の制御が可能になる。
【００２３】
アクセス制御装置にアクセスされるシステムにおいて、システムを構成するデバイスを階層的に構成してアクセス対象とする階層を指定するための信号を設け、且つ、各階層内で制御対象となるデバイスを選択するための選択レジスタをＪＴＡＧを使って設定可能にして、アクセス制御装置とアクセス対象のデバイスを見かけ上一対一の関係にするシステム構成と取ることもできる。この場合、ＪＴＡＧ制御回路と対象となるデバイスとを見かけ上１対１にすることができるため、各デバイス固有のビット数を意識するだけで制御が可能になる。一般に、ＪＴＡＧでは関連するデバイスをチェイン接続して長いシフトレジスタが存在するものとしてアクセスする。このためには、デバイスの順序を考慮し、各デバイスのアクセスに必要なビット数分の情報を適宜構成する必要があり、大変煩雑な処理を行わなければならないが、本発明では、複数のデバイスがあっても、ＪＴＡＧ制御回路からは１個だけが見えることとなり処理が容易になる。
【００２４】
又、上記システム構成において、上位階層からアクセス対象とする下位階層のデバイスを複数選択することにより、複数のデバイスに同時にデータを与えることを可能とすることもできる。この場合、多数のデバイスが並ぶシステムにおいて、複数のデバイスに対して同時にデータを与えることが可能となり、システム全体の制御が高速に行える。これにより、例えばＪＴＡＧで構成可能なＦＰＧＡを大量に使用するシステムで、同一構成のデータを複数のＦＰＧＡに同時に書き込むことが可能となり、システムを高速に構成することが可能になると共に、複数のメモリに対して同時に書き込む等の処理が可能になる。
【００２５】
従って、例えば図１に示すようなＩＲ３、ＤＲ４〜６及びＴＡＰ７からなるデバイスを試験する場合、動作は図４に示すようになる。図４は、アクセス制御装置のソフト動作及びハード動作を説明する図であり、一例として、ＤＲ４にＴＤＩ信号の値を書き込み、ＤＲ５の内容をＴＤＯ信号として読み出す場合のシーケンスを示す。この場合、図４に示すように、ソフトウェアは、コマンドを用意した後にハードウェアを起動したらハードウェアの動作が終了するまで待ち、後処理を行えば良い。つまり、一連の動作は、全てハードウェア制御となり、デバイスへのアクセスの高速化が可能になる。
【００２６】
図５はコマンドの構成を説明する図である。同図中、「０」〜「３１」は、ビット位置を示す。Ｃｏｍｍａｎｄ Ｃｏｄｅ部分には図７と共に後述するコマンドコードを設定する。ＳＥＴフラグにはＴＤＩ信号としてＴＤＩデータ列を出力するか否かを指定する。ＧＥＴフラグにはＴＤＯ信号をＴＤＯデータ列を取り込むか否かを指定する。
【００２７】
図６は、ＪＴＡＧ制御回路１２内におけるＳＥＴフラグ,ＧＥＴフラグの概念を説明する回路図である。同図中、２１，２３はＡＮＤ回路、２２はＲＡＭ、２４はセレクタ、２５はバイパスレジスタである。ＳＥＴフラグがＯＮの時は、ＲＡＭ２２からデータを取り出してセレクタ２４を介してＴＤＩ信号として出力し、ＧＥＴフラグがＯＮの時はＴＤＯ信号のデータをＲＡＭ２２に格納する。ＳＥＴフラグがＯＦＦの時は、ＴＤＯ信号の値をセレクタ２４及びバイパスレジスタ２５を介して折り返す。
【００２８】
図５中、Ｓｈｉｆｔ-Ｃｏｕｎｔ部分では、シフト系のコマンドを指示された時に、シフトステートを何回繰り返すかを指示する。Ｌｏｏｐ Ｃｏｕｎｔ部分では、これらのコマンドを何回繰り返すかを指示する。尚、本実施例では、Ｓｈｉｆｔ Ｃｏｕｎｔ部分に「０」を設定するとシフトステートの繰り返し数が２５６回であると見なし、Ｌｏｏｐ Ｃｏｕｎｔ部分に「０」 を指定するとコマンドの繰り返し数が６５５３６回であると見なすものとする。
【００２９】
図７は、Ｃｏｍｍａｎｄ Ｃｏｄｅ部分に設定するコマンドコードのコード（Ｃｏｄｅ）とオペコード（ＯＰ Ｃｏｄｅ）との対応を示す図である。コマンドコードは、ＪＴＡＧの目的ステートを指示する。予め目的ステート毎に遷移ルートを決めておくことにより、細かくステートを指示しなくてもステートの制御が可能になる。コマンドコードのＳｈｉｆｔ-ＤＲ+Ｅｘｉｔ１-ＤＲなるオペコード、 Ｓｈｉｆｔ-ＩＲ+Ｅｘｉｔ１-ＩＲなるオペコードは、指定された回数シフトステートを通った後、Ｅｘｉｔ-１に遷移することを示す。
【００３０】
図８〜図２３は、目的ステート別の遷移ルートを示す図である。図８〜図２３中、網かけのステートを目的ステートとして指定すると、太線のルートを通って目的ステートに到達する。例えば図８は、Ｔｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔを目的ステートとした遷移を示しており、Ｔｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔに到達後、更にＴｅｓｔ-Ｌｏｇｉｃ-Ｒｅｓｅｔを指定されると、自身に戻って来ることを示す。
【００３１】
図８〜図２３に示す遷移ルートに従えば、ステート制御をＳｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｉｔ１-ＤＲ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ／Ｉｄｌｅ→Ｓｅｌｅｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｉｔ１-ＤＲの順にｍ回のＳｈｉｆｔ-ＤＲ×ｎ回→Ｅｘｈｉ１-ＤＲを１行のコマンドで表記することが可能になる。
【００３２】
図２４は、コマンド列を説明する図である。同図は、コマンド列の番号、Ｌｏｏｐ Ｃｏｕｎｔ部分、Ｓｈｉｆｔ Ｃｏｕｎｔ部分、ＧＥＴフラグ、ＳＥＴフラグ、Ｃｏｍｍａｎｄ Ｃｏｄｅ部分を、各コマンド列の動作説明と共に示す。Ｌｏｏｐ Ｃｏｕｎｔ部分やＳｈｉｆｔ Ｃｏｕｎｔ部分と+シフト命令Ｅｘｉｔ１とを組み合わせることにより、短いコマンド列で複雑なステート制御を指示することができる。
【００３３】
番号３のコマンド列は一行で記述されているが、ステートはＳｈｉｆｔ-ＤＲ×１６→Ｅｘｉｔ１-ＤＲ→Ｕｐｄａｔｅ-ＤＲ→Ｒｕｎ-Ｔｅｓｔ→Ｓｅｌｅｃｔ-ＤＲ→Ｃａｐｔｕｒｅ-ＤＲ→Ｓｈｉｆｔ-ＤＲ×１６→Ｅｘｉｔ１-ＤＲ……と遷移し、最後にＥｘｉｔ１-ＤＲで終わる。
【００３４】
ＴＤＩ,ＴＤＯデータ列は、Ｕｐｄａｔｅステートを通った際にワードを整列させると、コマンドに対するデータ区切れ目を付けやすく、コマンド列,データ列を作るプロセッサ１３のソフトウェアの処理が容易になる。
【００３５】
図２５は、ＴＤＩデータ列を、ワード単位を３２ビットとした場合について示す図である。又、図２６は、ＴＤＯデータ列を、ワード単位を３２ビットとした場合について示す図である。
【００３６】
図２７は、図１に示す如きデバイスの例えばＤＲ４内のビットの一部のみを書き換える場合のコマンド列を示す図である。又、図２８は、図２７に示すコマンド列を用いた場合のＪＴＡＧ制御回路１２内の動作を説明する回路図である。図２８中、図１，３，６と同一部分には同一符号を付し、その説明は省略する。図２８において、バイパスレジスタ２５を１ビット幅とした場合、図２７に示すコマンド列を実行すると、ＤＲ４内のビット１,２,３,６,７,８には、バイパスレジスタ２５及びセレクタ２４を通して戻されたデータが格納され、ＤＲ４内のビット▲４▼,▲５▼には、メモリ１１から設定された値が格納される。
【００３７】
図２９は、上記アクセス制御（ＪＴＡＧ制御）の信頼性を高めるために、デバイス側のＩＲ３にエラーチェック機能を設けた時のＩＲ３の動作を説明する図である。ＩＲ３にエラーチェック機能が設けられており、このＩＲ３をキャプチャすると、ビットＳＴ０,ＳＴ１が読み出される。ビットＳＴ０は、Ｕｐｄａｔｅ-ＩＲを実行した際にパリティエラーや未定義のオペコード等、ＩＲ３の設定に問題があった時に「１」に設定される。ビットＳＴ１は、Ｕｐｄａｔｅ-ＤＲを実行した際にデータのパリティエラーやビット長のエラー等、例えばＤＲ４の設定に問題があった時に「１」に設定される。アクセス手順をＩＲ３の設定→ＤＲ４のアクセス→ＩＲ３の読み出しの順番で行うと、ＩＲ３を読み出した時に、ＩＲ３の設定及びＤＲ４のアクセスが正常に行われたか否かが分かる。
【００３８】
ＩＲ３の読み出し時にＳＴ０，ＳＴ１のチェック及びＩＲ３を読み出した時のパリティチェックを行い、異常を検出したら停止するような機構をＪＴＡＧ制御回路１２に付加することにより、長いコマンドシーケンスの途中でエラーが発生した時にコマンドシーケンスを停止させることができる。
【００３９】
図３０は、図２９のオペコード内に書き込み指示用フラグＷと読み出し指示用フラグＲを設けた時のＩＲ３の動作を説明する図である。一般に、ＪＴＡＧではＣａｐｔｕｒｅ-ＤＲステートを通過した時にデータレジスタ（ＤＲ）の内容をシフトレジスタに読み出し、Ｕｐｄａｔｅ-ＤＲステートを通過した時にシフトレジスタの内容をデータレジスタ（ＤＲ）に反映させる。しかし、データレジスタ（ＤＲ）によっては読み出しだけ又は書き込みだけを行いたい、即ち、Ｕｐｄａｔｅ-ＤＲを通過した時のデータレジスタ（ＤＲ）の更新を抑止したい場合等がある。このような場合、ＩＲ３のオペコード内に書き込み及び読み出しを指示するフラグＷ，Ｒを設け、Ｒｕｎ-Ｔｅｓｔ／ＩｄｌｅやＣａｐｔｕｒｅ-ＤＲ,Ｕｐｄａｔｅ-ＤＲ時に行うべきアクセスを制限することで、分かり易い命令体系でアクセス制御を容易に行うことができる。
【００４０】
図３１は、複数のＪＴＡＧ対応デバイスを階層的に配置して、ＪＴＡＧ制御回路１２とアクセス対象となるデバイスが見かけ上１対１になるようにした場合のシステム構成を示すブロック図である。ＪＴＡＧ制御回路１２は、階層制御デバイス３１−１を介して階層構造の所定の階層のデバイス３５−１に接続されると共に、階層制御デバイス３１−１，３１−２を介して次の階層のデバイス３５−２に接続されている。階層制御デバイス３１−１，３１−２は、アクセス制御装置の一部である。
【００４１】
又、図３２は、図３１に示す階層制御デバイスの構成を示すブロック図である。階層制御デバイス３１は、図３２に示す如く接続されたゲート３１１〜３１４、デバイス選択用のレジスタ（ＤＲ）３１５及びセレクタ３１６からなる。この場合、通常のＪＴＡＧ制御信号（ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ）に加えて、どの階層をアクセスするかを選択するための階層選択信号を使用する。
【００４２】
図３１及び図３２中、通常のＪＴＡＧ制御信号の流れは破線の矢印で示し、階層選択信号の流れは実線の矢印で示す。
【００４３】
選択された階層にある例えばデバイス３５−２へは、通常のＪＴＡＧアクセスを行い、選択された階層よりも上位階層にある例えばデバイス３５−１はＪＴＡＧ制御信号を通過させて下位階層の例えばデバイス３５−２に供給する。下位階層の例えばデバイス３５−２を制御する階層制御デバイス３１−２には、ＤＲ３１５を設け、このＤＲ３１５で選択されているデバイス３５−２に対してＪＴＡＧ制御を行う。このＤＲ３１５で複数のデバイス３５−２を選択することで、複数のデバイス３５−２に同時にデータを与えることが可能になる。 ただし、ＪＴＡＧ制御回路１２に戻すＴＤＯ信号用の信号線は１本だけのため、セレクタ３１６で選択されているデバイス３５−２から代表を選んでＴＤＯ信号を上位階層の階層制御デバイス３１−１に戻す。又、上位階層の階層制御デバイス３１−１の場合、セレクタ３１６で選択されているデバイス３５−２から代表を選んでＴＤＯ信号をＪＴＡＧ制御回路１２に戻す。
【００４４】
図３３は、図５に示すコマンドを拡張して、階層選択の信号もコマンドシーケンスの中で設定できるようにした場合のコマンド構成を示す図である。図３３に示すように、ビット位置「０」〜「４」には階層選択条件が設定される。これにより、階層選択、デバイスの選択及びターゲットとなるデバイスの制御を、１回のコマンドシーケンス内で実行することが可能となる。このコマンドにより設定した値、即ち、階層選択信号は、図３１に示すＪＴＡＧ制御回路１２内の階層選択条件設定レジスタ１２１に格納される。
【００４５】
図３４は、ＪＴＡＧ制御回路１２の構成の一実施例を示すブロック図である。ＪＴＡＧ制御回路１２は、同図に示す如く接続されたＤＭＡコントローラ４１〜４３、コマンド解析・制御回路４４、コマンド実行制御回路４５、目的ステートレジスタ４６、ステート遷移制御回路４７、次ステートエンコーダ４８、原ステートレジスタ４９、ＴＭＳデコーダ５０、出力データ制御回路５１、調整回路５２、セレクタ５３、バイパスレジスタ５４、入力データ制御回路５５及び階層選択信号生成回路５６からなる。
【００４６】
コマンド解析・制御回路４４は、ＤＭＡコントローラ４１を介してメモリ１１の指定アドレスからコマンド（コマンドコード）を順に読み出し、コマンド実行制御回路４５を動作させる。コマンド実行制御回路４５は、コマンド内容に従い目的ステートを目的ステートレジスタ４６に設定し、ステート遷移制御回路４７を起動する。又、コマンド実行制御回路４５は、ＳＥＴフラグを出力データ制御回路５１及び調整回路５２に供給し、ＧＥＴフラグを入力データ制御回路５５に供給する。ステート遷移制御回路４７は、現ステートレジスタ４９と目的ステートレジスタ４６の内容が一致するまでＴＣＫ信号を生成する。次ステートエンコーダ４８は、次のステートをエンコードして現ステートレジスタ４９に設定する。ＴＭＳデコーダ５０は、現ステートレジスタ４９と目的ステートレジスタ４６から次に生成すべきＴＭＳ信号の値を決定する。
【００４７】
出力データ制御回路５１は、ＤＭＡコントローラ４２を介して出力すべきデータをメモリ１１の指定アドレスから取り込み、コマンドでＳＥＴフラグが設定してあるＳｈｉｆｔステートの時にデータをセレクタ５３へ出力する。セレクタ５３は、調整回路５２を介してコマンドのＳＥＴフラグを供給され、ＳＥＴフラグに基いて出力データ制御回路５１からのデータ又はバイパスレジスタ５４を介して得られるＴＤＯ信号のデータをＴＤＩ信号として選択出力する。
【００４８】
入力データ制御回路５５は、コマンドでＧＥＴフラグが設定してあるＳｈｉｆｔステートの時にＴＤＯ信号のデータを取り込み、ＤＭＡコントローラ４３を介してメモリ１１の指定アドレスに書き込む。
【００４９】
階層選択信号生成回路５６は、コマンド解析・制御回路４４による、例えば図３３に示す拡張されたコマンドの解析結果に基いて、図３１及び図３２と共に説明したような階層構造のデバイスの試験又は診断を行う場合に使用する階層選択信号を生成する。生成された階層選択信号は、図３１に示したＪＴＡＧ制御回路１２内の階層選択条件設定レジスタ１２１に設定される。階層選択信号生成回路５６は、階層構造以外のデバイスの試験又は診断を行う場合には省略可能である。
【００５０】
次に、本実施例をサーバーシステムへ適用した場合について、図３５及び図３６と共に説明する。図３５は、本実施例を適用されたサーバシステムを示すブロック図であり、図３と同一部分には同一符号を付し、その説明は省略する。図３６は、図３５に示すサーバシステム内のサービスプロセッサ（ＳＶＰ）の動作を説明するフローチャートである。
【００５１】
図３５において、サーバシステム７０は、ＳＶＰ７１と処理部７２とからなる。ＳＶＰ７１は、メモリ１１、ＪＴＡＧ制御回路１２及びプロセッサ１３からなる。他方、診断又は制御の対象となる処理部７２は、選択制御回路６１、ハード制御回路６２、制御・状態監視テーブル６３、メモリ６４及びＣＰＵ等で構成されたプロセッサ６５からなる。
【００５２】
ハード制御回路６２の機能例としては、次のような機能が含まれる。
（Ａ１）ＪＴＡＧのコマンドを解釈して、プロセッサ６５へのリセット信号や割り込み信号をＯＮ／ＯＦＦさせる。
（Ａ２）ＪＴＡＧのコマンドをプロセッサ６５に供給して、ＳＶＰ７１からプロセッサ６５のバウンダリスキャンができるようにし、ハードウェア診断を可能にする。
（Ａ３）ＪＴＡＧのコマンドをプロセッサ６５に供給して、プロセッサ６５のＦＰＧＡをコンフィギュレーション可能にする。
【００５３】
又、制御・状態監視テーブルの機能例としては、次のような機能が含まれる。
（Ｂ１）ＪＴＡＧで制御可能なレジスタ群を処理部７２内に設け、このレジスタを設定することによりプロセッサ６５のハードウェアのモード設定やファームウェアのモード設定を行う。
（Ｂ２）プロセッサ６５のハードウェアやファームウェアが検出するエラー信号やステータスを読み出せるようにし、これをモニタすることによりエラーや処理状況を確認できるようにする。
（Ｂ３）ＪＴＡＧ及びプロセッサ６５の両方からアクセスできるレジスタ群を処理部７２内設けて、プロセッサ６５のソフトウェアとの通信環境を実現し、ソフトウェアに対するモードの設定やエラー、ステータスの取得等を行う。
【００５４】
更に、メモリの機能例としては、次のような機能が含まれる。
（Ｃ１）プロセッサ６５が実行するプログラムを格納する。
（Ｃ２）プロセッサ６５のプログラムが格納したログ情報等を読み出し、プログラムの動作状況を監視可能にする。
（Ｃ３）プロセッサ６５のプログラムとサービスアプリケーション（ＳＶＡ）のメールボックスを構成し、プログラム間の通信環境を実現する。
【００５５】
ＳＶＰ７１と処理部７２との間では、上記ＪＴＡＧ制御信号のやり取りが行われる。図３５のサーバシステム７０では、処理部７２の基本的な動作を制御するＳＶＰ７１にＪＴＡＧ制御機能を搭載し、ＪＴＡＧインタフェース経由で処理部７２を制御・監視できるようにしている。
【００５６】
従って、ハード制御回路６２に対しては、ＳＶＰ７１は選択制御回路６１を介して、処理部７２のリセット等の基本的な操作を行う。制御・状態監視テーブル６３に対しては、ＳＶＰ７１は選択制御回路６１を介して、プロセッサ６５に対するパラメータ設定やエラー情報の収集、制御等を行う。プログラム等を格納するメモリ６４に対しては、ＳＶＰ７１は選択制御回路６１を介して、処理部７２で使うプログラムのイニシャルプログラムロード（ＩＰＬ）やデータの受け渡しを行なう。
【００５７】
このように、ＳＶＰ７１内のＪＴＡＧ制御回路１２は、高速動作が可能であるため、メモリ６４への書き込みのような大量のデータをアクセスする場合に特に効果を発揮する。ＳＶＰ７１のソフトウェアに対して、ＳＶＰ７１のメモリ１１から処理部７２のメモリ６４にブロック転送を行ったかのように見せかけることもできる。
【００５８】
図３６において、ステップＳ１は、ハード制御回路６２に対するハードウェアコンフィギュレーションを行い、ステップＳ２は、パラメータ設定を行う。ハードウェアコンフィギュレーションでは、ＦＰＧＡ等のプログラマブルデバイスのコンフィギュレーションを行う。パラメータ設定では、ハードウェアに対する動作モード設定やファームウェアに対する動作モード設定を行い、又、ソフトウェアに対する動作モードの設定も行う。ステップＳ３は、ＩＰＬを行い、ステップＳ４は、処理部７２の起動（リセット解除）を行う。ＩＰＬでは、プロセッサ６５が使うプログラムをメモリ６４に格納する。処理部７２の起動の際には、プロセッサ６５等に対してリセットの解除や起動信号の発行を行い、プロセッサ６５の動作を開始させる。ステップＳ５は、エラー監視を行い、エラーが検出されたか否かを判定する。エラー監視では、制御・状態監視テーブル６３を参照して、ハードウェアエラーの発生や、ソフトウェアのエラーの発生等を監視する。
【００５９】
ステップＳ５の判定結果がＹＥＳであると、ステップＳ６は、エラーロギングを行い、ステップＳ７は、検出されたエラーが重大エラーであるか否かを判定する。ステップＳ７の判定結果がＮＯであると、ステップＳ８は、エラーハンドリングを行い、処理は後述するステップＳ１０へ進む。他方、ステップＳ７の判定結果がＹＥＳであると、ステップＳ９は、処理部７２の緊急停止処理を行い、処理は終了する。
【００６０】
ステップＳ５の判定結果がＮＯの場合、又は、ステップＳ８の後、ステップＳ１０は、パラメータ設定要求であるか否かを判定する。ステップＳ１０の判定結果がＹＥＳであると、ステップＳ１１は、パラメータ設定を行い、処理はステップＳ１２へ進む。パラメータ設定では、プロセッサ６５側からの要求や、ＳＶＰ７１外部からのオペレータの要求等のパラメータ設定要求があった場合に、新たなパラメータを設定する。ステップＳ１２は、停止要求であるか否かを判定し、判定結果がＮＯであると、処理はステップＳ５へ戻る。他方、ステップＳ１２の判定結果がＹＥＳであると、ステップＳ１３はサーバシステム７０の停止（リセット）処理を行い、処理は終了する。停止処理では、オペレータからのサーバシステム７０の停止要求があった場合に、リセット等のシステム停止処理を行う。
【００６１】
サーバシステム７０のＳＶＰインタフェースにＪＴＡＧ制御信号を用いた場合、 少ない本数の規格化されたインタフェースを用いることで、設計や試験を効率的に行うことができる。又、ＪＴＡＧに対応したデバイスで処理部７２を構成すると、サーバシステム７０に組み込んだ状態でもバウンダリスキャン等が可能になり、プリント基板試験装置等を使わなくともサーバシステム７０内のハードウェア診断を行うことが可能になる。つまり、このような診断機能と、通常のシステム制御・監視等を、１つのインタフェースで実現できる。
【００６２】
ＪＴＡＧに対応したＦＰＧＡを用いた場合、そのコンフィギュレーションをＳＶＰから行うことが可能となり、処理部７２にＦＰＧＡ構成用のＲＯＭを置く必要がなくなる。又、ＲＯＭを使った場合でも、ＪＴＡＧを使ってＲＯＭの書き換えが可能となり、サーバシステム７０への組み立て後も柔軟な運用が可能になる。
【００６３】
次に、本実施例をプリント基板試験装置への適用した場合について、図３７と共に説明する。図３７は、本実施例を適用されたプリント基板試験装置示すブロック図であり、図３と同一部分には同一符号を付し、その説明は省略する。
【００６４】
図３７において、プリント基板試験装置（又は診断装置）８０は、メモリ１１、ＪＴＡＧ制御回路１２及びプロセッサ１３からなる。他方、試験又は診断の対象となるプリント基板８１は、同図に示す如く接続されたＬＳＩ回路（＃１〜＃３）８１１〜８１３からなる。
【００６５】
ＪＴＡＧで試験又は診断されるプリント基板８１では、一般的にＪＴＡＧ対象となっているＬＳＩ回路８１１〜８１３等のデバイスを数個珠つなぎにしているので、これらにＪＴＡＧ制御回路１２とのインタフェースを接続して試験又は診断を行う。
【００６６】
プリント基板８１の試験又は診断では、パターンや半田が接続されていることを確認するため、ＪＴＡＧ制御回路１２を通してＬＳＩ回路８１１〜８１３のピン（図１のＴＡＰ７に対応）に値を設定し、正常に伝搬するか否かを確認する。このため、値の設定や読み出しを繰り返す必要があるが、高速化により試験又は診断時間を短くすることができる。
【００６７】
尚、本発明は、以下に付記する発明をも包含するものである。
【００６８】
（付記１） 試験又は診断ルートを指定するコマンドとデータに基いてシリアルインタフェースをアクセスすることで試験又は診断対象の試験又は診断を行うアクセス制御装置であって、
メモリと、
前記コマンドと前記データを試験又は診断対象に供給し、該試験又は診断対象からの出力データを入力する制御回路と、
プロセッサとを備え、
該制御回路は、該プロセッサの制御下で、該メモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験又は診断対象からの出力データを出力データ列として該メモリに格納する制御を行い、コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする、アクセス制御装置。
【００６９】
（付記２） 前記シリアルインタフェースは、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用しており、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号を含むことを特徴とする、（付記１）記載のアクセス制御装置。
【００７０】
（付記３） 前記制御回路は、シフト動作時に前記メモリ内のデータ列をＴＤＩ信号として出力するか、しない場合にはＴＤＯ信号のデータをＴＤＩ信号として前記試験又は診断対象に対して折り返すことを特徴とする、（付記２）記載のアクセス制御装置。
【００７１】
（付記４） アクセスシーケンスを示すコマンドは、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを含むことを特徴とする、（付記２）又は（付記３）記載のアクセス制御装置。
【００７２】
（付記５） 前記アクセスシーケンスを示すコマンドは、実行回数の指定を含み、１つのコマンドで多数回のシフト操作及びアップデート操作を行うことを特徴とする、（付記４）記載のアクセス制御装置。
【００７３】
（付記６） 前記試験又は診断対象は、命令レジスタ及びデータレジスタにエラー検出機能が設けられており、前記プロセッサは、命令実行後に前記命令レジスタを読み出すことで命令が正しく実行されたか否かの確認をするために前記命令レジスタの読み出しに対してステータスフラグを設けており、長いコマンドシーケンス途中でエラーが発生した時にエラーの検出及びコマンドシーケンスの停止を行うことを特徴とする、（付記２）〜（付記５）のいずれか一項記載のアクセス制御装置。
【００７４】
（付記７） 前記試験又は診断対象は、命令レジスタ内にデータレジスタ書き込みフラグ及びデータレジスタ読み出しフラグが設けられており、前記プロセッサは、前記制御回路を介して前記命令レジスタに対する書き込み及び読み出しを独立に制御することを特徴とする、（付記２）〜（付記６）のいずれか１項記載のアクセス制御装置。
【００７５】
（付記８） 前記制御回路は、前記ＪＴＡＧ制御信号により設定可能であり、階層的に配置された複数の試験又は診断対象のうち、各階層内でアクセスする対象を選択するための階層選択信号を生成する階層選択信号生成回路を有し、アクセス制御装置とアクセスする対象を見かけ上一対一の関係にすることを特徴とする、（付記２）〜（付記７）のいずれか一項記載のアクセス制御装置。
【００７６】
（付記９） 前記階層選択信号に基いて階層構造の上位階層から下位階層のアクセスする対象を複数選択することにより、複数の対象に同時にデータを供給する階層制御デバイスを更に備えたことを特徴とする、（付記８）記載のアクセス制御装置。
【００７７】
（付記１０） 前記試験又は診断の対象は、プリント基板、前記プリント基板上のデバイス、サーバシステム内の処理部、又は前記処理部内のデバイスであることを特徴とする、（付記１）〜（付記９）のいずれか１項記載のアクセス制御装置。
【００７８】
（付記１１） 試験ルートを指定するコマンドとデータに基いて、シリアルインタフェースをアクセスすることで試験対象の試験を行う試験方法であって、
試験装置内のメモリに展開したコマンド列及び入力データ列に従いアクセスシーケンスを実行して、該試験対象からの出力データを出力データ列として該メモリに格納する制御を行い、
コマンド列で到達目的ステートを与えると、前記到達目的ステートに応じて一義的に遷移ルートを確定できるように、到達目的とするステート毎に予めステート遷移ルートを決定することを特徴とする、試験方法。
【００７９】
（付記１２） 前記シリアルインタフェースは、ＪＴＡＧ（ＩＥＥＥ標準１１４９−１）を応用しており、前記コマンドとデータは、ＪＴＡＧのＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ信号からなるＪＴＡＧ制御信号を含むことを特徴とする、（付記１１）記載の試験方法。
【００８０】
（付記１３） シフト動作時に前記メモリ内のデータ列をＴＤＩ信号として出力するか、ＴＤＯ信号のデータを該メモリ内の出力データ列に書き込むかをコマンドにより制御し、
ＴＤＩ信号として該メモリからの入力データ列を出力しない場合にはＴＤＯ信号のデータをＴＤＩ信号として前記試験対象に対して折り返すことを特徴とする、（付記１２）記載の試験方法。
【００８１】
（付記１４） アクセスシーケンスを示すコマンドは、指定した回数のシフト操作を実行後、Ｅｘｉｔ-１ステートに自動遷移するコマンドを含むことを特徴とする、（付記１２）又は（付記１３）記載の試験方法。
【００８２】
（付記１５） 前記アクセスシーケンスを示すコマンドは、実行回数の指定を含み、１つのコマンドで多数回のシフト操作及びアップデート操作を行うことを特徴とする、（付記１４）記載の試験方法。
【００８３】
（付記１６） 前記試験対象は、命令レジスタ及びデータレジスタにエラー検出機能が設けられており、
命令実行後に前記命令レジスタを読み出すことで命令が正しく実行されたか否かの確認をするために前記命令レジスタの読み出しに対してステータスフラグを設け、長いコマンドシーケンス途中でエラーが発生した時にエラーの検出及びコマンドシーケンスの停止を行うことを特徴とする、（付記１２）〜（付記１５）のいずれか一項記載の試験方法。
【００８４】
（付記１７） 前記試験対象は、命令レジスタ内にデータレジスタ書き込みフラグ及びデータレジスタ読み出しフラグが設けられており、
前記命令レジスタに対する書き込み及び読み出しを独立に制御することを特徴とする、（付記１２）〜（付記１６）のいずれか１項記載の試験方法。
【００８５】
（付記１８） 前記ＪＴＡＧ制御信号により設定可能であり、階層的に配置された複数の試験又は診断対象のうち、各階層内でアクセスする対象を選択するための階層選択信号を生成し、アクセス制御装置とアクセスする対象を見かけ上一対一の関係にすることを特徴とする、（付記１２）〜（付記１７）のいずれか一項記載のアクセス制御装置。
【００８６】
（付記１９） 前記階層選択信号に基いて階層構造の上位階層から下位階層のアクセスする対象を複数選択することにより、複数の対象に同時にデータを供給することを特徴とする、（付記１８）記載の試験方法。
【００８７】
（付記２０） 前記試験対象は、プリント基板、前記プリント基板上のデバイス、サーバシステム内の処理部、又は前記処理部内のデバイスであることを特徴とする、（付記１１）〜（付記１９）のいずれか１項記載の試験方法。
【００８８】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、種々の変形及び改良が可能であることは、言うまでもない。
【００８９】
【発明の効果】
本発明によれば、ＪＴＡＧ制御等のアクセス制御におけるソフトウェアの処理が軽減され、ハードウェアによる高速制御が可能になる。又、コマンドシーケンス実行に伴う信頼性低下を防止し、高速で、且つ、信頼性の高いＪＴＡＧ制御が可能になる。これにより、従来のプリント基板の試験又は診断の用途に限定されず、システム制御を行うためのバスとしての使い方も可能になる。
【図面の簡単な説明】
【図１】第２の方式を採用する従来のアクセス制御装置を示すブロック図である。
【図２】図１に示すアクセス制御装置のソフト動作及びハード動作を説明する図である。
【図３】本発明になるアクセス制御装置の一実施例を示すブロック図である。
【図４】アクセス制御装置のソフト動作及びハード動作を説明する図である。
【図５】コマンドの構成を説明する図である。
【図６】ＳＥＴフラグ,ＧＥＴフラグの概念を説明する回路図である。
【図７】コマンドコードのコードとオペコードとの対応を示す図である。
【図８】目的ステート別の遷移ルートを示す図である。
【図９】目的ステート別の遷移ルートを示す図である。
【図１０】目的ステート別の遷移ルートを示す図である。
【図１１】目的ステート別の遷移ルートを示す図である。
【図１２】目的ステート別の遷移ルートを示す図である。
【図１３】目的ステート別の遷移ルートを示す図である。
【図１４】目的ステート別の遷移ルートを示す図である。
【図１５】目的ステート別の遷移ルートを示す図である。
【図１６】目的ステート別の遷移ルートを示す図である。
【図１７】目的ステート別の遷移ルートを示す図である。
【図１８】目的ステート別の遷移ルートを示す図である。
【図１９】目的ステート別の遷移ルートを示す図である。
【図２０】目的ステート別の遷移ルートを示す図である。
【図２１】目的ステート別の遷移ルートを示す図である。
【図２２】目的ステート別の遷移ルートを示す図である。
【図２３】目的ステート別の遷移ルートを示す図である。
【図２４】コマンド列を説明する図である。
【図２５】ＴＤＩデータ列を、ワード単位を３２ビットとした場合について示す図である。
【図２６】ＴＤＯデータ列を、ワード単位を３２ビットとした場合について示す図である。
【図２７】デバイスのＤＲ内のビットの一部のみを書き換える場合のコマンド列を示す図である。
【図２８】図２７に示すコマンド列を用いた場合のＪＴＡＧ制御回路内の動作を説明する回路図である。
【図２９】デバイス側のＩＲにエラーチェック機能を設けた時のＩＲの動作を説明する図である。
【図３０】デバイス側のＩＲにフラグＷ，Ｒを設けた時のＩＲの動作を説明する図である。
【図３１】複数のＪＴＡＧ対応デバイスを階層的に配置して、ＪＴＡＧ制御回路とアクセス対象となるデバイスが見かけ上１対１になるシステムの構成を示すブロック図である。
【図３２】図３１に示す階層制御デバイスの構成を示すブロック図である。
【図３３】階層選択の信号もコマンドシーケンスの中で設定できるようにした場合のコマンド構成を示す図である。
【図３４】ＪＴＡＧ制御回路の構成の一実施例を示すブロック図である。
【図３５】実施例を適用されたサーバシステムを示すブロック図である。
【図３６】図３５に示すサーバシステム内のＳＶＰの動作を説明するフローチャートである。
【図３７】実施例を適用された試験装置を示すブロック図である。
【符号の説明】
３ ＩＲ
４〜６ ＤＲ
７ ＴＡＰ
１１ メモリ
１２ ＪＴＡＧ制御回路
１３ プロセッサ
Claims (8)
- 診断対象回路に接続されると共に、前記診断対象回路に対してアクセスを行うことにより、前記診断対象回路の診断を行うアクセス制御装置であって、
前記アクセス制御装置から前記診断対象回路に入力する入力データ列と、前記診断対象回路から前記アクセス制御装置に出力される出力データ列と、複数の状態のうち所定の状態を経由したいずれかの状態への遷移を指定する命令コードと、前記命令コードにより指定される動作がシフト動作を含む場合に前記シフト動作の実行回数を指定するシフト回数情報と、前記命令コードで指定される動作の実行回数を指定するループ回数情報と、コマンドと前記入力データ列を前記診断対象回路に入力するか否かを指定する第１のフラグと、前記診断対象回路からの前記出力データ列を前記メモリに出力するか否かを指定する第２のフラグを有する命令を複数含む命令列を記憶するメモリと、
前記命令列と前記入力データ列を前記メモリに格納すると共に、前記メモリに格納された前記出力データ列を読み出すプロセッサと、
前記命令列に含まれる命令を実行する場合に、前記命令コードと前記シフト回数情報と前記ループ回数情報に基づいて、前記いずれかの状態へ遷移して前記命令コードを実行すると共に、前記第１のフラグに基づいて、前記メモリから前記入力データ列を前記診断対象回路に入力し、前記第２のフラグに基づいて、前記診断対象回路からの前記出力データ列を前記メモリに出力する診断制御回路を有することを特徴とするアクセス制御装置。 - 前記診断対象回路は、エラー検出機能を有する命令レジスタと、前記入力データ列を保持するデータレジスタを有し、
前記プロセッサは、前記命令列の実行後に前記命令レジスタの内容を読み出すことにより、前記命令レジスタの読み出しに対して命令が正しく実行されたか否かの確認をするステータスフラグを有すると共に、前記命令列の実行の途中においてエラーが発生した場合に、前記命令列の実行の停止を行うことを特徴とする請求項１記載のアクセス制御装置。 - 前記状態遷移は、ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ信号を含むＪＴＡＧ制御信号を用いるＪＴＡＧ規格（ＩＥＥＥ標準１１４９−１）における状態遷移に基づくものであり、
前記診断制御回路は更に、
シフト動作時に前記メモリからの前記出力データ列を前記ＴＤＩ信号として出力するか、前記メモリから前記出力データ列を前記ＴＤＩ信号として出力しない場合には前記ＴＤＯ信号として入力される前記入力データ列を前記ＴＤＩ信号として前記診断対象回路に対して折り返す選択回路を有することを特徴とする請求項１又は２記載のアクセス制御装置。 - 前記命令列に含まれる複数の命令のいずれかは、指定した回数のシフト操作を実行後、前記ＪＴＡＧ規格における状態遷移のうち、Ｅｘｉｔ-１ステートに自動遷移することを特徴とする請求項３記載のアクセス制御装置。
- 前記命令列に含まれる複数の命令のいずれかは、前記命令の実行回数の指定を含み、前記命令に含まれる１つのコマンドの実行により、前記実行回数の指定に基づいて複数回のシフト操作及びアップデート操作を行うことを特徴とする請求項３又は４記載のアクセス制御装置。
- 前記診断制御回路は更に、
階層的に配置された複数の診断対象回路のうち、各階層内でアクセスする診断対象回路を選択する階層選択信号を生成する階層選択信号生成回路を有することを特徴とする請求項１乃至５項のいずれか１項記載のアクセス制御装置。 - 前記診断制御回路は更に、
階層的に配置された複数の診断対象回路のうち、前記階層選択信号に基いて階層構造の上位階層から下位階層のアクセスする診断対象回路を複数選択することにより、前記複数の診断対象回路に前記入力データ列を同時に供給する階層制御回路を有することを特徴とする請求項６記載のアクセス制御装置。 - 診断対象回路に接続されると共に、前記診断対象回路に対してアクセスを行うことにより、前記診断対象回路の診断を行うアクセス制御装置の制御方法であって、
プロセッサが、前記アクセス制御装置から前記診断対象回路に入力する入力データ列と、前記診断対象回路から前記アクセス制御装置に出力される出力データ列と、複数の状態のうち所定の状態を経由したいずれかの状態への遷移を指定する命令コードと、前記命令コードにより指定される動作がシフト動作を含む場合に前記シフト動作の実行回数を指定するシフト回数情報と、前記命令コードで指定される動作の実行回数を指定するループ回数情報と、コマンドと前記入力データ列を前記診断対象回路に入力するか否かを指定する第１のフラグと、前記診断対象回路からの前記出力データ列を前記メモリに出力するか否かを指定する第２のフラグを有する命令を複数含む命令列をメモリに格納するステップと、
前記プロセッサが、前記メモリに格納された前記出力データ列を読み出すステップと、
診断制御回路が、前記命令列に含まれる命令を実行する場合に、前記命令コードと前記シフト回数情報と前記ループ回数情報に基づいて、前記いずれかの状態へ遷移して前記命令コードを実行すると共に、前記第１のフラグに基づいて、前記メモリから前記入力データ列を前記診断対象回路に入力し、前記第２のフラグに基づいて、前記診断対象回路からの前記出力データ列を前記メモリに出力するステップを有することを特徴とする制御方法。
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| JP2012230597A (ja) * | 2011-04-27 | 2012-11-22 | Fujitsu Ltd | 処理装置，制御装置および処理方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093559A (ja) * | 1983-10-26 | 1985-05-25 | Fujitsu Ltd | スキヤン方式 |
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| JPH10333933A (ja) * | 1997-05-30 | 1998-12-18 | Nec Eng Ltd | 情報処理システム |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093559A (ja) * | 1983-10-26 | 1985-05-25 | Fujitsu Ltd | スキヤン方式 |
| JPH10134011A (ja) * | 1996-10-30 | 1998-05-22 | Fujitsu Ltd | ネットワークのスキャンパスを階層的に構成するスキャン装置および方法 |
| JPH10333933A (ja) * | 1997-05-30 | 1998-12-18 | Nec Eng Ltd | 情報処理システム |
| WO2000033094A1 (en) * | 1998-12-03 | 2000-06-08 | Atmel Corporation | Boundary scan method for terminating or modifying integrated circuit operating modes |
| JP2002531835A (ja) * | 1998-12-03 | 2002-09-24 | アトメル・コーポレイション | 集積回路動作モードを終了または修正するためのバウンダリスキャン方法 |
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