JP2004288886A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ボロンのゲート絶縁膜突き抜けを抑制しつつ、各ＭＩＳＦＥＴの高駆動力化を図りうる半導体装置及びその製造方法を提供する。
【解決手段】各ＭＩＳＦＥＴ形成領域Ｒｎｔ，Ｒｐｔにシリコン酸化膜１３ａを形成した後、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。次に、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上にポリシリコン膜を堆積した後、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴにはシリコン酸化膜からなるゲート絶縁膜１３ｘを形成し、ｐＭＩＳＦＥＴにはシリコン酸窒化膜からなるゲート絶縁膜１３ｙを形成する。
【選択図】 図１
【解決手段】各ＭＩＳＦＥＴ形成領域Ｒｎｔ，Ｒｐｔにシリコン酸化膜１３ａを形成した後、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。次に、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上にポリシリコン膜を堆積した後、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴにはシリコン酸化膜からなるゲート絶縁膜１３ｘを形成し、ｐＭＩＳＦＥＴにはシリコン酸窒化膜からなるゲート絶縁膜１３ｙを形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型半導体装置及びその製造方法に係り、特に、ｎチャネル型ＭＩＳトランジスタ及びｐチャネル型ＭＩＳトランジスタの高性能・高信頼性を実現するための対策に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型半導体装置（ＭＩＳトランジスタ）の高性能化（例えば高駆動力化）のためにゲート絶縁膜の薄膜化が図られている。
【０００３】
ところが、ゲート絶縁膜の膜厚が３ｎｍ以下になると、特に表面チャネル型のｐ型トランジスタにおいて、熱処理工程を経ると、ゲート電極中のボロンがゲート絶縁膜を通過して半導体基板（のチャネル領域）に侵入し、しきい値電圧を変動させてしまうという問題（いわゆる「ボロンのゲート絶縁膜突き抜け」）が生じる。従来、このボロンのゲート絶縁膜突き抜けを抑制するためには、ゲート絶縁膜に窒素を導入し、シリコン酸窒化膜とすることが有効とされてきた。
【０００４】
しかしながら、ゲート絶縁膜を酸窒化膜にすると、ゲート絶縁膜と基板界面近傍の窒素濃度が上昇し、トランジスタの移動度低下をもたらし駆動力が低下する場合があることが明らかとなった。そのため、酸窒化膜からなるゲート絶縁膜の表面における窒素濃度を高くしてボロンのゲート絶縁膜突き抜けを抑制する一方、ゲート絶縁膜における半導体基板との境界面近傍の領域の窒素濃度を低く抑えることができる技術が提案されている（例えば、特許文献１参照）。
【０００５】
さらに、ゲート絶縁膜の膜厚が２ｎｍ以下になると、電子の直接トンネリングによるゲートリーク電流が増大し、消費電力の増大を招くことになる。そのため、最近では、シリコン酸化膜よりも十分高い比誘電率を有する誘電体膜（高誘電体膜）によってゲート絶縁膜を構成することにより、物理的な膜厚は厚くしてゲートリーク電流を抑制しつつ、容量結合性に影響する実効的な（電気的な）ゲート絶縁膜膜厚は薄くして、ＭＩＳトランジスタの高駆動力化を図る研究がなされている（例えば、非特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−２９１８６５号公報
【非特許文献１】
Ｋ．Ｏｎｉｓｈｉ ｅｔ ａｌ．， Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， ｐ１３１， ２００１
【０００７】
【発明が解決しようとする課題】
しかしながら、本発明者達の実験結果によると、従来の技術のＭＩＳトランジスタにおいて、以下のような不具合があることが判明した。
【０００８】
図８（ａ），（ｂ）は、それぞれ順に、種々の方法でゲート酸化膜中に窒素を導入してなるゲート酸窒化膜に関して、ｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）とｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳＦＥＴ）とにおけるキャリア移動度（μｅｆｆ ）のしきい値電圧（Ｖｔｈ）依存性を示す図である。図８（ａ），（ｂ）において、●（折れ線グラフＤＡｎ，ＤＡｐ）で表示されているラジカル窒化Ａの処理条件は、圧力が９５０ｍＴｏｒｒ、温度が２５０℃、時間が２０ｓｅｃ であり、○（折れ線グラフ曲線ＤＢｎ，ＤＢｐ）で表示されているラジカル窒化Ｂの処理条件は、圧力が５００ｍＴｏｒｒ、温度が４００℃、時間が２０ｓｅｃ である。つまり、ラジカル窒化Ｂの方がラジカル窒化Ａよりも窒化程度が大きい。同じしきい値電圧Ｖｔｈで比較した場合、ｎＭＩＳＦＥＴ（図８（ａ）参照）では窒化程度が弱い（窒化温度が低い，もしくは圧力が高い）ほど，つまり膜中の窒素含有量が少ないほどキャリア移動度μｅｆｆ が高く、ｐＭＩＳＦＥＴ（図８（ｂ）参照）では窒化程度が強い（窒化温度が高い，もしくは圧力が低い）ほどキャリア移動度μｅｆｆ が高い。一般に、窒化程度が大きいほどゲート絶縁膜−半導体基板間の境界付近の領域における正の固定電荷が増大する。そこで、しきい値電圧Ｖｔｈを調整する際には、窒化程度が大きいほど、ｎＭＩＳＦＥＴではしきい値電圧制御用のｐ型ドーパントの濃度を増大させ、ｐＭＩＳＦＥＴではしきい値電圧制御用のｎ型ドーパントの濃度を低減しているので、図８（ａ），（ｂ）に示されるようなドーパント濃度に依存したキャリア移動度の変化が生じたと考えられる。
【０００９】
すなわち、ｐＭＩＳＦＥＴにおいてボロンのゲート絶縁膜突き抜けを抑制する目的でゲート絶縁膜中の窒素濃度を高くした場合には、ｐＭＩＳＦＥＴではキャリア移動度の向上が可能であるが、ｎＭＩＳＦＥＴではキャリア移動度が低下してしまい、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴ両方での高駆動力化が両立しなくなるという不具合が明らかになった。
【００１０】
本発明の目的は、ｐＭＩＳＦＥＴにおいてｐ型ドーパント（ボロン）のゲート絶縁膜突き抜けを抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴ双方の高駆動力化を図りうる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスを前提とし、ｎＭＩＳＦＥＴのゲート絶縁膜とｐＭＩＳＦＥＴのゲート絶縁膜との比誘電率は互いに異なっており、かつ、ｐＭＩＳＦＥＴのゲート絶縁膜はそのゲート電極中のｐ型ドーパントの拡散抑制用物質（例えば窒素）を含んでいる。
【００１２】
これにより、ｐＭＩＳＦＥＴにおいてｐ型ドーパント（ボロン）のゲート絶縁膜突き抜けを抑制することができるとともに、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで比誘電率を適宜調節することにより、両者の高駆動力化を図ることができる。
【００１３】
一般には、第２のゲート絶縁膜の比誘電率は、第１のゲート絶縁膜の比誘電率よりも高いことが好ましい。
【００１４】
第１のゲート絶縁膜には、ｐ型ドーパントの拡散抑制用物質が導入されていなくてもよいし、含んでいる場合には、第２のゲート絶縁膜が、半導体基板との境界付近の領域において、第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を第１のゲート絶縁膜よりも高濃度で含んでいればよい。
【００１５】
第１，第２のゲート絶縁膜の母材は酸化シリコンであってもよいが、比誘電率が７以上の誘電体（例えばＳｉ３ Ｎ４ ，Ａｌ２ ０３ ，Ｈｆシリケート，Ｚｒシリケート，Ｈｆ０２ 及びＺｒ０２ ）であることで、両ＭＩＳＦＥＴの高駆動力化が顕著に発揮される。
【００１６】
本発明の半導体装置の製造方法は、半導体基板のｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域の表面上に絶縁膜を形成し、その絶縁膜のうちｐＭＩＳＦＥＴ形成領域に位置する部分に、ｐＭＩＳＦＥＴのゲート電極中のｐ型ドーパントの拡散抑制用物質を導入して、それをゲート絶縁膜として用いる方法である。
【００１７】
また、別の半導体装置の製造方法は、半導体基板のｐＭＩＳＦＥＴ形成領域の表面上に、ｐＭＩＳＦＥＴのゲート電極中のｐ型ドーパントの拡散抑制用物質を構成要素として含む絶縁膜を形成した後、酸化処理を行なう方法である。
【００１８】
これらの方法により、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００１９】
ｐＭＩＳＦＥＴのゲート絶縁膜にｐ型ドーパントの拡散抑制用物質を導入する方法としては、公知の技術を用いることができる。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２１】
まず、図１（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００２２】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜（比誘電率約３．９２）が好ましい。また、比誘電率が３．９〜７の範囲にある酸窒化膜を用いることもできる。あるいは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７（窒化膜の比誘電率にほぼ等しい）以上の高誘電体膜を用いることも好ましい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜がある。
【００２３】
次に、図１（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜１８を形成し、レジスト膜１８をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００２４】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ａにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００２５】
次に、図１（ｃ）に示す工程で、レジスト膜１８を除去した後、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００２６】
なお、図１（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００２７】
次に、図１（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００２８】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００２９】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００３０】
また、図１（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００３１】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸化膜とは比誘電率が異なるシリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００３２】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００３３】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００３４】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００３５】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００３６】
（第２の実施形態）
図２（ａ）〜図３（ｂ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３７】
まず、図２（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００３８】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００３９】
次に、図２（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔに、窒素イオン（Ｎ＋ ）を注入する。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００４０】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ａにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜１３ｂ中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００４１】
次に、図２（ｃ）に示す工程で、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを覆い、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを開口したレジスト膜１９を形成し、レジスト膜１９をマスクとして、弗酸によるウエットエッチングを行なう。このとき、ｎＭＩＳＦＥＴ形成領域Ｒｎｔのシリコン酸窒化膜１３ｂは除去され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはシリコン酸窒化膜１３ｂが残存している。
【００４２】
次に、図３（ａ）に示す工程で、レジスト膜１９を除去した後、熱酸化を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ２ｎｍのシリコン酸化膜２１ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはシリコン酸窒化膜及びその下地の半導体基板１０をさらに酸化して厚い（４ｎｍ程度）シリコン酸窒化膜２１ｂを形成する。
【００４３】
次に、図３（ｂ）に示す工程で、シリコン酸化膜２１ａ，シリコン酸窒化膜２１ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜２１ａ及びシリコン酸窒化膜２１ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜２１ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜２１ｙ（第２のゲート電極）とを形成する。
【００４４】
なお、図２（ａ）〜図３（ｃ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００４５】
次に、図３（ｃ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００４６】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００４７】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００４８】
また、図３（ｃ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００４９】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜２１ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、比較的厚いシリコン酸窒化膜からなるゲート絶縁膜２１ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００５０】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜２１ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。しかも、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙは、第１の実施形態に比べると厚くなっているので、本実施形態では、ボロンのゲート絶縁膜突き抜け抑制機能がより向上する。さらに、ボロンのゲート絶縁膜突き抜け抑制機能と駆動力とを高く維持しうる範囲で、ゲート絶縁膜２１ｙ中の窒素濃度を低減することにより、ｐＭＩＳＦＥＴの信頼性（ＮＢＴＩ）の向上をも図りうる。
【００５１】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜２１ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００５２】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００５３】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００５４】
（第３の実施形態）
図４（ａ）〜図５（ｂ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５５】
まず、図４（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００５６】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００５７】
次に、図４（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜（図示せず）を形成した後、レジスト膜をマスクとして、弗酸によるウエットエッチングを行なう。このとき、ｐＭＩＳＦＥＴ形成領域Ｒｐｔのシリコン酸化膜１３ａは除去され、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはシリコン酸化膜１３ａが残存している。
【００５８】
次に、図４（ｃ）に示す工程で、レジスト膜を除去した後、熱酸化を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ４ｎｍのシリコン酸化膜１３ｃを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには厚さ２ｎｍのシリコン酸化膜１３ｄを形成する。
【００５９】
次に、図５（ａ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔに、窒素イオン（Ｎ＋ ）を注入する。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ｃ，１３ｄ内に導入することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜２２ａ，２２ｂを形成する。
【００６０】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ｃ，１３ｄにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜２２ａ，２２ｂ中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００６１】
次に、図５（ｂ）に示す工程で、シリコン酸窒化膜２２ａ，２２ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜及びシリコン酸窒化膜２２ａ，２２ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ及びゲート絶縁膜２２ｘと、ｐＭＩＳＦＥＴのゲート電極１４ｂ及びゲート絶縁膜２２ｙとを形成する。
【００６２】
なお、図４（ａ）〜図５（ｃ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００６３】
次に、図５（ｃ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００６４】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００６５】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００６６】
また、図５（ｃ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００６７】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、比較的厚いシリコン酸窒化膜からなるゲート絶縁膜２２ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、比較的薄いシリコン酸窒化膜からなるゲート絶縁膜２２ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００６８】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜２２ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜２２ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜２２ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００６９】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜２２ｘには窒素が導入されているものの、ゲート絶縁膜２２ｘが比較的厚いことから、ゲート絶縁膜−半導体基板間の境界面近傍の領域における，窒素に起因する正の固定電荷が低減される。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。また、ゲート絶縁膜２２ｘが比較的厚いことから、高いゲートリークの抑制効果を発揮することができる。
【００７０】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００７１】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００７２】
（第４の実施形態）
図６（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【００７３】
まず、図６（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。さらに、シリコン酸化膜１３ａの上に、厚さ２０ｎｍのポリシリコン膜３０を形成する。
【００７４】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００７５】
次に、図６（ｂ）に示す工程で、ポリシリコン膜３０の上に、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜３１を形成し、レジスト膜３１をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンの注入を行なうことにより、ポリシリコン膜３０のうちｐＭＩＳＦＥＴ形成領域Ｒｐｔに位置する部分に窒素を導入する。
【００７６】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が２００℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１．５ｋＷの条件で、ポリシリコン膜３０にラジカル窒化処理を施してもよい。
【００７７】
次に、図６（ｃ）に示す工程で、レジスト膜３１を除去した後、９００℃，３０ｓｅｃ の条件で熱処理を行なって、ポリシリコン膜３０中の窒素をｐＭＩＳＦＥＴのシリコン酸化膜１３ａにドライブイン拡散させる。このように、窒素をシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００７８】
次に、ポリシリコン膜３０の上に、厚さ１４０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００７９】
なお、図６（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００８０】
次に、図６（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００８１】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００８２】
なお、各ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００８３】
また、図６（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００８４】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００８５】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００８６】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００８７】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００８８】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００８９】
さらに、本実施形態の製造工程では、レジスト膜の形成・除去工程において、ゲート絶縁膜が表面に露出していることがないために、第１，第２の実施形態の製造工程に比べると、ゲート絶縁膜の信頼性がより向上する。
【００９０】
（第５の実施形態）
図７（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【００９１】
まず、図７（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、半導体基板１０の上に、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜３３を形成し、レジスト膜３３をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンの注入を行なうことにより、ｎウェル１２ｂの表面部に窒素導入領域３５を形成する。
【００９２】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が２００℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１．５ｋＷの条件で、ｎウェル１２ｂの表面部にラジカル窒化処理を施してもよい。
【００９３】
次に、図７（ｂ）に示す工程で、レジスト膜３３を除去した後、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ２ｎｍのシリコン酸化膜１３ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、シリコン酸窒化膜１３ｂを形成する。
【００９４】
次に、図７（ｃ）に示す工程で、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００９５】
なお、図７（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００９６】
次に、図７（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００９７】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００９８】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００９９】
また、図７（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【０１００】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【０１０１】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【０１０２】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【０１０３】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【０１０４】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【０１０５】
（その他の実施形態）
上記各実施形態においては、ソース・ドレイン領域１７ａ，１７ｂにエクステンション拡散層を設けたが、エクステンション拡散層は必ずしも必要でない。また、エクステンション拡散層に代えて、より低濃度のドーパントを含むＬＤＤ拡散層を設けてもよい。
【０１０６】
上記各実施形態においては、ゲート絶縁膜の母材を酸化シリコンとしたが、本発明の半導体装置におけるゲート絶縁膜の母材は酸化シリコンに限定されるものではない。ゲート絶縁膜の母材がＳｉ３ Ｎ４ ，Ａｌ２ ０３ ，Ｈｆシリケート，Ｚｒシリケート，Ｈｆ０２ 及びＺｒ０２ から選ばれる少なくともいずれか１つの誘電体であっても、ゲート絶縁膜中にボロンの拡散を抑制する機能の高い物質である窒素を導入することにより、デュアルゲート構造を有するＣＭＩＳデバイスにおけるボロンのゲート絶縁膜突き抜けを抑制しつつ、より高い駆動力を発揮することができる。しかも、高誘電率膜を用いることにより、電気的膜厚がシリコン酸化膜と同じ場合には、物理的膜厚をシリコン酸化膜よりも厚くしうるので、ゲートリークを抑制しうる利点がある。
【０１０７】
なお、上記各実施形態では、酸化処理を熱酸化によって行なったが、プラズマ酸化処理などの他の酸化法を用いてもよい。
【０１０８】
【発明の効果】
本発明の半導体装置又はその製造方法によると、デュアルゲート構造を有するＣＭＩＳ型デバイスにおいて、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとに、比誘電率が相異なるゲート絶縁膜を設け、かつ、ｐＭＩＳＦＥＴのゲート絶縁膜にｐ型ドーパントの拡散抑制用物質を含ませるようにしたので、ｐ型ドーパントのゲート絶縁膜突き抜けを抑制しつつ、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの移動度を共に向上することができるため、高駆動力化に効果を発揮する。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、第２の実施形態の製造工程のうち前半部分を示す断面図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態の製造工程のうち後半部分を示す断面図である。
【図４】（ａ）〜（ｃ）は、第３の実施形態の製造工程のうち前半部分を示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態の製造工程のうち後半部分を示す断面図である。
【図６】（ａ）〜（ｄ）は、第４の実施形態の製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、第５の実施形態の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、種々の方法でゲート酸化膜中に窒素を導入してなるゲート酸窒化膜に関して、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとにおけるキャリア移動度のしきい値電圧依存性を示す図である。
【符号の説明】
１０ 半導体基板
１１ 素子分離
１２ａ ｐウェル
１２ｂ ｎウェル
１３ａ シリコン酸化膜
１３ｂ シリコン酸窒化膜
１３ｃ シリコン酸化膜
１３ｄ シリコン酸窒化膜
１３ｘ ゲート絶縁膜（第１のゲート絶縁膜）
１３ｙ ゲート絶縁膜（第２のゲート絶縁膜）
１４ａ ゲート電極（第１のゲート電極）
１４ｂ ゲート電極（第２のゲート電極）
１６ サイドウォール
１７ａ ｎ型ソース・ドレイン領域
１７ｂ ｐ型ソース・ドレイン領域
１８ レジスト膜
１９ レジスト膜
２１ａ シリコン酸化膜
２１ｂ シリコン酸窒化膜
２１ｘ ゲート絶縁膜（第１のゲート絶縁膜）
２１ｙ ゲート絶縁膜（第２のゲート絶縁膜）
２２ａ シリコン酸窒化膜
２２ｂ シリコン酸窒化膜
２２ｘ ゲート絶縁膜
２２ｙ ゲート絶縁膜
３０ ポリシリコン膜
３１ レジスト膜
３３ レジスト膜
３５ 窒素導入領域
【発明の属する技術分野】
本発明は、ＭＩＳ型半導体装置及びその製造方法に係り、特に、ｎチャネル型ＭＩＳトランジスタ及びｐチャネル型ＭＩＳトランジスタの高性能・高信頼性を実現するための対策に関する。
【０００２】
【従来の技術】
近年、ＭＩＳ型半導体装置（ＭＩＳトランジスタ）の高性能化（例えば高駆動力化）のためにゲート絶縁膜の薄膜化が図られている。
【０００３】
ところが、ゲート絶縁膜の膜厚が３ｎｍ以下になると、特に表面チャネル型のｐ型トランジスタにおいて、熱処理工程を経ると、ゲート電極中のボロンがゲート絶縁膜を通過して半導体基板（のチャネル領域）に侵入し、しきい値電圧を変動させてしまうという問題（いわゆる「ボロンのゲート絶縁膜突き抜け」）が生じる。従来、このボロンのゲート絶縁膜突き抜けを抑制するためには、ゲート絶縁膜に窒素を導入し、シリコン酸窒化膜とすることが有効とされてきた。
【０００４】
しかしながら、ゲート絶縁膜を酸窒化膜にすると、ゲート絶縁膜と基板界面近傍の窒素濃度が上昇し、トランジスタの移動度低下をもたらし駆動力が低下する場合があることが明らかとなった。そのため、酸窒化膜からなるゲート絶縁膜の表面における窒素濃度を高くしてボロンのゲート絶縁膜突き抜けを抑制する一方、ゲート絶縁膜における半導体基板との境界面近傍の領域の窒素濃度を低く抑えることができる技術が提案されている（例えば、特許文献１参照）。
【０００５】
さらに、ゲート絶縁膜の膜厚が２ｎｍ以下になると、電子の直接トンネリングによるゲートリーク電流が増大し、消費電力の増大を招くことになる。そのため、最近では、シリコン酸化膜よりも十分高い比誘電率を有する誘電体膜（高誘電体膜）によってゲート絶縁膜を構成することにより、物理的な膜厚は厚くしてゲートリーク電流を抑制しつつ、容量結合性に影響する実効的な（電気的な）ゲート絶縁膜膜厚は薄くして、ＭＩＳトランジスタの高駆動力化を図る研究がなされている（例えば、非特許文献１参照。）。
【０００６】
【特許文献１】
特開２００１−２９１８６５号公報
【非特許文献１】
Ｋ．Ｏｎｉｓｈｉ ｅｔ ａｌ．， Ｓｙｍｐ． ＶＬＳＩ Ｔｅｃｈ．， ｐ１３１， ２００１
【０００７】
【発明が解決しようとする課題】
しかしながら、本発明者達の実験結果によると、従来の技術のＭＩＳトランジスタにおいて、以下のような不具合があることが判明した。
【０００８】
図８（ａ），（ｂ）は、それぞれ順に、種々の方法でゲート酸化膜中に窒素を導入してなるゲート酸窒化膜に関して、ｎチャネル型ＭＩＳトランジスタ（ｎＭＩＳＦＥＴ）とｐチャネル型ＭＩＳトランジスタ（ｐＭＩＳＦＥＴ）とにおけるキャリア移動度（μｅｆｆ ）のしきい値電圧（Ｖｔｈ）依存性を示す図である。図８（ａ），（ｂ）において、●（折れ線グラフＤＡｎ，ＤＡｐ）で表示されているラジカル窒化Ａの処理条件は、圧力が９５０ｍＴｏｒｒ、温度が２５０℃、時間が２０ｓｅｃ であり、○（折れ線グラフ曲線ＤＢｎ，ＤＢｐ）で表示されているラジカル窒化Ｂの処理条件は、圧力が５００ｍＴｏｒｒ、温度が４００℃、時間が２０ｓｅｃ である。つまり、ラジカル窒化Ｂの方がラジカル窒化Ａよりも窒化程度が大きい。同じしきい値電圧Ｖｔｈで比較した場合、ｎＭＩＳＦＥＴ（図８（ａ）参照）では窒化程度が弱い（窒化温度が低い，もしくは圧力が高い）ほど，つまり膜中の窒素含有量が少ないほどキャリア移動度μｅｆｆ が高く、ｐＭＩＳＦＥＴ（図８（ｂ）参照）では窒化程度が強い（窒化温度が高い，もしくは圧力が低い）ほどキャリア移動度μｅｆｆ が高い。一般に、窒化程度が大きいほどゲート絶縁膜−半導体基板間の境界付近の領域における正の固定電荷が増大する。そこで、しきい値電圧Ｖｔｈを調整する際には、窒化程度が大きいほど、ｎＭＩＳＦＥＴではしきい値電圧制御用のｐ型ドーパントの濃度を増大させ、ｐＭＩＳＦＥＴではしきい値電圧制御用のｎ型ドーパントの濃度を低減しているので、図８（ａ），（ｂ）に示されるようなドーパント濃度に依存したキャリア移動度の変化が生じたと考えられる。
【０００９】
すなわち、ｐＭＩＳＦＥＴにおいてボロンのゲート絶縁膜突き抜けを抑制する目的でゲート絶縁膜中の窒素濃度を高くした場合には、ｐＭＩＳＦＥＴではキャリア移動度の向上が可能であるが、ｎＭＩＳＦＥＴではキャリア移動度が低下してしまい、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴ両方での高駆動力化が両立しなくなるという不具合が明らかになった。
【００１０】
本発明の目的は、ｐＭＩＳＦＥＴにおいてｐ型ドーパント（ボロン）のゲート絶縁膜突き抜けを抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴ双方の高駆動力化を図りうる半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスを前提とし、ｎＭＩＳＦＥＴのゲート絶縁膜とｐＭＩＳＦＥＴのゲート絶縁膜との比誘電率は互いに異なっており、かつ、ｐＭＩＳＦＥＴのゲート絶縁膜はそのゲート電極中のｐ型ドーパントの拡散抑制用物質（例えば窒素）を含んでいる。
【００１２】
これにより、ｐＭＩＳＦＥＴにおいてｐ型ドーパント（ボロン）のゲート絶縁膜突き抜けを抑制することができるとともに、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとで比誘電率を適宜調節することにより、両者の高駆動力化を図ることができる。
【００１３】
一般には、第２のゲート絶縁膜の比誘電率は、第１のゲート絶縁膜の比誘電率よりも高いことが好ましい。
【００１４】
第１のゲート絶縁膜には、ｐ型ドーパントの拡散抑制用物質が導入されていなくてもよいし、含んでいる場合には、第２のゲート絶縁膜が、半導体基板との境界付近の領域において、第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を第１のゲート絶縁膜よりも高濃度で含んでいればよい。
【００１５】
第１，第２のゲート絶縁膜の母材は酸化シリコンであってもよいが、比誘電率が７以上の誘電体（例えばＳｉ３ Ｎ４ ，Ａｌ２ ０３ ，Ｈｆシリケート，Ｚｒシリケート，Ｈｆ０２ 及びＺｒ０２ ）であることで、両ＭＩＳＦＥＴの高駆動力化が顕著に発揮される。
【００１６】
本発明の半導体装置の製造方法は、半導体基板のｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域の表面上に絶縁膜を形成し、その絶縁膜のうちｐＭＩＳＦＥＴ形成領域に位置する部分に、ｐＭＩＳＦＥＴのゲート電極中のｐ型ドーパントの拡散抑制用物質を導入して、それをゲート絶縁膜として用いる方法である。
【００１７】
また、別の半導体装置の製造方法は、半導体基板のｐＭＩＳＦＥＴ形成領域の表面上に、ｐＭＩＳＦＥＴのゲート電極中のｐ型ドーパントの拡散抑制用物質を構成要素として含む絶縁膜を形成した後、酸化処理を行なう方法である。
【００１８】
これらの方法により、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００１９】
ｐＭＩＳＦＥＴのゲート絶縁膜にｐ型ドーパントの拡散抑制用物質を導入する方法としては、公知の技術を用いることができる。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００２１】
まず、図１（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００２２】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜（比誘電率約３．９２）が好ましい。また、比誘電率が３．９〜７の範囲にある酸窒化膜を用いることもできる。あるいは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７（窒化膜の比誘電率にほぼ等しい）以上の高誘電体膜を用いることも好ましい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜がある。
【００２３】
次に、図１（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜１８を形成し、レジスト膜１８をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００２４】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ａにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００２５】
次に、図１（ｃ）に示す工程で、レジスト膜１８を除去した後、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００２６】
なお、図１（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００２７】
次に、図１（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００２８】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００２９】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００３０】
また、図１（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００３１】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸化膜とは比誘電率が異なるシリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００３２】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００３３】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００３４】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００３５】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００３６】
（第２の実施形態）
図２（ａ）〜図３（ｂ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３７】
まず、図２（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００３８】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００３９】
次に、図２（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔに、窒素イオン（Ｎ＋ ）を注入する。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ａ内に導入することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００４０】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ａにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜１３ｂ中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００４１】
次に、図２（ｃ）に示す工程で、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを覆い、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを開口したレジスト膜１９を形成し、レジスト膜１９をマスクとして、弗酸によるウエットエッチングを行なう。このとき、ｎＭＩＳＦＥＴ形成領域Ｒｎｔのシリコン酸窒化膜１３ｂは除去され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはシリコン酸窒化膜１３ｂが残存している。
【００４２】
次に、図３（ａ）に示す工程で、レジスト膜１９を除去した後、熱酸化を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ２ｎｍのシリコン酸化膜２１ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはシリコン酸窒化膜及びその下地の半導体基板１０をさらに酸化して厚い（４ｎｍ程度）シリコン酸窒化膜２１ｂを形成する。
【００４３】
次に、図３（ｂ）に示す工程で、シリコン酸化膜２１ａ，シリコン酸窒化膜２１ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜２１ａ及びシリコン酸窒化膜２１ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜２１ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜２１ｙ（第２のゲート電極）とを形成する。
【００４４】
なお、図２（ａ）〜図３（ｃ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００４５】
次に、図３（ｃ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００４６】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００４７】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００４８】
また、図３（ｃ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００４９】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜２１ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、比較的厚いシリコン酸窒化膜からなるゲート絶縁膜２１ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００５０】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜２１ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。しかも、ｐＭＩＳＦＥＴのゲート絶縁膜２１ｙは、第１の実施形態に比べると厚くなっているので、本実施形態では、ボロンのゲート絶縁膜突き抜け抑制機能がより向上する。さらに、ボロンのゲート絶縁膜突き抜け抑制機能と駆動力とを高く維持しうる範囲で、ゲート絶縁膜２１ｙ中の窒素濃度を低減することにより、ｐＭＩＳＦＥＴの信頼性（ＮＢＴＩ）の向上をも図りうる。
【００５１】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜２１ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００５２】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００５３】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００５４】
（第３の実施形態）
図４（ａ）〜図５（ｂ）は、第３の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５５】
まず、図４（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。
【００５６】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００５７】
次に、図４（ｂ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜（図示せず）を形成した後、レジスト膜をマスクとして、弗酸によるウエットエッチングを行なう。このとき、ｐＭＩＳＦＥＴ形成領域Ｒｐｔのシリコン酸化膜１３ａは除去され、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはシリコン酸化膜１３ａが残存している。
【００５８】
次に、図４（ｃ）に示す工程で、レジスト膜を除去した後、熱酸化を行なって、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ４ｎｍのシリコン酸化膜１３ｃを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには厚さ２ｎｍのシリコン酸化膜１３ｄを形成する。
【００５９】
次に、図５（ａ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔに、窒素イオン（Ｎ＋ ）を注入する。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンをシリコン酸化膜１３ｃ，１３ｄ内に導入することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔ及びｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜２２ａ，２２ｂを形成する。
【００６０】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が１５０℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１ｋＷの条件で、シリコン酸化膜１３ｃ，１３ｄにラジカル窒化処理を施してもよい。ラジカル窒化処理の方が、シリコン酸窒化膜２２ａ，２２ｂ中における窒素濃度のプロファイルを急峻に制御することができる点で、より好ましい。
【００６１】
次に、図５（ｂ）に示す工程で、シリコン酸窒化膜２２ａ，２２ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜及びシリコン酸窒化膜２２ａ，２２ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ及びゲート絶縁膜２２ｘと、ｐＭＩＳＦＥＴのゲート電極１４ｂ及びゲート絶縁膜２２ｙとを形成する。
【００６２】
なお、図４（ａ）〜図５（ｃ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００６３】
次に、図５（ｃ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００６４】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００６５】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００６６】
また、図５（ｃ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００６７】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、比較的厚いシリコン酸窒化膜からなるゲート絶縁膜２２ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、比較的薄いシリコン酸窒化膜からなるゲート絶縁膜２２ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００６８】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜２２ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜２２ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜２２ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００６９】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜２２ｘには窒素が導入されているものの、ゲート絶縁膜２２ｘが比較的厚いことから、ゲート絶縁膜−半導体基板間の境界面近傍の領域における，窒素に起因する正の固定電荷が低減される。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。また、ゲート絶縁膜２２ｘが比較的厚いことから、高いゲートリークの抑制効果を発揮することができる。
【００７０】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００７１】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００７２】
（第４の実施形態）
図６（ａ）〜（ｄ）は、第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【００７３】
まず、図６（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化して、厚さ２ｎｍのシリコン酸化膜１３ａを形成する。さらに、シリコン酸化膜１３ａの上に、厚さ２０ｎｍのポリシリコン膜３０を形成する。
【００７４】
この工程で形成されるシリコン酸化膜１３ａとしては、熱酸化処理によるシリコン酸化膜が好ましい。もしくは、電気的な実効ゲート絶縁膜膜厚を薄膜化でき、高駆動力化が期待できる比誘電率が７以上の高誘電体膜を用いてもよい。高誘電体膜としては、例えばＳｉ３ Ｎ４ 膜，Ａｌ２ ０３ 膜，Ｈｆシリケート膜，Ｚｒシリケート膜，Ｈｆ０２ 膜、Ｚｒ０２ 膜が好ましい。
【００７５】
次に、図６（ｂ）に示す工程で、ポリシリコン膜３０の上に、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜３１を形成し、レジスト膜３１をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンの注入を行なうことにより、ポリシリコン膜３０のうちｐＭＩＳＦＥＴ形成領域Ｒｐｔに位置する部分に窒素を導入する。
【００７６】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が２００℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１．５ｋＷの条件で、ポリシリコン膜３０にラジカル窒化処理を施してもよい。
【００７７】
次に、図６（ｃ）に示す工程で、レジスト膜３１を除去した後、９００℃，３０ｓｅｃ の条件で熱処理を行なって、ポリシリコン膜３０中の窒素をｐＭＩＳＦＥＴのシリコン酸化膜１３ａにドライブイン拡散させる。このように、窒素をシリコン酸化膜１３ａ内に導入することにより、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、シリコン酸窒化膜１３ｂを形成する。
【００７８】
次に、ポリシリコン膜３０の上に、厚さ１４０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００７９】
なお、図６（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００８０】
次に、図６（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００８１】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００８２】
なお、各ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００８３】
また、図６（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【００８４】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【００８５】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００８６】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【００８７】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【００８８】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【００８９】
さらに、本実施形態の製造工程では、レジスト膜の形成・除去工程において、ゲート絶縁膜が表面に露出していることがないために、第１，第２の実施形態の製造工程に比べると、ゲート絶縁膜の信頼性がより向上する。
【００９０】
（第５の実施形態）
図７（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【００９１】
まず、図７（ａ）に示す工程で、シリコン基板からなる半導体基板１０に、活性領域を囲むトレンチ型の素子分離１１を形成する。この素子分離１１によって囲まれる活性領域には、ｎＭＩＳＦＥＴ形成領域Ｒｎｔと、ｐＭＩＳＦＥＴ形成領域Ｒｐｔとがある。なお、その他の素子を形成する領域も存在するが、本発明とは関係のない領域の図示は省略する。そして、半導体基板１０内において、ｎＭＩＳＦＥＴ形成領域Ｒｎｔにはｐウェル１２ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔにはｎウェル１２ｂを形成する。そして、半導体基板１０の上に、ｎＭＩＳＦＥＴ形成領域Ｒｎｔを覆い、ｐＭＩＳＦＥＴ形成領域Ｒｐｔを開口したレジスト膜３３を形成し、レジスト膜３３をマスクとして窒素イオン（Ｎ＋ ）の注入を行なう。このとき、加速電圧が３ｋｅＶ，ドーズ量が３×１０１４ｃｍ−２の条件で、窒素イオンの注入を行なうことにより、ｎウェル１２ｂの表面部に窒素導入領域３５を形成する。
【００９２】
なお、窒素イオンの注入に代えて、例えば圧力が９５０ｍＴｏｒｒ、温度が２００℃、時間が２０ｓｅｃ 、ガス流量がＡｒ／Ｎ２ ＝２０００／１５０（ｍｌ／ｍｉｎ）、パワーが１．５ｋＷの条件で、ｎウェル１２ｂの表面部にラジカル窒化処理を施してもよい。
【００９３】
次に、図７（ｂ）に示す工程で、レジスト膜３３を除去した後、ｐウェル１２ａ及びｎウェル１２ｂの表面部を熱酸化することにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには厚さ２ｎｍのシリコン酸化膜１３ａを形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、シリコン酸窒化膜１３ｂを形成する。
【００９４】
次に、図７（ｃ）に示す工程で、シリコン酸化膜１３ａ，シリコン酸窒化膜１３ｂの上に、厚さ１６０ｎｍのポリシリコン膜を堆積した後、リソグラフィ技術及びドライエッチング技術により、ポリシリコン膜，シリコン酸化膜１３ａ及びシリコン酸窒化膜１３ｂをパターニングして、ｎＭＩＳＦＥＴのゲート電極１４ａ（第１のゲート電極）及びゲート絶縁膜１３ｘ（第１のゲート絶縁膜）と、ｐＭＩＳＦＥＴのゲート電極１４ｂ（第２のゲート電極）及びゲート絶縁膜１３ｙ（第２のゲート絶縁膜）とを形成する。
【００９５】
なお、図７（ａ）〜（ｄ）には図示されていないが、ＭＩＳＦＥＴの高駆動力化のために、ゲート電極１４ａ，１４ｂの形成に先立ち、ポリシリコン膜中にｎ型ドーパント，ｐ型ドーパントのイオン注入を行なってもよい。また、ポリシリコン膜は、ゲート空乏化抑制機能がより大きいゲルマニウム添加ポリシリコンであってもよい。
【００９６】
次に、図７（ｄ）に示す工程で、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が８×１０１４ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴのｎ型エクステンション拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が９．５ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で注入してｐＭＩＳＦＥＴのｐ型エクステンション拡散層を形成する。
【００９７】
さらに、基板上にシリコン酸化膜を堆積した後、異方性エッチングを行なうことにより、ゲート電極１４ａ，１４ｂの側面を覆うサイドウォール１６を形成する。そして、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ヒ素イオン（Ａｓ＋ ）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｎＭＩＳＦＥＴの高濃度ｎ型ＳＤ拡散層を形成し、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、フッ化ボロンイオン（ＢＦ２ ＋）を、加速電圧が３ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で注入して、ｐＭＩＳＦＥＴの高濃度ｐ型ＳＤ拡散層を形成する。その後、例えば１０５０℃，５ｓｅｃ の条件でＲＴＡ処理を行なうことにより、ｎＭＩＳＦＥＴ形成領域Ｒｎｔには、ｎ型エクステンション拡散層及び高濃度ｎ型ＳＤ拡散層からなるｎ型ソース・ドレイン領域１７ａが形成され、ｐＭＩＳＦＥＴ形成領域Ｒｐｔには、ｐ型エクステンション拡散層及び高濃度ｐ型ＳＤ拡散層からなるｐ型ソース・ドレイン領域１７ｂが形成される。また、イオン注入の際に、ｎＭＩＳＦＥＴのゲート電極１４ａには砒素が導入され、ｐＭＩＳＦＥＴのゲート電極１４ｂにはボロンが導入されるので、いわゆるデュアルゲート型のＣＭＩＳデバイスが形成される。
【００９８】
なお、ソース・ドレイン領域１７ａ，１７ｂを形成した後に、コンタクト低抵抗化のためのシリサイド形成をしてもよい。
【００９９】
また、図７（ｄ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを繰り返すことにより、多層配線層を形成するが、その工程の図示は省略する。そして、ｎＭＩＳＦＥＴのゲート電極１４ａと、ｐＭＩＳＦＥＴのゲート電極１４ｂとは、共通の配線に接続されて、両ゲート電極１４ａ，１４ｂには共通のゲートバイアスが供給される。
【０１００】
本実施形態の半導体装置の製造方法によれば、ｎＭＩＳＦＥＴは、ｎ型ポリシリコンからなるゲート電極１４ａと、シリコン酸化膜からなるゲート絶縁膜１３ｘとを有している。また、ｐＭＩＳＦＥＴは、ｐ型ポリシリコンからなるゲート電極１４ｂと、シリコン酸窒化膜からなるゲート絶縁膜１３ｙとを有している。つまり、本実施形態の半導体装置は、デュアルゲート構造のＣＭＩＳデバイスである。
【０１０１】
そして、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐ型のゲート電極１４ｂ中のボロンのゲート絶縁膜突き抜けを抑制することができる。また、ｐＭＩＳＦＥＴのゲート絶縁膜１３ｙには窒素が導入されているために、ｐＭＩＳＦＥＴのゲート絶縁膜−半導体基板間の境界面近傍の領域には、ゲート絶縁膜１３ｙ中の窒素に起因する正の固定電荷が多く存在している。その結果、図８（ｂ）に示す折れ線グラフＤＢｐの条件に近づくので、ｐＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【０１０２】
一方、ｎＭＩＳＦＥＴのゲート絶縁膜１３ｘには窒素が導入されていないので、ゲート絶縁膜−半導体基板間の境界面近傍の領域には、窒素に起因する正の固定電荷がほとんど存在しない。その結果、図８（ａ）に示す折れ線グラフＤＢｎの条件ではなく、折れ線グラフＤＡｎの条件に近づくので、ｎＭＩＳＦＥＴは高いキャリア移動度を示すことになる。
【０１０３】
したがって、本実施形態の半導体装置によると、ｐＭＩＳＦＥＴにおけるゲート電極１４ｂ中のドーパント（ボロン）のゲート絶縁膜突抜を抑制しつつ、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとの双方のキャリア移動度の向上，つまり駆動力の向上を図ることができる。
【０１０４】
そして、本実施形態の半導体装置の製造方法によると、既存のＣＭＩＳデバイスの製造工程におけるリソグラフィ工程の追加を招くことなく、上述の効果を発揮しうる半導体装置を容易に形成することができる。
【０１０５】
（その他の実施形態）
上記各実施形態においては、ソース・ドレイン領域１７ａ，１７ｂにエクステンション拡散層を設けたが、エクステンション拡散層は必ずしも必要でない。また、エクステンション拡散層に代えて、より低濃度のドーパントを含むＬＤＤ拡散層を設けてもよい。
【０１０６】
上記各実施形態においては、ゲート絶縁膜の母材を酸化シリコンとしたが、本発明の半導体装置におけるゲート絶縁膜の母材は酸化シリコンに限定されるものではない。ゲート絶縁膜の母材がＳｉ３ Ｎ４ ，Ａｌ２ ０３ ，Ｈｆシリケート，Ｚｒシリケート，Ｈｆ０２ 及びＺｒ０２ から選ばれる少なくともいずれか１つの誘電体であっても、ゲート絶縁膜中にボロンの拡散を抑制する機能の高い物質である窒素を導入することにより、デュアルゲート構造を有するＣＭＩＳデバイスにおけるボロンのゲート絶縁膜突き抜けを抑制しつつ、より高い駆動力を発揮することができる。しかも、高誘電率膜を用いることにより、電気的膜厚がシリコン酸化膜と同じ場合には、物理的膜厚をシリコン酸化膜よりも厚くしうるので、ゲートリークを抑制しうる利点がある。
【０１０７】
なお、上記各実施形態では、酸化処理を熱酸化によって行なったが、プラズマ酸化処理などの他の酸化法を用いてもよい。
【０１０８】
【発明の効果】
本発明の半導体装置又はその製造方法によると、デュアルゲート構造を有するＣＭＩＳ型デバイスにおいて、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとに、比誘電率が相異なるゲート絶縁膜を設け、かつ、ｐＭＩＳＦＥＴのゲート絶縁膜にｐ型ドーパントの拡散抑制用物質を含ませるようにしたので、ｐ型ドーパントのゲート絶縁膜突き抜けを抑制しつつ、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの移動度を共に向上することができるため、高駆動力化に効果を発揮する。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、第１の実施形態の製造工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、第２の実施形態の製造工程のうち前半部分を示す断面図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態の製造工程のうち後半部分を示す断面図である。
【図４】（ａ）〜（ｃ）は、第３の実施形態の製造工程のうち前半部分を示す断面図である。
【図５】（ａ）〜（ｃ）は、第３の実施形態の製造工程のうち後半部分を示す断面図である。
【図６】（ａ）〜（ｄ）は、第４の実施形態の製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、第５の実施形態の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、それぞれ順に、種々の方法でゲート酸化膜中に窒素を導入してなるゲート酸窒化膜に関して、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴとにおけるキャリア移動度のしきい値電圧依存性を示す図である。
【符号の説明】
１０ 半導体基板
１１ 素子分離
１２ａ ｐウェル
１２ｂ ｎウェル
１３ａ シリコン酸化膜
１３ｂ シリコン酸窒化膜
１３ｃ シリコン酸化膜
１３ｄ シリコン酸窒化膜
１３ｘ ゲート絶縁膜（第１のゲート絶縁膜）
１３ｙ ゲート絶縁膜（第２のゲート絶縁膜）
１４ａ ゲート電極（第１のゲート電極）
１４ｂ ゲート電極（第２のゲート電極）
１６ サイドウォール
１７ａ ｎ型ソース・ドレイン領域
１７ｂ ｐ型ソース・ドレイン領域
１８ レジスト膜
１９ レジスト膜
２１ａ シリコン酸化膜
２１ｂ シリコン酸窒化膜
２１ｘ ゲート絶縁膜（第１のゲート絶縁膜）
２１ｙ ゲート絶縁膜（第２のゲート絶縁膜）
２２ａ シリコン酸窒化膜
２２ｂ シリコン酸窒化膜
２２ｘ ゲート絶縁膜
２２ｙ ゲート絶縁膜
３０ ポリシリコン膜
３１ レジスト膜
３３ レジスト膜
３５ 窒素導入領域
Claims (16)
- 半導体基板と、
上記半導体基板の上に形成された第１のゲート絶縁膜とｎ型ドーパントを含む第１のゲート電極とを有するｎＭＩＳＦＥＴと、
上記半導体基板の上に形成された第２のゲート絶縁膜とｐ型ドーパントを含む第２のゲート電極とを有するｐＭＩＳＦＥＴとを備え、
上記第１，第２のゲート電極は、共通のゲートバイアスを受けるものであり、
上記第２のゲート絶縁膜には、上記第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を含んでおり、
上記第１，第２のゲート絶縁膜の誘電率は互いに異なる，半導体装置。 - 請求項１記載の半導体装置において、
上記第２のゲート絶縁膜の比誘電率は、上記第１のゲート絶縁膜の比誘電率よりも高い，半導体装置。 - 請求項１又は２記載の半導体装置において、
上記第１のゲート絶縁膜には、上記ｐ型ドーパントの拡散抑制用物質が導入されていない，半導体装置。 - 請求項１又は２記載の半導体装置において、
上記第２のゲート絶縁膜は、上記半導体基板との境界付近の領域において、上記第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を上記第１のゲート絶縁膜よりも高濃度で含んでいる，半導体装置。 - 請求項３又は４記載の半導体装置において、
上記ｐ型ドーパントの拡散抑制用物質は窒素である，半導体装置。 - 請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１，第２のゲート絶縁膜の母材は酸化シリコンである，半導体装置。 - 請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１，第２のゲート絶縁膜の母材は比誘電率が７以上の誘電体である，半導体装置。 - 請求項７記載の半導体装置において、
上記第１，第２のゲート絶縁膜の母材は、Ｓｉ３ Ｎ４ ，Ａｌ２ ０３ ，Ｈｆシリケート，Ｚｒシリケート，Ｈｆ０２ 及びＺｒ０２ から選ばれる少なくともいずれか１つの誘電体である，半導体装置。 - ｎ型ドーパントを含む第１のゲート電極と第１のゲート絶縁膜と半導体基板内における上記第１のゲート電極の両側に形成されたｎ型ソース・ドレイン領域とを有するｎＭＩＳＦＥＴと、ｐ型ドーパントを含む第２のゲート電極と第２のゲート絶縁膜と上記半導体基板内における上記第２のゲート電極の両側に形成されたｐ型ソース・ドレイン領域を有するｐＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
上記半導体基板のｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領域の表面上に、絶縁膜を形成する工程（ａ）と、
上記絶縁膜のうち上記ｐＭＩＳＦＥＴ形成領域に位置する部分に、上記第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を導入する工程（ｂ）と
を含み、
上記工程（ａ）において形成された上記絶縁膜のうち上記ｐＭＩＳＦＥＴ形成領域に位置する部分を上記第２のゲート絶縁膜として用いる，半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
上記工程（ａ）において形成された絶縁膜のうち、上記ｎＭＩＳＦＥＴ形成領域に位置する部分を上記第１のゲート絶縁膜として用いる，半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記絶縁膜のうち上記ｎＭＩＳＦＥＴ形成領域に位置する部分にも、上記第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を導入し、
上記工程（ｂ）の後で、上記絶縁膜のうち上記ｎＭＩＳＦＥＴ形成領域に位置する部分を除去する工程（ｃ）と、
上記工程（ｃ）の後に、酸化処理を行なうことにより、上記ｎＭＩＳＦＥＴ形成領域には上記第１のゲート絶縁膜を形成する一方、上記ｐＭＩＳＦＥＴ形成領域には、上記ｐ型ドーパントの拡散抑制用物質が導入された絶縁膜及び半導体基板を酸化してなる第２のゲート絶縁膜を形成する，半導体装置の製造方法。 - 請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記絶縁膜のうち上記ｐＭＩＳＦＥＴ形成領域に位置する部分に、ｐ型ドーパント拡散抑制用物質のイオン注入，プラズマ処理及びドライブイン拡散から選ばれるいずれか１つの処理により行なう，半導体装置の製造方法。 - 請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記ｐ型ドーパント拡散抑制用物質として窒素を導入する，半導体装置の製造方法。 - ｎ型ドーパントを含む第１のゲート電極と第１のゲート絶縁膜と半導体基板内における上記第１のゲート電極の両側に形成されたｎ型ソース・ドレイン領域とを有するｎＭＩＳＦＥＴと、ｐ型ドーパントを含む第２のゲート電極と第２のゲート絶縁膜と上記半導体基板内における上記第２のゲート電極の両側に形成されたｐ型ソース・ドレイン領域を有するｐＭＩＳＦＥＴとを備えた半導体装置の製造方法であって、
上記半導体基板のｐＭＩＳＦＥＴ形成領域の表面上に、上記第２のゲート電極中のｐ型ドーパントの拡散抑制用物質を構成要素として含む絶縁膜を形成する工程（ａ）と、
上記工程（ａ）の後で、酸化処理を行なうことにより、上記ｎＭＩＳＦＥＴ形成領域には上記第１のゲート絶縁膜を形成する一方、上記ｐＭＩＳＦＥＴ形成領域には、上記絶縁膜及び半導体基板を酸化してなる第２のゲート絶縁膜を形成する工程（ｂ）と
を含む，半導体装置の製造方法。 - 請求項１４記載の半導体装置の製造方法において、
上記工程（ａ）では、上記ｐ型ドーパント拡散抑制用物質として窒素を用い、上記半導体基板のｐＭＩＳＦＥＴ形成領域に位置する部分の表面に窒素を導入して窒化膜を形成する，半導体装置の製造方法。 - 請求項１５又は１６記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記窒素を、イオン注入，プラズマ処理及びドライブイン拡散から選ばれるいずれか１つの処理により半導体基板行なう，半導体装置の製造方法。
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| JP2003079319A JP2004288886A (ja) | 2003-03-24 | 2003-03-24 | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531982A (ja) * | 2003-09-09 | 2007-11-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 同じ半導体チップ内のｐｍｏｓおよびｎｍｏｓトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス |
| US8293599B2 (en) | 2008-11-19 | 2012-10-23 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having gates with different work functions using selective injection of diffusion inhibiting materials |
-
2003
- 2003-03-24 JP JP2003079319A patent/JP2004288886A/ja not_active Withdrawn
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