KR101274190B1 - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 상기 비휘발성 메모리 장치는 다수의 비휘발성 메모리 셀, 및 다수의 연속적인 분할 기입 기간동안 다수의 비휘발성 메모리 셀에 기입 펄스를 제공하여 데이터를 기입하되, 분할 기입 기간 내에 제공되는 다수의 기입 펄스의 피크 기간이 서로 오버랩되지 않도록 하는 기입 회로를 포함한다.
기입 동작, 피크 기간, 오버랩

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높기 때문에, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
상변화 메모리 장치는 상변화 물질에 셋 펄스 또는 리셋 펄스를 제공하고 이로 인해 발생하는 주울(joule)열을 이용하여 기입한다. 구체적으로, 리셋 펄스를 이용하여 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태가 되도록 하거나, 셋 펄스를 이용하여 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태가 되도록 한다.
그런데, 다수의 입출력핀(예를 들어, 16개 핀)을 통해서 동시에 입력된 데이터를 다수(예를 들어, 16개)의 상변화 메모리 셀에 동시에 기입할 수 없다. 예를 들어, 하나의 상변화 메모리 셀에 제공되는 리셋 펄스의 전류 레벨이 1mA라면, 16개의 상변화 메모리 셀에 데이터를 동시에 기입하려면 16mA가 필요하게 되고, 이러한 리셋 펄스를 제공하는 기입 드라이버에서의 효율이 약 10%라면, 실제로는 160mA가 필요하게 되기 때문이다. 따라서, 상변화 메모리 장치의 전류 구동 능력(current drive ability)에는 한계가 있기 때문에, 동시에 기입되는 상변화 메모리 셀의 개수는 제한적일 수밖에 없다.
본 발명이 해결하고자 하는 과제는, 기입 동작의 효율성이 향상된 저항체를 이용한 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 다수의 비휘발성 메모리 셀, 및 다수의 연속적인 분할 기입 기간동안 다수의 비휘발성 메모리 셀에 기입 펄스를 제공하여 데이터를 기입하되, 분할 기입 기간 내에 제공되는 다수의 기입 펄스의 피크 기간이 서로 오버랩되지 않도록 하는 기입 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 다수의 워드 라인과 다수의 비트 라인, 다수의 비휘발성 메모리 셀로, 각 비휘발성 메모리 셀은 각 워드 라인과 각 비트 라인 사이에 커플링된 다수의 비휘발성 메모리 셀, 및 다수의 비트 라인과 커플링되고, 서로 다른 피크 기간을 갖는 다수의 셋 펄스를 대응하는 비트 라인에 제공하는 기입 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 비휘발성 메모리 셀, 및 다수의 연속적인 분할 기입 기간동안 다 수의 비휘발성 메모리 셀에 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하되, 분할 기입 기간 내에 제공되는 셋 펄스의 피크 기간은 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치하고, 분할 기간 내에 제공되는 리셋 펄스의 피크 기간은 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치하는 기입 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 다수의 비휘발성 메모리 셀, 다수의 비휘발성 메모리 셀에 기입할 다수의 데이터를 제공받아 다수의 기입 제어 신호를 제공하되, 각 기입 제어 신호의 활성 기간은 대응하는 데이터에 따라 다른 기입 제어 회로, 및 다수의 기입 드라이버로, 각 기입 드라이버는 각 기입 제어 신호를 제공받아 기입 펄스를 제공하되, 기입 펄스의 활성 기간은 대응하는 기입 제어 신호에 따라 다른 다수의 기입 드라이버를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 비휘발성 메모리 장치는 다음과 같은 하나 이상의 효과가 있다.
첫째, 기입 펄스의 피크 기간이 서로 오버랩되지 않기 때문에 기입 동작시 사용되는 피크 전류값이 감소되거나 최소화된다. 따라서, 동시에 기입할 수 있는 비휘발성 메모리 셀의 개수가 증가된다.
둘째, 셋 펄스의 피크 기간이 기입 동작 기간의 종료점보다 시작점에 가까운 시점에 위치하여 기입 시간을 단축시 할 수 있다. 리셋 펄스의 피크 기간이 기입 동작 기간의 시작점보다 종료점에 가까운 시점에 위치하여 기입 동작 기간동안 사용되는 전체적인 전류 소모량의 변동을 줄일 수 있다. 따라서, 기입 동작의 효율성 및 안정성을 도모할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해 서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 타이밍도이다. 도 2는 1번째 분할 기입 기간동안 1번째 셀 그룹에 데이터 0101을 기입할 때 사용하는 기입 펄스를 설명하기 위한 도면이다. 도 3는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 예시적 셋 펄스들을 설명하기 위한 도면들이다.
우선 도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 분할 기입(division write) 동작을 채용하고 있는 경우를 예시적으로 설명한다. 다만, 본원 발명의 권리 범위가 분할 기입 동작을 채용한 것에 한정되는 것은 아니다. 설명의 편의를 위해서, 16개 핀의 입출력핀(IO pin)을 통해서 동시에 입력된 16개의 데이터를 16개의 상변화 메모리 셀에 기입하려는 경우를 예를 들어 설명한다.
16개의 상변화 메모리 셀은 4개의 셀 그룹으로 구분될 수 있는데, 예를 들어, 표 1과 같이 구분될 수 있다. 0번, 4번, 8번, 12번 입출력핀(IO0, IO4, IO8 IO12)를 통해서 입력된 데이터가 기입될 상변화 메모리 셀들은, 1번째 셀 그룹이 된다.
셀 그룹 1 2 3 4
입출력핀 {0,4,8,12} {1,5,9,13} {2,6,10,14} {3,7,11,15}
이와 같이 구분된 셀 그룹은 분할 기입의 단위가 된다. 표 1과 같은 경우에는, 1개의 셀 그룹 내에 포함되는 4개의 상변화 메모리 셀에 동시에 데이터가 기입된다. 4비트 데이터가 동시에 기입된다. 본 발명의 일 실시예에서는 4비트 데이터가 동시에 기입되는 것을 예로 들었으나, 이에 한정되는 것은 아니다. 구성에 따라서, 2비트 데이터, 8비트 데이터, 16비트 데이터가 동시에 기입될 수도 있다.
구체적으로, 다수의 연속적인 분할 기입 기간 동안, 다수의 셀 그룹에 포함된 비휘발성 메모리 셀에 데이터를 기입하게 된다. 도 1에서는 1번째 분할 기입 기간동안 1번째 셀 그룹에 데이터 0101이 기입되고, 2번째 분할 기입 기간동안 2번째 셀 그룹에 데이터 0001이 기입되고, 3번째 분할 기입 기간동안 3번째 셀 그룹에 데이터 1110이 기입되고, 4번째 분할 기입 기간동안 4번째 셀 그룹에 데이터 1111이 기입되는 경우를 예시적으로 도시하였다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 분할 기입 기간동안 셀 그룹에 포함되는 다수의 비휘발성 메모리 셀에 다수의 기입 펄스(I_SET0~I_SET3, I_RESET_0~I_RESET3)을 제공하여 데이터를 라이트한다. 여기서, 기입 펄스(I_SET0~I_SET3, I_RESET_0~I_RESET3)는 비휘발성 메모리 셀에 셋 데이터를 기입하기 위한 셋 펄스(I_SET0~I_SET3)와, 상기 비휘발성 메모리 셀에 리셋 데이터를 기입하기 위한 리셋 펄스(I_RESET0~I_RESET3)를 포함할 수 있다.
여기서, 셋 펄스(I_SET0~I_SET3)는 상변화 메모리 셀의 상변화 물질을 결정화 온도 이상 녹는점 이하의 온도로 가열한 후 일정한 시간동안 그 온도를 유지한 후 냉각시켜 결정 상태로 만들어야 하고, 리셋 펄스(I_RESET_0~I_RESET3)는 상변화 메모리 셀의 상변화 물질을 녹는점 이상으로 가열한 후 빠르게 냉각시켜 비정질 상태로 만들어야 한다. 통상적으로, 셋 펄스(I_SET0~I_SET3)의 피크 레벨은 리셋 펄스(I_RESET_0~I_RESET3)의 피크 레벨보다 낮고, 셋 펄스(I_SET0~I_SET3)의 폭은 리셋 펄스(I_RESET_0~I_RESET3)의 폭보다 넓다. 여기서, 피크는 기입 펄스(I_SET0~I_SET3, I_RESET_0~I_RESET3) 각각의 최고 전류 레벨(maximum current level)을 의미한다.
한편, 셋 펄스(I_SET0~I_SET3)는 도 1 및 도 2에 도시된 것과 같이 일정 기간동안 피크 기간(P1, P2)를 유지하다가 소정 기울기를 따라 줄어드는 전류 펄스일 수 있으나, 이에 한정되는 것은 아니다. 즉, 셋 펄스(I_SET0~I_SET3)는 도 4a에 도시된 것과 같이 제1 전류량(a)에서 제2 전류량(b)으로 순차적으로 감소하는 다수의 스테이지(ST1~STn)를 포함할 수 있다. 또한, 셋 펄스(I_SET0~I_SET3)는 도 4b 및 도 4c에 도시된 것과 같이 제1 전류량(a)에서 제2 전류량(b)으로 순차적으로 감소하는 다수의 스테이지(ST1~STn)를 포함하고, 각 스테이지(ST1~STn) 사이에 배치되고 기설정된 전류량을 갖는 구간을 포함할 수 있다. 도 4b는 기설정된 전류량이 0A이고, 도 4c는 기설정된 전류량이 0A 초과된 값을 갖는 경우를 도시한 것이다. 도 4a 내지 도 4c에 도시된 셋 펄스(I_SET0~I_SET3)의 피크 기간(P5, P6, P7)은 각각 첫번째 스테이지(ST1)이 된다. 또한, 셋 펄스(I_SET0~I_SET3)는 도 4d에 도시된 것과 같이 제1 전류량(a)에서 제2 전류량(b)으로 소정 기울기를 따라 줄어드는 전류 펄스일 수도 있다.
본 발명에서 언급하는 피크 기간은 도 4a 내지 도 4c에 도시된 것과 같이 시구간(time term)을 의미할 수도 있고, 도 4d의 도면 부호 P8로 도시된 것과 같이 시점(time point)을 의미할 수도 있다.
다시 도 2를 참조하면, 특히, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 분할 기입 기간(t1~t2) 내에 제공되는 다수의 기입 펄스(I_SET0, I_SET2, I_RESET_1, I_RESET3)의 피크 기간(P1~P4)이 서로 오버랩되지 않도록, 기입 펄스(I_SET0, I_SET2, I_RESET_1, I_RESET3)의 활성 기간(activation period)을 조절한다. 도 2는 설명의 편의를 위해서 1번째 셀 그룹에 기입되는 0101에 대응되는 기입 펄스(I_SET0, I_SET2, I_RESET1, I_RESET3)를 오버랩시켜서 도시하였다.
구체적으로, 분할 기입 기간(t1~t2) 내에 제공되는 셋 펄스(I_SET0, I_SET2)의 피크 기간(P1, P2)과, 리셋 펄스(I_RESET1, I_RESET3)의 피크 기간(P3, P4)이 서로 오버랩되지 않을 수 있다. 분할 기입 기간(t1~t2) 내에 제공되는 다수의 셋 펄스(I_SET0, I_SET2)간의 피크 기간(P1, P2)이 서로 오버랩되지 않을 수 있다. 분할 기입 기간(t1~t2) 내에 제공되는 다수의 리셋 펄스(I_RESET1, I_RESET3)간의 피크 기간(P3, P4)이 서로 오버랩되지 않을 수도 있다.
이와 같이 분할 기입 기간(t1~t2) 내에 제공되는 기입 펄스(I_SET0, I_SET2, I_RESET1, I_RESET3)의 피크 기간(P1, P2, P3, P4)이 서로 오버랩되지 않으면, 기입 동작시 사용되는 피크 전류값이 감소되거나 최소화된다. 따라서, 상변화 메모리 장치의 전류 구동 능력이 크지 않더라도, 분할 기입 기간(t1~t2) 내에 동시에 기입할 수 있는 상변화 메모리 셀의 개수가 증가될 수 있다.
또한, 분할 기입 기간(t1~t2) 내에 제공되는 셋 펄스(I_SET0, I_SET2)의 피크 기간(P1, P2)은, 분할 기입 기간(t1~t2)의 종료점(t2)보다 시작점(t1)에 가까운 시점에 위치할 수 있다. 분할 기입 기간(t1~t2) 내에 제공되는 리셋 펄스(I_RESET1, I_RESET3)의 피크 기간(P3, P4)은, 분할 기입 기간(t1~t2)의 시작점(t1)보다 종료점(t2)에 가까운 시점에 위치할 수 있다.
전술한 바와 같이 셋 펄스(I_SET0, I_SET2)의 폭은 리셋 펄스(I_RESET1, I_RESET3)의 폭에 비해 넓기 때문에, 셋 펄스(I_SET0, I_SET2)의 피크 기간(P1, P2)가 분할 기입 기간(t1~t2)의 종료점(t2)보다 시작점(t1)에 가까운 시점에 위치해야 전체적인 기입 시간을 단축할 수 있다. 또한, 본 발명의 일 실시예에서와 같이 셋 펄스(I_SET0, I_SET2)가 시간이 지남에 따라 전류량이 감소되는 전류 펄스(도 2, 도 4a 내지 도 4d 참조)일 경우에, 리셋 펄스(I_SET0, I_SET2)의 피크 기간(P3, P4)가 분할 기입 기간(t1~t2)의 시작점(t1)보다 종료점(t2)에 가까운 시점에 위치하면, 분할 기입 기간(t1~t2)동안 사용되는 전체적인 전류 소모량의 변동이 크지 않다. 즉, 기입 동작의 효율성 및 안정성을 도모할 수 있다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 예를 들어 도 3에 정리된 것과 같은 다수의 기입 펄스를 사용할 수 있다. 설명의 편의를 위해서, 도 3은 1번째 셀 그룹에 각 데이터(0000~1111)가 기입될 때 사용되는 다수의 기입 펄스를 오버랩시켜서 도시하였다.
전술한 것과 같이 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 각 데이터(0000~1111)를 기입하기 위해 사용하는 다수의 기입 펄스의 피크 기간이 서로 오버랩되지 않는다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서는, 각 데이터(0000~1111)를 기입하기 위해 사용하는 다수의 기입 펄스의 활성 기간이 서로 동일하지 않도록 조절할 수 있다. 예를 들어 구체적으로 설명하면, 4개의 데이터(0001, 0010, 0100, 1000)는 3개의 셋 펄스와 1개의 리셋 펄스를 사용해야 한다. 그런데, 데이터(0001)는 3개의 셋 펄스가 순차적으로 활성화되고, 1개의 리셋 펄스가 가장 뒤쪽에서 활성화되는 반면, 데이터(0010)는 2개의 셋 펄스가 순차적으로 활성화되고 약간의 시간 간격(interval) 후에 1개의 셋 펄스가 활성화되고, 1개의 리셋 펄스는 뒤쪽에서 활성화된다. 데이터(0100)는 1개의 셋 펄스가 활성화되고 약간의 시간 간격 후에 2개의 셋 펄스가 순차적으로 활성화되고, 1개의 리셋 펄스는 뒤쪽에서 활성화된다. 데이터(1000)는 약간의 시간 간격 후에 3개의 셋 펄스가 순차적으로 활성화되고, 이어서 1개의 리셋 펄스가 활성화된다. 4개의 데이터(0001, 0010, 0100, 1000)에서 사용되는 각각의 리셋 펄스의 활성화 기간은 서로 오버랩되지 않는다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치는 2비트 데이터가 동시에 기입된다.
16개 핀의 입출력핀(IO pin)을 통해서 동시에 입력된 16개의 데이터를 16개의 상변화 메모리 셀에 기입하려는 경우를 예를 들어 설명한다. 16개의 상변화 메모리 셀은 8개의 셀 그룹으로 구분될 수 있는데, 예를 들어, 표 2과 같이 구분될 수 있다. 0번, 8번 입출력핀(IO0, IO8)을 통해서 입력된 데이터가 기입될 상변화 메모리 셀들은 1번째 셀 그룹이 될 수 있다. 전술한 바와 같이 다수의 연속적인 분할 기입 기간 동안, 다수의 셀 그룹에 포함된 비휘발성 메모리 셀에 데이터를 기입하게 된다.
셀 그룹 1 2 3 4 5 6 7 8
입출력핀 {0,8} {1,9} {2,10} {3,11} {4,12} {5,13} {6,14} {7,15}
도 5에서는 1번째 셀 그룹에 기입되는 데이터(00, 01, 10, 11)에 따라 사용되는 기입 펄스를 도시하였다. 각 데이터(00, 01, 10, 11)를 기입하기 위해 사용하는 다수의 기입 펄스의 활성 기간이 서로 동일하지 않도록 조절할 수 있다. 예를 들어 구체적으로 설명하면, 2개의 데이터(01, 10)는 1개의 셋 펄스와 1개의 리셋 펄스를 사용한다. 데이터(01)는 가장 앞쪽에서 1개의 셋 펄스가 활성화되고, 가장 뒤쪽에서 1개의 리셋 펄스가 활성화되는 반면, 데이터(10)는 1개의 셋 펄스와 1개의 리셋 펄스가 가운데에서 활성화될 수 있다.
도 6은 본 발명의 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 7은 도 6의 기입 제어 회로를 자세히 설명하기 위한 블록도이다. 도 6 및 도 7은 도 1 내지 도 3을 이용하여 설명한 동작을 구현하기 위한 예시적 블록도 일뿐, 본 발명이 이에 한정되는 것은 아니다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(110), 기입 회로(120)를 포함한다.
메모리 셀 어레이(110)는 다수의 셀 그룹으로 구분될 수 있는 다수의 상변화 메모리 셀을 포함한다. 도면에는 도시하지 않았으나, 상변화 메모리 셀은 결정 상태 또는 비정질 상태에 따라 서로 다른 2개의 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자와, 가변 저항 소자에 흐르는 전류를 제어하는 억세스 소자를 포함한다. 여기서, 억세스 소자는 가변 저항 소자와 직렬로 연결된 다이오드 또는 트랜지스터일 수 있다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 본 발명의 실시예들에서는 예를 들어, 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 이용할 수 있다.
기입 회로(120)는 다수의 연속적인 분할 기입 기간동안 다수의 비휘발성 메모리 셀에 셋 펄스(I_SET0~I_SET3) 또는 리셋 펄스(I_RESET0~I_RESET3)를 제공하되, 분할 기입 기간 내에 제공되는 셋 펄스(I_SET0~I_SET3) 또는 리셋 펄스(I_RESET0~I_RESET3)의 피크 기간이 서로 오버랩되지 않도록 조절한다. 즉, 셋 펄스(I_SET0~I_SET3)의 피크 기간과 리셋 펄스(I_RESET0~I_RESET3)의 피크 기간이 서로 오버랩되지 않을 수도 있고, 셋 펄스(I_SET0~I_SET3)간의 피크 기간이 오버랩되지 않을 수도 있고, 리셋 펄스(I_RESET0~I_RESET3)간의 피크 기간이 오버랩되지 않을 수도 있다. 분할 기입 기간 내에 제공되는 셋 펄스(I_SET0~I_SET3)의 피크 기간은, 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치할 수 있다. 분할 기입 기간 내에 제공되는 리셋 펄스(I_RESET0~I_RESET3)의 피크 기간은, 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치할 수 있다.
이러한 기입 회로(120)는 기입 제어 회로(140)와, 다수의 기입 드라이버(150_1~150_4)를 포함한다.
기입 제어 회로(140)는 다수의 비휘발성 메모리 셀에 기입할 다수의 데이터(DATA)를 제공받아 셋 제어 신호(SET_CON0~SET_CON3) 또는 리셋 제어 신호(RESET_CON0~RESET_CON3)를 제공한다. 그런데, 상기 셋 제어 신호(SET_CON0~SET_CON3) 또는 리셋 제어 신호(RESET_CON0~RESET_CON3)의 활성 기간은 상기 대응하는 데이터에 따라 다르다.
기입 드라이버(150_1~150_4) 각각은 셋 제어 신호(SET_CON0~SET_CON3) 또는 리셋 제어 신호(RESET_CON0~RESET_CON3)를 제공받아, 셋 펄스(I_SET0~I_SET3) 또는 리셋 펄스(I_RESET0~I_RESET3)를 제공한다. 셋 제어 신호(SET_CON0~SET_CON3) 또는 리셋 제어 신호(RESET_CON0~RESET_CON3)의 활성 기간은 대응하는 셋 제어 신호(SET_CON0~SET_CON3) 또는 리셋 제어 신호(RESET_CON0~RESET_CON3)에 따라 다르다.
도 7을 참조하면, 기입 제어 회로(140)는 프리(pre) 셋 제어 신호 제공부(170_1~170_4), 제1 멀티플렉서(160_1), 프리(pre) 리셋 제어 신호 제공부(170_5), 제2 멀티플렉서(160_2)를 포함할 수 있다.
프리 셋 제어 신호 제공부(170_1~170_4)는 각각 제1 제어 펄스(P0~P3)를 제공받아 다수의 프리 셋 제어 신호(DCBL_SET0~DCBL_3)를 제공하되, 상기 다수의 프리 셋 제어 신호(DCBL_SET0~DCBL_3)의 피크 기간은 서로 오버랩되지 않도록 한다. 특히, 프리 셋 제어 신호(DCBL_SET0~DCBL_3)는 도 2, 도 4a 내지 도 4d에서 설명된 셋 제어 신호(I_SET0~I_SET3)와 동일 또는 유사한 파형을 갖는다. 즉, 프리 셋 제어 신호(DCBL_SET0~DCBL_3)는 도 2에서와 같이 일정 기간동안 피크 기간을 유지하다가 소정 기울기를 따라 줄어드는 전압 펄스일 수 있다. 또는, 프리 셋 제어 신호(DCBL_SET0~DCBL_3)는 도 4a 내지 도 4c에서와 같이 제1 전압량에서 제2 전압량으로 순차적으로 감소하는 다수의 스테이지를 포함하는 전압 펄스일 수 있고, 도 4d에서와 같이 제1 전압량에서 제2 전압량으로 소정 기울기를 따라 줄어드는 전압 펄스일 수도 있다.
제1 멀티플렉서(160_1)는 다수의 프리 셋 제어 신호(DCBL_SET0~DCBL_3)와 다수의 데이터(DATA0~DATA3)를 제공받는 트랜스미션 게이트(161~164)를 포함하여, 다수의 데이터(DATA0~DATA3)에 따라 트랜스미션 게이트(161~164)가 선택적으로 프리 셋 제어 신호(DCBL_SET0~DCBL_3)를 셋 제어 신호(SET_CON0~SET_CON3)로서 출력한다.
프리 리셋 제어 신호 제공부(170_5)는 제2 제어 펄스(P4~P7)의 합 펄스(PS)를 제공받아, 프리 리셋 제어 신호(DCBL_RESET)를 제공한다. 여기서, 프리 리셋 제어 신호 제공부(170_5)는 프리 셋 제어 신호 제공부(170_1~170_4)와 유사한 구성을 할 수도 있다. 즉, 다수의 프리 리셋 제어 신호 제공부가 각각 제2 제어 펄스를 제공받아 다수의 프리 리셋 제어 신호를 제공하되, 상기 다수의 프리 리셋 제어 신호의 피크 기간이 오버랩되지 않도록 할 수 있다. 다만, 제2 제어 펄스(P4~P7)의 합 펄스(PS)를 이용한 것은, 사용되는 프리 리셋 제어 신호 제공부의 개수를 줄이기 위함이다.
제2 멀티플렉서(160_2)는 프리 리셋 제어 신호(DCBL_RESET), 다수의 데이터(DATA0~DATA3), 제2 제어 펄스(P4~P7)를 제공받는 트랜스미션 게이트(165~168)를 포함하여, 다수의 데이터(DATA0~DATA3) 및 제2 제어 펄스(P4~P7)에 따라 트랜스미션 게이트(165~168)가 리셋 제어 신호(RESET_CON0~RESET_CON3)를 출력한다.
다시 도 6 및 도 7을 참조하여 4개의 비휘발성 메모리 셀에 데이터 0101을 기입하는 경우를 설명한다.
제1 멀티플렉서(160_1)에서는, 데이터(DATA0)와 데이터(DATA2)를 제공받는 트랜스미션 게이트(161, 163)가 프리 셋 제어 신호(DCBL_SET0, DCBL_SET2)를 셋 제어 신호(SET_CON0, SET_CON2)로 출력한다. 트랜지션 게이트(162, 164)는 동작하지 않는다.
제2 멀티플렉서(160_2)에서는, 데이터(DATA1)와, 데이터(DATA3)를 제공받는 트랜스미션 게이트(166, 168)가 턴온되어 리셋 제어 신호(RESET_CON1, RESET_CON3)를 제공한다. 트랜지션 게이트(165, 167)는 동작하지 않는다.
기입 드라이버(150_1)는 셋 제어 신호(SET_CON0)를 제공받아 대응되는 비휘발성 메모리 셀에 셋 펄스(I_SET0)를 제공하고, 기입 드라이버(150_2)는 리셋 제어 신호(RESET_CON1)를 제공받아 대응되는 비휘발성 메모리 셀에 리셋 펄스(I_RESET1)를 제공하고, 기입 드라이버(150_3)는 셋 제어 신호(SET_CON2)를 제공받아 대응되는 비휘발성 메모리 셀에 셋 펄스(I_SET2)를 제공하고, 기입 드라이버(150_4)는 리셋 제어 신호(RESET_CON3)를 제공받아 대응되는 비휘발성 메모리 셀에 리셋 펄스(I_RESET3)를 제공한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적인 타이밍도이다.
도 2는 1번째 분할 기입 기간동안 1번째 셀 그룹에 데이터 0101을 기입할 때 사용하는 기입 펄스를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 사용할 수 있는 예시적 셋 펄스들을 설명하기 위한 도면들이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 7은 도 6의 기입 제어 회로를 자세히 설명하기 위한 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
110 : 메모리 셀 어레이 120 : 기입 회로
140 : 기입 제어 회로 150_1~150_4 : 기입 드라이버
160_1 : 제1 멀티플렉서 160_2 : 제2 멀티플렉서
170_1~170_4 : 프리 셋 제어 신호 제공부
170_5 : 프리 리셋 제어 신호 제공부
I_SET0~I_SET3 : 셋 펄스 I_RESET0~I_RESET3 : 리셋 펄스
SET_CON0~SET_CON3 : 셋 제어 신호
RESET_CON0~RESET_CON3 : 리셋 제어 신호
DCBL_SET0~DCBL_SET3 : 프리 셋 제어 신호
DCBL_RESET : 프리 리셋 제어 신호

Claims (22)

  1. 다수의 비휘발성 메모리 셀; 및
    다수의 연속적인 분할 기입 기간동안 상기 다수의 비휘발성 메모리 셀에 기입 펄스를 제공하여 데이터를 기입하되, 상기 분할 기입 기간 내에 제공되는 다수의 기입 펄스의 피크 기간이 서로 오버랩되지 않도록 하는 기입 회로를 포함하되,
    상기 기입 펄스는 상기 비휘발성 메모리 셀에 셋 데이터를 기입하기 위한 셋 펄스와, 상기 비휘발성 메모리 셀에 리셋 데이터를 기입하기 위한 리셋 펄스를 포함하고,
    상기 분할 기입 기간 내에 제공되는 셋 펄스의 피크 기간은, 상기 각 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치하고, 상기 분할 기입 기간 내에 제공되는 리셋 펄스의 피크 기간은, 상기 각 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치하는 비휘발성 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 분할 기입 기간 내에 제공되는 셋 펄스의 피크 기간과, 리셋 펄스의 피크 기간이 서로 오버랩되지 않는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 분할 기입 기간 내에 제공되는 다수의 셋 펄스간의 피크 기간이 서로 오버랩되지 않는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 분할 기입 기간 내에 제공되는 다수의 리셋 펄스간의 피크 기간이 서로 오버랩되지 않는 비휘발성 메모리 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서, 상기 기입 회로는
    상기 다수의 비휘발성 메모리 셀에 기입할 다수의 데이터를 제공받아 다수의 기입 제어 신호를 제공하되, 상기 각 기입 제어 신호의 활성 기간은 상기 대응하는 데이터에 따라 다른 기입 제어 회로와,
    다수의 기입 드라이버로, 상기 각 기입 드라이버는 상기 각 기입 제어 신호를 제공받아 기입 펄스를 제공하되, 상기 기입 펄스의 활성 기간은 상기 대응하는 기입 제어 신호에 따라 다른 다수의 기입 드라이버를 포함하는 비휘발성 메모리 장치.
  10. 삭제
  11. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 상변화 메모리 셀인 비휘발성 메모리 장치.
  12. 다수의 워드 라인과 다수의 비트 라인;
    다수의 비휘발성 메모리 셀로, 상기 각 비휘발성 메모리 셀은 각 워드 라인과 각 비트 라인 사이에 커플링된 다수의 비휘발성 메모리 셀; 및
    상기 다수의 비트 라인과 커플링되고, 서로 다른 피크 기간을 갖는 다수의 셋 펄스와 리셋 펄스를 상기 대응하는 비트 라인에 제공하는 기입 회로를 포함하되,
    분할 기입 기간 내에 제공되는 상기 셋 펄스의 피크 기간은, 상기 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치하고, 상기 분할 기입 기간 내에 제공되는 상기 리셋 펄스의 피크 기간은, 상기 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치하는 비휘발성 메모리 장치.
  13. 삭제
  14. 다수의 비휘발성 메모리 셀; 및
    다수의 연속적인 분할 기입 기간동안 상기 다수의 비휘발성 메모리 셀에 각 펄스의 피크 기간이 서로 오버랩 되지 않는 셋 펄스 또는 리셋 펄스를 제공하여 데이터를 기입하되, 상기 분할 기입 기간 내에 제공되는 셋 펄스의 피크 기간은 상기 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치하고, 상기 분할 기간 내에 제공되는 리셋 펄스의 피크 기간은 상기 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치하는 기입 회로를 포함하는 비휘발성 메모리 장치.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 다수의 비휘발성 메모리 셀;
    상기 다수의 비휘발성 메모리 셀에 기입할 다수의 데이터를 제공받아 다수의 기입 제어 신호를 제공하되, 상기 각 기입 제어 신호의 활성 기간은 상기 대응하는 데이터에 따라 다른 기입 제어 회로; 및
    다수의 기입 드라이버로, 상기 각 기입 드라이버는 상기 각 기입 제어 신호를 제공받아 기입 펄스를 제공하되, 상기 기입 펄스의 활성 기간은 상기 대응하는 기입 제어 신호에 따라 다른 다수의 기입 드라이버를 포함하고,
    상기 기입 펄스는 상기 다수의 비휘발성 메모리 셀에 셋 데이터를 기입하기 위한 셋 펄스와, 상기 다수의 비휘발성 메모리 셀에 리셋 데이터를 기입하기 위한 리셋 펄스를 포함하고,
    분할 기입 기간 내에 제공되는 상기 셋 펄스의 피크 기간은, 상기 분할 기입 기간의 종료점보다 시작점에 가까운 시점에 위치하고, 상기 분할 기입 기간 내에 제공되는 상기 리셋 펄스의 피크 기간은, 상기 분할 기입 기간의 시작점보다 종료점에 가까운 시점에 위치하는 비휘발성 메모리 장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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