JP4461754B2 - メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 - Google Patents
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Description
前記ゾーンが複数チップのフラッシュメモリ内のブロックで構成されており、
前記フラッシュメモリのうちのいずれかが、処理要求の受入拒否状態になった時に、処理要求の待機状態にあるフラッシュメモリに対して、優先的に処理要求を供給するように構成されていることを特徴とするメモリコントローラによって達成される。又、このメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステムによって達成される。
前記ゾーンを構成する複数チップのフラッシュメモリのうち、いずれかのチップが処理要求の受入拒否状態になった時に、処理要求の待機状態にあるフラッシュメモリに対して、優先的に処理要求を供給することを特徴とするフラッシュメモリの制御方法によって達成される。
[フラッシュメモリシステム1の説明]
図1は、本発明に係るフラッシュメモリシステム1を概略的に示すブロック図である。図1に示したようにフラッシュメモリシステム1は、フラッシュメモリ2と、それを制御するコントローラ3で構成されている。又、フラッシュメモリシステム1は、通常ホストシステム4に着脱可能に装着されて使用され、ホストシステム4に対して一種の外部記憶装置として用いられる。
[メモリセルの説明]
次に、図2及び3参照して図1に示したフラッシュメモリ2を構成するメモリセル16の具体的な構造について説明する。
[フラッシュメモリのメモリ構造の説明]
次に、フラッシュメモリのメモリ構造を説明する。図4は、フラッシュメモリのメモリ構造を概略的に示す図である。図4に示したように、フラッシュメモリはデータの読出し及び書込みにおける処理単位であるページと、データの消去単位であるブロックで構成されている。
[論理ブロックアドレスと物理ブロックアドレスの説明]
フラッシュメモリはデータの上書きができないため、データの書替えを行なう場合には、ブロック消去されている消去済ブロックに新たなデータ(書替後のデータ)を書込み、古いデータ(書替前のデータ)が書込まれていたブロックを消去するという処理を行なわなければならない。この際、消去はブロック単位で処理されるため、古いデータ(書替前のデータ)が書込まれていたページが含まれるブロックの、全ページのデータが消去されてしまう。従って、データの書替えを行なう場合、書替えるページが含まれるブロックの、他のページのデータについても、消去済ブロックに移動させる処理が必要となる。
[ゾーンの構成の説明]
次に、フラッシュメモリ内の複数のブロックで構成したゾーンを、論理ブロックアドレスの空間に割当てるゾーン管理について図面を参照して説明する。図5は、1024のブロックでゾーンを構成した例を示している。図5に示した例では、ゾーンは、1024のブロックB0000〜B1023で構成され、各ブロックは、読出し及び書込み処理の単位である32のページP00〜P31で構成されている。そして、このゾーンが1000ブロック分の論理ブロックアドレスの空間に割当てられている。ここで、ブロックは消去処理の単位であり、ページは読出し及び書込み処理の単位である。又、ゾーンを構成するブロックが、24ブロック分余計に割当てられているのは、不良ブロックの発生を考慮したためである。
[アドレス変換テーブルの説明]
次に、上記アドレス変換テーブルについて、図面を参照して説明する。図8は、上記アドレス変換テーブルの一例を示したものであり、各論理ブロックアドレスに対応するデータが格納されているチップの番号とそのチップ内での物理ブロックアドレスが、論理ブロックアドレス順に記述されている。ここで、図6に示したようにゾーンを構成した場合、各ゾーンを構成するチップ0内のブロックの、物理ブロックアドレスの範囲と、チップ1内のブロックの、物理ブロックアドレスの範囲が同一になるが、アドレス変換テーブルにチップの番号が記述されているため、各論理ブロックアドレスに対応するデータの格納先は一意的に特定される。又、対応するデータが格納されていない論理ブロックアドレスについては、アドレス変換テーブルのその論理ブロックアドレスに対応した部分に、チップの番号や物理ブロックアドレスではなく、対応するデータが格納されていないことを示すフラグ(以下、対応するデータが格納されていないことを示すフラグを未格納フラグと言う。)が設定される。
[候補テーブルの説明]
次に、上記候補テーブルについて、図面を参照して説明する。この候補テーブルは、データの書込み先として準備しておく消去済ブロック(以下、データの書込み先として準備しておく消去済ブロックを書込み候補ブロックと言う。)を設定しておくテーブルである。又、この候補テーブルは、図7に示したようにゾーンを構成するチップ0内の512ブロックについて1テーブルと、チップ1内の512ブロックについて1テーブルの計2テーブルが作成される。つまり、1ゾーンに対して、そのゾーンを構成するチップ0内の512ブロックから選ばれた書込み候補ブロックと、チップ1内の512ブロックから選ばれた書込み候補ブロックが1ブロックずつ設定される。
[本発明に係るフラッシュメモリシステムにおける処理の説明]
次に、本発明に係るフラッシュメモリシステムにおける処理について、図面を参照して説明する。本発明に係るフラッシュメモリシステムでは、フラッシュメモリが、内部コマンドを実行するためのコマンド情報やアドレス情報等を受取ってから、その処理が完了するまでの間、ビジー状態(処理を受付けない状態)になる点に着目して、このビジー状態の発生による処理効率の低下を抑えることを目的としている。
1)内部コマンドとして内部消去コマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
2)消去処理を行なうフラッシュメモリのチップの番号と、その処理の対象となるブロックの物理ブロックアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
1)内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック内の所定のレジスタに設定される。
2)書込み処理を行なうフラッシュメモリのチップの番号と、書込み先となるブロックの物理ブロックアドレスが、フラッシュメモリシ―ケンサブロック内の所定のレジスタに設定される。
2、35、36 フラッシュメモリ
3 コントローラ
4 ホストコンピュータ
5 ホストインターフェース制御ブロック
6 マイクロプロセッサ
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 フラッシュメモリシーケンサブロック
13 外部バス
14 内部バス
16 メモリセル
17 P型半導体基板
18 ソース拡散領域
19 ドレイン拡散領域
20 トンネル酸化膜
21 フローティングゲート電極
22 絶縁膜
23 コントロールゲート電極
24 チャネル
25 ユーザ領域
26 冗長領域
31 アドレス変換テーブル
32、33 候補テーブル
Claims (5)
- フラッシュメモリ内のブロックを複数個集めたゾーンを複数個形成することにより、複数チップのフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
それぞれの前記ゾーンが前記複数チップ内のブロックを含むように、前記ゾーンを形成するゾーン形成手段と、
ホストシステムから与えられるアドレスに関連付けられている論理ブロックアドレスに基づいて、ホストシステムのアドレス空間を複数個の範囲に分割するアドレス空間分割手段と、
複数個の前記範囲を複数個の前記ゾーンにそれぞれ割り当てると共に、その対応関係を管理するゾーン管理手段と、
対応関係にある前記範囲と前記ゾーンにおいて、前記範囲に含まれる論理ブロックアドレスを前記ゾーンに含まれるブロックに割り当てると共に、その対応関係を管理するブロック管理手段と、
前記複数チップのフラッシュメモリに対して処理要求を供給する処理要求供給手段と
を備え、
前記処理要求供給手段は、前記複数チップのフラッシュメモリのうち、いずれかのチップが処理要求の受入拒否状態になった時に、処理要求の待機状態にあるチップに対して、処理要求を供給することにより、前記ブロック管理手段により論理ブロックアドレスが割り当てられる候補のブロックのうち、前記待機状態にあるチップに属するブロックが、正常に消去されているかを判断し、
前記ブロック管理手段は、正常に消去されていると判断された前記候補のブロックに論理ブロックアドレスを割り当てることを特徴とするメモリコントローラ。 - 前記ブロック管理手段が、それぞれの前記ゾーンにおける前記候補のブロックを特定するための情報が設定される候補テーブルをチップ毎に備えることを特徴とする請求項1に記載のメモリコントローラ。
- 請求項1又は2記載のメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
- フラッシュメモリ内のブロックを複数個集めたゾーンを複数個形成することにより、複数チップのフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
それぞれの前記ゾーンが前記複数チップ内のブロックを含むように、前記ゾーンを形成するゾーン形成ステップと、
ホストシステムから与えられるアドレスに関連付けられている論理ブロックアドレスに基づいて、ホストシステムのアドレス空間を複数個の範囲に分割するアドレス空間分割ステップと、
複数個の前記範囲を複数個の前記ゾーンにそれぞれ割り当てると共に、その対応関係を管理するゾーン管理ステップと、
対応関係にある前記範囲と前記ゾーンにおいて、前記範囲に含まれる論理ブロックアドレスを前記ゾーンに含まれるブロックに割り当てると共に、その対応関係を管理するブロック管理ステップと、
前記複数チップのフラッシュメモリに対して処理要求を供給する処理要求供給ステップと
を備え、
前記処理要求供給ステップでは、前記複数チップのフラッシュメモリのうち、いずれかのチップが処理要求の受入拒否状態になった時に、処理要求の待機状態にあるチップに対して、処理要求を供給することにより、前記ブロック管理ステップにより論理ブロックアドレスが割り当てられる候補のブロックのうち、前記待機状態にあるチップに属するブロックが、正常に消去されているかを判断し、
前記ブロック管理ステップでは、正常に消去されていると判断された前記候補のブロックに論理ブロックアドレスを割り当てることを特徴とするフラッシュメモリの制御方法。 - 前記ブロック管理ステップでは、それぞれの前記ゾーンにおける前記候補のブロックを特定するための情報が設定されるチップ毎の候補テーブルを用いて、前記候補のブロックを特定することを特徴とする請求項4に記載のフラッシュメモリの制御方法。
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