EEPROMの1つとして、高集積化が可能なNANDセル型EEPROMが知られている。これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続し、これを1単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有する。メモリセルアレイは、p型基板又はn型基板に形成されたp型ウェル内に集積形成される。NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
このNANDセル型EEPROMの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電圧Vppm (=10V程度)を印加し、ビット線にはデータに応じて0V又は中間電圧Vm(=8V程度)を与える。
ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷畜積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“0”とする。ビット線にVmが与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せずに、負に止まる。この状態は消去状態で“1”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。
データ消去は、NANDセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲートを0Vとし、p型ウェルを20Vとする。このとき、選択ゲート,ビット線及びソース線も20Vにされる。これにより、全てのメモリセルで電荷蓄積層の電子がp型ウェルに放出され、しきい値は負方向にシフトする。
データ読み出しは、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(例えば5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
読み出し動作の制約から、“0”書き込み後のしきい値は0VからVccの間に制御しなければならない。このため、書き込みベリファイが行われ、“0”書き込み不足のメモリセルのみを検出し、“0”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する(ビット毎ベリファイ)。“0”書き込み不足のメモリセルは、選択された制御ゲートを例えば0.5V(ベリファイ電圧)にして読み出すこと(ベリファイ読み出し)で検出される。つまり、メモリセルのしきい値が0Vに対してマージンを持って、0.5V以上になっていないと、選択メモリセルで電流が流れ、“0”書き込み不足と検出される。
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され“0”書き込み後のしきい値は0VからVccの間に制御される。
このようなNANDセル型EEPROMでは、書き込み時の書き込み電圧Vppを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期ではメモリセルのしきい値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルのしきい値変化は遅い。また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱い。
このため、書き込み速度を速くするため書き込み電圧Vppを高めると、書き込み後の最大しきい値が高く、書き込み後のしきい値分布幅が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。逆に、書き込み後のしきい値分布幅を狭くするためVppを低めると、書き込み速度が遅くなる。言い替えれば、書き込み電圧マージンが狭いという問題があった。
以下、この問題について詳しく説明する。ここで、メモリセルとしては、後述する図1の構成を考える。図1において、1は制御ゲート、2はゲート間絶縁膜、3は浮遊ゲート、4はトンネル酸化膜、5はn型拡散層、6はp型ウェルである。
従来、例えば浮遊ゲートに電子注入を行う場合、図21(a)に示すように制御ゲート電圧Vcgを印加し、p型ウェルとn型拡散層を0Vにしていた。この場合、制御ゲート電圧Vcgを一定時間Tの間だけ一定電圧Vppにする。初期的には浮遊ゲート中の電子の量が少ないので、図21(b)に示すように浮遊ゲート電位Vfgは比較的高く、図21(c)に示すようにトンネル電流Itunnelは比較的大きい。浮遊ゲートへの電子注入が進むと、浮遊ゲート中の電子の量が多くなるので、浮遊ゲート電位Vfgは比較的低くなり、トンネル電流Itunnelは比較的小さくなる。よって、メモリセルのしきい値Vthの変化量は、図21(d)に示すように初期的に大きく、徐々に少なくなる。
一般に、ベリファイと呼ばれるメモリセルのしきい値確認動作を行いながら、浮遊ゲートへの電子注入を行う場合、図22のようになる。制御ゲート電圧Vcgは数発のパルスに分割され、各浮遊ゲートへの電子注入動作の後、ベリファイが行われる。図22では、便宜上ベリファイ動作時の制御ゲート電圧Vcgは0Vにしてあるが、ベリファイの方法によって制御ゲートに何らかの電圧が印加される場合が多い。ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、電子注入動作は終了される。同時に複数個のメモリセルに電子注入を行う場合は、ベリファイによってメモリセルのしきい値が所望の値に達したと検知されると、メモリセル毎に電子注入動作は終了される。
図23は図22と同じ方法で複数のメモリセルに電子注入を行った場合の、各メモリセルのしきい値の変化を示す図である。通常、メモリセルの形状は少しづつばらついていて、その結果、電子注入の時経変化がばらつく。最も電子注入しやすいメモリセルでは、直ぐにメモリセルのしきい値の収まるべき範囲の上限Vth-maxに達し、1回目の電子注入動作でしきい値がVth-maxを越えないように電圧Vppの上限電圧Vpp-maxは決まる。最も電子注入しにくいメモリセルでは、メモリセルのしきい値の収まるべき範囲の下限Vth-minに達しにくく、所定の電子注入動作回数以内でしきい値がVth-minを越えるように電圧Vppの下限電圧Vpp-minは決まる。
Vpp-max−Vpp-minはVppマージンと呼ばれ、正の値でなければならない。Vth-maxを下げしきい値分布幅を狭くしようとすると、Vppを下げなければならずVppマージンは0Vに近づく。電子注入・放出を繰り返すとトンネル酸化膜は劣化し、電子注入・放出特性が変化するため、Vppマージンが十分ないと信頼性上問題となる。
以下、本発明の実施例を図面を参照して説明する。
図1(a)は、本発明の実施例に用いた不揮発性メモリセルの構造を示している。n型シリコン基板7の上のp型ウェル6の上に浮遊ゲート(電荷蓄積層)3と制御ゲート1が積層形成される。p型ウェル6と浮遊ゲート3はトンネル酸化膜4によって絶縁され、浮遊ゲート3と制御ゲート1はゲート間絶縁膜2によって絶縁されている。n型拡散層5はメモリセルトランジスタのソース・ドレインを形成する。
浮遊ゲート3と制御ゲート1との間の容量、浮遊ゲート3とp型ウェル6との間の容量は、それぞれ図1(b)に示すようにCcgとCoxである。容量Coxは浮遊ゲート3とn型拡散層5との間の容量も含む。メモリセルはそのしきい値でデータを記憶し、しきい値は浮遊ゲート3に蓄えられる電荷量で決まる。浮遊ゲート3中の電荷量は、トンネル酸化膜4を通るトンネル電流で変化させられる。
即ち、p型ウェル6とn型拡散層5に対して制御ゲート1を十分高い電位にすると、トンネル酸化膜4を通して電子が浮遊ゲート3に注入され、しきい値は高くなる。逆に、制御ゲート1に対してp型ウェル6とn型拡散層5を高電位にすると、トンネル酸化膜4を通して電子が浮遊ゲート3から放出され、しきい値は低くなる。
図2は、本発明の第1の実施例に係わる電子注入方式を示している。(a)は制御ゲート電圧Vcg、(b)は浮遊ゲート電位Vfg、(c)はトンネル電流Itunnel、(d)はメモリセルのしきい値Vthである。
制御ゲートには高電圧Vppパルスが与えられ、Vppパルス印加後にベリファイが行われる。最初のVppパルス電圧はVcg0 で、徐々にΔVppづつ高められる。パルス幅は一定時間Δtである。ΔtとΔVppは、1回の電子注入動作でのメモリセルのしきい値の最大変化量ΔVthが、ΔVppと等しくなるようにされる。実際には、Vppが十分高くトンネル電流が十分流れ出すようになった時、1回の電子注入動作でのメモリセルのしきい値変化量ΔVthをΔVppと等しくなるようにすると、1回の電子注入動作で注入される電子が、次の電子注入動作でのVppの増加分ΔVppによるトンネル酸化膜に印加される電圧増加をキャンセルし、それ以降、しきい値変化量ΔVthは毎回一定値ΔVppとなる。
初期パルス電圧Vcg0 を十分小さくしておけば、最も電子注入しやすいメモリセルのしきい値は、確実にしきい値の上限Vth-max以下に制御でき広いVppマージンが得られ、また、同時にVth-max−Vth-min=ΔVppとすることができる。最も電子注入しにくいメモリセルでは、Vppが高められることによって高速にVth-minに達する。ベリファイによって各メモリセル毎にしきい値が検証され、しきい値下限Vth-minに達していると検知されると、各メモリセル毎に電子注入動作は終了させられる。
この方式では、さらに電子注入量の増加に従って、Vppが高められるため、浮遊ゲート電圧Vfgの最大値Vfg-maxが抑えられ、トンネル酸化膜の劣化も抑制される。実際には、しきい値変化量ΔVthが毎電子注入動作時に一定値ΔVppとなり、浮遊ゲート電圧Vfgも毎回同じように印加され、その結果、Vfg-maxが抑えられる。
図3は、本発明の第2の実施例に係わる電子注入方式を示している。基本的には第1の実施例と同様であるが、電子注入初期の数発のパルスを1つにまとめ、ベリファイ動作を省くことで高速化している。この方式では、図2に示される電子注入方式で、メモリセルのしきい値が電子注入初期の数発のパルスでVth-minに達しないような場合、電子注入を高速に行うためには有効である。
図4は、第2の実施例において、最も電子注入されやすいメモリセル、典型的なメモリセル、最も電子注入されにくいメモリセル、のしきい値の時経変化を示すものである。トンネル酸化膜の劣化を防ぐためには、Vfg-maxが小さい方がよい。このため、図5に示すように、Vppパルス幅ΔtとVpp増加率ΔVppを小さくするとよい。しかし、これではベリファイ動作回数が増加し、電子注入に時間がかかる。また、必要以上にしきい値分布幅が狭く、無駄が多い。
図6は、本発明の第3の実施例に係わる電子注入方式を示している。これは、図5に見られるVppパルスを数発ずつまとめたものである。初期的には、図3,4で説明したように、より多くのVppパルスをまとめている。この方法によって、浮遊ゲート電圧Vfgはほぼ一定となり、図3,4で説明した方式よりトンネル酸化膜の劣化を抑えつつ、同様にVth-max−Vth-min=ΔVppとし、高速に電子注入できる。
図7は、本発明の第4の実施例に係わる電子注入方法を示すものである。これは、図6で示される方法で、Δt0→0,ΔVpp0 →0としたもので、各Vppパルスは一定のdVpp/dtを持ち、連続的にΔVppだけ上昇する。この方法では電子注入中の浮遊ゲート電位をほぼ一定にすることができ、トンネル酸化膜の劣化は最小に抑えられる。
以上説明したNMOSメモリセルへの電子注入動作中は、Vppが十分高ければチャネル部は反転していて、ドレイン,ソース,チャネル部は同電位である。よって、例えば図7に示される方法は、以下に示す図8,9のような方法と同じである。
図8に示される方法は、制御ゲート電圧Vcgを一定にし、ドレイン電圧Vd を徐々に低下させる。これによって図7に示される方法と図8に示される方法は同じ効果を生む。図8に示される方法で、ドレインに印加する電圧の初期値Vd0が高く、耐圧を越えてしまうようであれば、図9に示される方法を用いればよい。つまり、ドレイン電圧の初期値Vd0を下げて、同時に制御ゲートの初期値Vcg0 も下げる。ドレイン電圧Vd が0Vまで下がりきったら、制御ゲート電圧VcgをVd0だけ上げ、Vd をVd0から下げていく。このような方式でも、図7に示される方法と同じ効果が得られる。
また、図7〜9では、dVpp/dt=一定としたが、現実的にこれが困難である場合でも、dVpp/dt≧0を保持しながらVppをΔtの時間にΔVppの率で変化させ、かつ電子注入後のしきい値分布幅がΔVppとなるようにすれば、dVpp/dt=一定の場合に近い効果が得られる。
電圧Vppには勿論上限があり、それはデバイスの耐圧Vbreak で決まる。VppがVbreak に達したらそれ以上はVppは高められない。この場合でも、VppがVbreak に達するまでの間、本発明による効果が得られる。また、図2〜9では、電子注入の場合について説明したが、電子放出の場合もp型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。
図10は、本発明の第5の実施例に係わるNANDセル型EEPROMのメモリセルアレイを示している。8個のメモリセルM1〜8が、それぞれ隣接するもの同士でソース,ドレインを共有する形で直列接続されて1つのNANDセルを構成し、一方の端子は第1の選択トランジスタS1を介してビット線BLに接続される。また、他方の端子は第2の選択トランジスタS2を介して、共通ソース線Vsに接続される。選択ゲートSG1,2は選択トランジスタS1,2のゲート電極、制御ゲートCG1〜8はメモリセルのゲート電極である。制御ゲートCGを共有するメモリセル群でページを構成し、選択ゲートSGを共有するNANDセル群でブロックを構成する。1つ1つのメモリセルは図1のような構造をしていて、メモリセルアレイは共通のp型ウェルに形成されている。
このNANDセル型EEPROMの消去・書き込み・読み出し・書き込みベリファイの各動作は、次の通りである。
消去は、ブロック単位で行われる。p型ウェルを高電圧Vpp(〜20V)にし、選択ブロック内の制御ゲートCG1〜8を0Vにする。非選択ブロック内の制御ゲートと全ての選択ゲートは、Vppにされる。浮遊ゲート内の電子はp型ウェルに放出され、メモリセルのしきい値は負となる。
消去後、ページ単位で一括してデータ書き込みが、ビット線から最も離れた位置のページから行われる。書き込み動作時は、選択されたページの制御ゲート(例えばCG4)にVpp(10〜20V程度)を印加し、非選択のページの制御ゲートCG1〜3、5〜8と第1の選択ゲートSG1に中間電位Vm(〜10V)を印加する。ビット線BLには、“0”書き込み動作の場合0V、“1”書き込み動作の場合Vmを与える。第2の選択ゲートSG2は0Vである。
“0”書き込み動作の場合、選択された制御ゲートCG4とチャネルの電位差Vppによって、電子がチャネルから浮遊ゲートにトンネル電流によって注入され、しきい値は正の方向に変化する。“1”書き込み動作の場合、チャネルの電位がVmにされているので、トンネル酸化膜にかかる電界は弱く電子の浮遊ゲートへの実効的な注入は起こらない。よって、しきい値は変化しない。
書き込み動作後、メモリセルのしきい値を確認するための、ベリファイが行われる。選択された制御ゲート(例えばCG4)にベリファイ電位(〜0.5V)を与え、非選択の制御ゲートCG1〜3,5〜8、第1,2の選択ゲートSG1,2を電源電圧Vccにする。もし“0”書き込み動作後に、ビット線BLとソース線が電気的に通じれば、その選択されたメモリセルのしきい値はベリファイ電位以下で“0”書き込み不十分で、再書き込み時に“0”書き込み動作が再度実行される。そうでなければ、しきい値はベリファイ電位以上で“0”書き込み十分で、それ以上の浮遊ゲートへの電子注入は必要でないと判断され、再書き込み時は“1”書き込み動作が実行される。“1”書き込み動作後はメモリセルのしきい値に拘らず、再書き込み動作時に再度“1”書き込み動作が実行される。
書き込み動作とベリファイ動作を繰り返しながらデータ書き込みを行うことで、書き込み時間は各メモリセル毎に調節される。1ページ分のメモリセル全てが書き込み十分と検出されると、1ページ分のデータ書き込みは終了する。
読み出しは、選択された制御ゲート(例えばCG4)を0Vにし、非選択の制御ゲートCG1〜3,5〜8、第1,2の選択ゲートSG1,2を電源電圧Vccにする。予め充電されているビット線BLの電位が下がれば、メモリセルのしきい値は0V以下でデータは“1”である。ビット線BLの電位が保持されれば、メモリセルのしきい値は0V以上でデータは“0”である。読み出し動作から、メモリセルのしきい値は電源電圧Vcc以下でなければならない。
次に、このようなNANDセル型EEPROMの、書き込み時の選択された制御ゲートCGへの書き込み電圧Vppの印加方法を説明する。
図11は、制御ゲートを駆動する回路の構成を示す図である。各制御ゲート,選択ゲートに対して、制御ゲートドライバ11、第1,第2選択ゲートドライバ10,12の出力を選択的に転送する、転送回路9が設けられる。セルアレイ8のブロックに対応する10個の転送回路9群はブロック選択信号φwi,φwBi によって選択される。昇圧回路13は電源電圧Vccから書き込み・消去時に必要なVpp,Vmを発生し、制御ゲートドライバ11、第1,2選択ゲートドライバ10,12に供給する。
図12は、図11の制御ゲートCG4の転送回路9、制御ゲートドライバ11、昇圧回路13の構成をより具体的に示している。転送回路9は、nチャネルMOSトランジスタ(n-ch. MOS Tr.) Qn1とpチャネルMOSトランジスタ(p-ch. MOS Tr.) Qp1で構成されるCMOS転送回路と、n-ch. MOS Tr. Qn2で構成されるリセット回路から構成される。信号φwi,φwBi がそれぞれ“H”,“L”となるとノードN1の電圧が制御ゲートへ転送され、“L”,“H”となると制御ゲートは接地される。昇圧回路13は、Vm昇圧回路14とVpp昇圧回路15から構成される。制御ゲートドライバ11は、第1スイッチ回路16、第2スイッチ回路17、第3スイッチ回路18から構成される。
第1スイッチ回路16は、Vm昇圧回路14の出力VmをノードN1に接続するか否かを制御する。第2スイッチ回路17は、Vpp昇圧回路15の出力VppをノードN1に接続するか否かを制御するが、ノードN1に転送される電圧はVpp−ΔVppである。第3スイッチ回路18は、Vpp昇圧回路15の出力VppをノードN1に接続するか否かを制御するが、ノードN1にVppを転送する時の電流量は、ノードN1の電位の上昇率dVpp/dtを制御するために制御される。
図13は、制御ゲートドライバ11の具体的な構成を示している。第1スイッチ回路16は、p-ch. MOS Tr. Qp2〜4 ,n-ch. MOS Tr. Qn3,4,nチャネルDタイプMOSトランジスタ(n-ch. D-type MOS Tr.)QD1,及びインバータI1から構成される。Qp2,3,Qn3,4とインバータI1で構成される回路は、0VとVccの間で振幅する信号φ1 を、0VからVppの間を振幅する信号に変換する。φ1 が“L”で、Qp4のゲートはVpp、QD1のゲートは0Vとなり、VmとN1は切り離される。φ1 が“H”で、Qp4のゲートは0V、QD1のゲートはVppとなり、VmとN1は接続される。QD1は、N1がVppとなった場合にVppがQp4に転送されるのを防ぐためのものである。
第2スイッチ回路17は、p-ch. MOS Tr. Qp5〜8 ,n-ch. MOS Tr. Qn5,6とインバータI2から構成される。φ2 が“L”で、Qp7のゲートはVppとなり、VppとN1は切り離される。φ2 が“H”で、Qp7のゲートは0Vとなり、VppとN1は接続され、VppよりQp8のしきい値分(〜1V)低い電圧がN1に転送される。
第3スイッチ回路18は、p-ch. MOS Tr. Qp9〜11,n-ch. MOS Tr. Qn7,8とインバータI3と電流制御回路19から構成される。φ3 が“L”で、Qp11 のゲートはVppとなり、VppとN1は切り離される。φ3 が“H”で、Qp11 のゲートは0Vとなり、VppとN1は接続され、VppはN1に電流制御回路19によりdVpp/dtを制御されながら転送される。
p-ch. MOS Tr. Qp12 ,n-ch. MOS Tr. Qn9,n-ch. D-type MOS Tr.QD2は、N1をVGH或いはVccにするための回路である。φ4 が“H”でN1はVGH、φ4 が“L”でN1はVccとなる。電圧VGHは通常0Vで、ベリファイ時にベリファイ電圧VVRFY(〜0.5V)になる。QD2は、信号φ5 が“L”となってノードN1にVmやVppが印加された場合に、Qp12 にVmやVppが転送されないようにするためのものである。
図14は、図13中の電流制御回路19の具体的な構成を示す図である。図14(a)は、p-ch. MOS Tr. Qp13 〜15とn-ch. D-type MOS Tr.QD3,4から構成され、信号φ3Bは図13中の信号φ3 の反転信号である。信号φ3 が“H”、φ3Bが“L”となってノードN2がVppとなると、Qp15 のゲートはVpp−2Vtp(Vtpはp-ch. MOS Tr. のしきい値)となり、ノードN3からN1への電流はQp15 で制御される。
図14(b)は、p-ch. MOS Tr. Qp16,17,n-ch. MOS Tr. Qn10 ,キャパシタC1と抵抗R1から構成される。信号φ3 が“H”、ノードN2がVppとなると、Qp16 のゲートはVppから0VまでキャパシタC1と抵抗R1により制御され変化する。よって、ノードN3からN1への電流はQp16 で制御される。
図15は、以上のように構成されたEEPROMの書き込み動作を示すタイミング図である。ここでは、制御ゲートCG4が選択されているとする。まず、電圧Vm,Vppが昇圧回路14,15によって電源電圧Vccから昇圧される。電圧Vppは、書き込み/ベリファイが繰り返される毎に、Vpp1 からVtpづつ高くなる。図12に見られる信号φwi,φwBi は選択されたブロックで、それぞれVpp,0Vである。
書き込み動作は、信号φ4 が“L”となってノードN1がVccとなり、選択されたブロックの制御ゲートCG1〜8は全てVccとなる。同時に選択されたブロックの選択ゲートSG1もVccにされ、ビット線BLは“1”書き込みの場合のみVccにされる。選択ゲートSG2は書き込み動作中0Vとされる。φ1 が“H”となって、制御ゲートCG1〜8、選択ゲートSG1、“1”書き込みビット線BLはVmとなる。選択された制御ゲートCG4は、φ3 が“H”となることでVmからVpp1 まで時間Δt0 かけて制御されながら上げられる。非選択制御ゲートCG1〜3,5〜8と選択ゲートSG1,“1”書き込みビット線BLはVmのままである。非選択の制御ゲートに関する信号φ1 ,φ2 ,φ3 ,φ4 は図中点線で示してある。
φ4 が“H”となって全制御ゲートCG1〜8は0Vとなる。このとき、選択ゲートSG1も0Vにリセットされ、遅れてビット線BLが0Vにリセットされる。
続いて、ベリファイ動作となる。選択制御ゲートCG4はベリファイ電位VVRFYになり、非選択制御ゲートCG1〜3,5〜8はφ4 が“L”となってVccとされる。選択ゲートSG1,2もVccとなる。“0”書き込みすべきメモリセルのしきい値がVVRFYを越えたと検出されると、再書き込み動作時に“1”書き込みが行われ、過剰“0”書き込みが防がれる。“0”書き込みすべきメモリセルのしきい値がVVRFYを越えてない検出されると、再書き込み動作時に“0”書き込みが再度行われる。“1”書き込みすべきメモリセルでは、再書き込み動作時には“1”書き込みが再度行われる。
2回目以降の書き込み動作では、選択制御ゲートCG4はVmまで充電された後、φ2 が出力され、前回の書き込み動作時の選択制御ゲート最大電圧まで急速に充電される。更に、φ3 が“H”となって、Vtpだけ時間Δtをかけて制御されながら上げられる。例えば、2回目の書き込み動作時には、Vpp1 からVpp2 (Vpp2 =Vpp1 +Vtp)まで制御されながら上げられる。
初回の書き込み動作時の( Vpp1 −Vm) /Δt0 と2回目以降の書き込み動作時のVtp/Δtはほぼ同じ値になるように設定される。初回の書き込み動作時には、最も速く“0”書き込みされるメモリセルのしきい値が、“0”書き込み後収まるべきしきい値分布の最大値以下になるよう、2回目以降の書き込み動作時には、“0”書き込みすべきメモリセルのしきい値がΔVpp(ΔVppはVppの増加率で、この例ではVtp)シフトするように、設定される(図16)。よって、“0”書き込み後のしきい値分布幅はΔVpp(この例ではVtp)となる。
データ書き込みは、以上の書き込み動作とベリファイ動作を繰り返し行い、全ての“0”書き込みすべきメモリセルのしきい値が、VVRFYを越えたと検出されると、終了する。
制御ゲートドライバ11の他の実施例を、図17,18に示す。ここでは、2つのVpp昇圧回路A20とVpp昇圧回路B21が設けられ、それぞれの出力はVppA ,VppB である。第4スイッチ回路22は、Vpp昇圧回路A20の出力VppA をノードN1に接続するか否かを制御する。
図19は、書き込み動作を示すタイミング図である。VppA ,VppB は初回の書き込み動作時は同じVpp1 で、2回目の書き込み動作以降VppB =VppA +ΔVppとされる。VppA ,VppB 以外は、図15と同じである。この実施例では、ΔVppの設定が、図12,13に示される実施例より容易である。
図20は、本発明の第7の実施例に係わる電子注入方式を示している。これは、1つのメモリセルに3つの状態(データ“0”,“1”,“2”)を記憶させるものである。Vppパルス波形は、図7に示したものと同じであるが、“2”書き込みするメモリセルと“1”書き込みするメモリセルに印加される電圧はΔVppB だけ異なる。また、ベリファイ動作で、“2”書き込みすべきメモリセルで所望のしきい値(VVRFY2 )に達していないもの、“1”書き込みすべきメモリセルで所望のしきい値(VVRFY1 )に達していないもの、がそれぞれ検出され、それらのメモリセルのみ“2”或いは“1”追加書き込みが行われる。この時、dVpp2 /dt=dVpp1 /dt=ΔVppA とされ、ΔVppA はメモリセルのしきい値変化量dVth/dtと等しくされる。
これによって“2”と“1”書き込み後のしきい値分布ΔVthはΔVppA となる。また、ΔVppB は、“2”と“1”書き込み後のしきい値分布の間のしきい値マージンΔVmarjinにしきい値分布幅ΔVthを加えたものと等しくされる(ΔVppB =ΔVth+ΔVmarjin、又はΔVppB =VVRFY2 −VVRFY1 )。これによって、“2”と“1”書き込みはそれぞれ独立に並行処理され、高速に書き込みが行われる。当然、メモリセルのトンネル酸化膜に印加される最大電圧は最小に抑えられる。
また、“2”と“1”書き込みがそれぞれ独立に並行処理され、高速に書き込みが行われるという意味では、Vppパルス波形はいかなる形の場合でも、“2”書き込みするメモリセルと“1”書き込みするメモリセルに印加される電圧をΔVppB だけ差をつけることは効果がある。
以上の主旨に従えば4値以上の多値記憶の場合も同様に実施できる。図20では、電子注入の場合について説明したが、電子放出の場合もp型ウェルに対する制御ゲートの極性を反転させ、同様に実施できる。
基本的に本発明は、電子(正孔)注入或いは放出による浮遊ゲートの電位変化が、徐々に高められるVppによって浮遊ゲート下の電子(正孔)が移動する酸化膜部分に印加される電界の上昇を打ち消すようにしていることに特徴がある。よって、この主旨に従えば、以上の説明の実施例のようにチャネル全面を介するトンネル電流で電子(正孔)注入或いは放出を行うもの以外に、例えば、ドレイン又はソースと浮遊ゲートの間のトンネル電流で行うものや、ホットエレクトロン或いはホットホールで行うものでも、同様の効果が得られる。