JPS6367628A - 疑似乱数発生回路 - Google Patents
疑似乱数発生回路Info
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- JPS6367628A JPS6367628A JP61213104A JP21310486A JPS6367628A JP S6367628 A JPS6367628 A JP S6367628A JP 61213104 A JP61213104 A JP 61213104A JP 21310486 A JP21310486 A JP 21310486A JP S6367628 A JPS6367628 A JP S6367628A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、疑似乱数発生回路に関し、特にリニア・フ
ィードバック・シフト・レジスタ〈以下、ＬＦＳＲと称
する）を用いた疑似乱数発生回路に関する。
ィードバック・シフト・レジスタ〈以下、ＬＦＳＲと称
する）を用いた疑似乱数発生回路に関する。
［従来の技ＩＦＫ］
従来、チップ上で疑似乱数を発生させる手段として、Ｌ
ＦＳＲで構成した疑似乱数発生（９）路がある。第６図
は８ピントの疑似乱数を発生する従来のＬＦＳＲの一例
を示すブロック図である。図において、ＬＦＳＲは１種
のシフトレジスタであり、クロック信号によって１ビツ
トごとにデータ系列をシフトさせる８個のフリップフロ
ップ回路Ｆ１〜Ｆ８を含む。ここで、特定のフリップフ
ロップ回路からはフィードバック線が出ており、このフ
ィードバック線はフリップフロップ回路Ｆ８の出力端と
フリップフロップ回路Ｆ１の入力端との間に直列態様に
介挿された３個の排他的論理和回路Ｅ１〜Ｅ３に接続さ
れる。この例では、フリップフロップ回路Ｆ２．Ｆ３．
Ｆ５からフィードバック線が出ており、それぞれ、排他
的論理和回路Ｅ１、Ｅ２．Ｅ３に接続されている。各排
他的論理和回路Ｅ１〜Ｅ３は、それぞれ前段の回路から
与えられる出力とフィードバック線から与えられる出力
との排他的論理和を出力する。なお、上記のような疑似
乱数発生回路は、たとえば［）ｌｌｌｐ Ｋ。
ＦＳＲで構成した疑似乱数発生（９）路がある。第６図
は８ピントの疑似乱数を発生する従来のＬＦＳＲの一例
を示すブロック図である。図において、ＬＦＳＲは１種
のシフトレジスタであり、クロック信号によって１ビツ
トごとにデータ系列をシフトさせる８個のフリップフロ
ップ回路Ｆ１〜Ｆ８を含む。ここで、特定のフリップフ
ロップ回路からはフィードバック線が出ており、このフ
ィードバック線はフリップフロップ回路Ｆ８の出力端と
フリップフロップ回路Ｆ１の入力端との間に直列態様に
介挿された３個の排他的論理和回路Ｅ１〜Ｅ３に接続さ
れる。この例では、フリップフロップ回路Ｆ２．Ｆ３．
Ｆ５からフィードバック線が出ており、それぞれ、排他
的論理和回路Ｅ１、Ｅ２．Ｅ３に接続されている。各排
他的論理和回路Ｅ１〜Ｅ３は、それぞれ前段の回路から
与えられる出力とフィードバック線から与えられる出力
との排他的論理和を出力する。なお、上記のような疑似
乱数発生回路は、たとえば［）ｌｌｌｐ Ｋ。
Ｂ ｈａｖｓａｒら １９８１１ＥＥＥ Ｔｅ５ｔ
Ｃｏｎｆｅｒｅｎｃｅ Ｄｌａｅｓｔ Ｐａｏｅｒ
９．２ ｐ２０８〜２１６に示されている。
Ｃｏｎｆｅｒｅｎｃｅ Ｄｌａｅｓｔ Ｐａｏｅｒ
９．２ ｐ２０８〜２１６に示されている。
ここで、フィードバックをとる位置と、疑似乱数のビッ
ト数１の関係は、符号理論で求まっており、生成できる
疑似乱数の周期を決定する。Ｉピット構成のＬＦＳＲで
は最大（２”−１）周期を持つ一ピット疑似乱数を生成
できる（文献、嵩他著「符号理論」コロナ社、１９７５
年）。
ト数１の関係は、符号理論で求まっており、生成できる
疑似乱数の周期を決定する。Ｉピット構成のＬＦＳＲで
は最大（２”−１）周期を持つ一ピット疑似乱数を生成
できる（文献、嵩他著「符号理論」コロナ社、１９７５
年）。
次に、上記従来回路の動作について説明する。
まず、セット信号によって各フリップフロップ回路Ｆ１
〜Ｆ８にデータ系列の初期ｍｂ ｉ〜ｂ８が設定される
。次いで、クロック信号が入力されると、フリップフロ
ップ回路Ｆ１〜Ｆ８は１クロックごとに１ビットずつデ
ータ系列を第６図の右方向ヘシフトする。フリップフロ
ップ回路Ｆ８から溢れ出たデータは、排他的論理和回路
Ｅ３．Ｅ２およびＥｌで加工が行なわれた後に１クロッ
クごとに１ビツトずつフリップフロップ回路Ｆ１に入力
される。ここで、フリップフロップ回路Ｆ１〜Ｆ８から
８ビットの並列データを取出すようにすれば、（２８−
１＞周期を持つ８ビツト疑似乱数を生成することができ
る。
〜Ｆ８にデータ系列の初期ｍｂ ｉ〜ｂ８が設定される
。次いで、クロック信号が入力されると、フリップフロ
ップ回路Ｆ１〜Ｆ８は１クロックごとに１ビットずつデ
ータ系列を第６図の右方向ヘシフトする。フリップフロ
ップ回路Ｆ８から溢れ出たデータは、排他的論理和回路
Ｅ３．Ｅ２およびＥｌで加工が行なわれた後に１クロッ
クごとに１ビツトずつフリップフロップ回路Ｆ１に入力
される。ここで、フリップフロップ回路Ｆ１〜Ｆ８から
８ビットの並列データを取出すようにすれば、（２８−
１＞周期を持つ８ビツト疑似乱数を生成することができ
る。
［発明が解決しようとする問題点コ
従来のＬＦＳＲで構成した疑似乱数発生回路は、特定の
フリップフロップ回路からフィードバック線が出ており
、データ系列の排他的論理和をとることで疑似乱数を生
成している。−ビット構成のときはく２″″−１）種類
の異なる一ピッドパ今一ンを生成できるが、たとえば８
ビットＩ１０のメモリを考えたとき、チップ上の８ビツ
トＬＦＳＲでは２５５周期の疑似乱数しか生成できず、
次から同じパターンの疑似乱数が繰返される。また、８
ビツト以上のＬＦＳＲでは、疑似乱数の周期は長くなる
が、そのうちの必要な８ビットを取出せば、その８ビッ
トパターンは相関の強いパターンとなってしまうという
問題点があった。
フリップフロップ回路からフィードバック線が出ており
、データ系列の排他的論理和をとることで疑似乱数を生
成している。−ビット構成のときはく２″″−１）種類
の異なる一ピッドパ今一ンを生成できるが、たとえば８
ビットＩ１０のメモリを考えたとき、チップ上の８ビツ
トＬＦＳＲでは２５５周期の疑似乱数しか生成できず、
次から同じパターンの疑似乱数が繰返される。また、８
ビツト以上のＬＦＳＲでは、疑似乱数の周期は長くなる
が、そのうちの必要な８ビットを取出せば、その８ビッ
トパターンは相関の強いパターンとなってしまうという
問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、少ないビット構成のＬＦＳＲで長い周期を
持つ疑似乱数を生成することを目的とする。
れたもので、少ないビット構成のＬＦＳＲで長い周期を
持つ疑似乱数を生成することを目的とする。
［問題点を解決するための手段］
この発明にかかる疑似乱数発生回路は、複数個の記憶回
路と複数個の排他的論理和回路とで構成・されるＬＦＳ
Ｒの各排他的論理和回路に関連して排他的論理和出力と
前段の回路からの入力とのいずれか一方を選択して次段
の回路に出力するセレクタを設け、ざらにＬＦＳＲに初
期設定されたデータ系列とＬＦＳＲから得られる疑似乱
数とを比較し一致したら一致信号を出力する疑似乱数比
較回路と、この一致信号が入力すると一致した疑似乱数
の１クロック前の疑似乱数によって各セレクタを切換え
る切換信号を出力するセレクタ切換回路とを偉えるよう
にしたものである。
路と複数個の排他的論理和回路とで構成・されるＬＦＳ
Ｒの各排他的論理和回路に関連して排他的論理和出力と
前段の回路からの入力とのいずれか一方を選択して次段
の回路に出力するセレクタを設け、ざらにＬＦＳＲに初
期設定されたデータ系列とＬＦＳＲから得られる疑似乱
数とを比較し一致したら一致信号を出力する疑似乱数比
較回路と、この一致信号が入力すると一致した疑似乱数
の１クロック前の疑似乱数によって各セレクタを切換え
る切換信号を出力するセレクタ切換回路とを偉えるよう
にしたものである。
［作用］
この発明にお番ブるセレクタ切換回路は、疑似乱数比較
回路からの一致信号に応答して各セレクタの出力選択状
態を切換えることにより、データ系列の排他的論理和を
とる位置を変更し、それによって疑似乱数の発生パター
ンを変更し、その周期を長くする。
回路からの一致信号に応答して各セレクタの出力選択状
態を切換えることにより、データ系列の排他的論理和を
とる位置を変更し、それによって疑似乱数の発生パター
ンを変更し、その周期を長くする。
［実施側］
第１図はこの発明の一実施例を示すブロック図である。
図において、この実滴例は、８ビットのＬＦＳＲで構成
されたオンチップ疑似乱数発生回路である。すなわち、
この実鹿例は、クロック信号によって１ビツトごとにデ
ータ系列をシフトさせるフリップフロップ回路Ｆ１〜Ｆ
８と、フリップフロップ回路Ｆ１の出力端と７リップフ
ロツブ回路Ｅ８の入力端との間に直列！！ｌｌｉに介挿
されたセレクタ付排他的論理和回路Ｅ１′〜Ｅ７’ と
を含む。フリップフロップ回路Ｆ２〜Ｆ８の各出力端か
らはフィードバック線が出ており、これらフィードバッ
ク線はそれぞれセレクタ付排他的論理和回路Ｅ１′〜Ｅ
７’ に接続される。各セレクタ付排他的論理和回路Ｅ
ｌ’〜Ｅ７’ は、通常の排他的論理和回路に出力選択
のためのセレクタ機能を付加したものである。すなわち
、排他的論理和回路は、前段の回路から与えられるデー
タ系列とフィードバック線からフィードバックされるデ
ータ系列との排他的論理和をとり、セレクタはこの排他
的論理和回路の出力と前段の回路から与えられるデータ
系列とのいずれか一方を選択して次段の回路に出力する
。各セレクタ付排他的論理和回路Ｅｌ’〜Ｅ７’ に含
まれるセレクタは、それぞれ、セレクタ切換回路２００
から出力される切換信号８１〜Ｓ７によって切換えられ
る。
されたオンチップ疑似乱数発生回路である。すなわち、
この実鹿例は、クロック信号によって１ビツトごとにデ
ータ系列をシフトさせるフリップフロップ回路Ｆ１〜Ｆ
８と、フリップフロップ回路Ｆ１の出力端と７リップフ
ロツブ回路Ｅ８の入力端との間に直列！！ｌｌｉに介挿
されたセレクタ付排他的論理和回路Ｅ１′〜Ｅ７’ と
を含む。フリップフロップ回路Ｆ２〜Ｆ８の各出力端か
らはフィードバック線が出ており、これらフィードバッ
ク線はそれぞれセレクタ付排他的論理和回路Ｅ１′〜Ｅ
７’ に接続される。各セレクタ付排他的論理和回路Ｅ
ｌ’〜Ｅ７’ は、通常の排他的論理和回路に出力選択
のためのセレクタ機能を付加したものである。すなわち
、排他的論理和回路は、前段の回路から与えられるデー
タ系列とフィードバック線からフィードバックされるデ
ータ系列との排他的論理和をとり、セレクタはこの排他
的論理和回路の出力と前段の回路から与えられるデータ
系列とのいずれか一方を選択して次段の回路に出力する
。各セレクタ付排他的論理和回路Ｅｌ’〜Ｅ７’ に含
まれるセレクタは、それぞれ、セレクタ切換回路２００
から出力される切換信号８１〜Ｓ７によって切換えられ
る。
さらに、この実施例は、データ系列の初期値ｂ１〜ｂ８
と生成した疑似乱数ａ１〜ａ８の比較を行ない、一致し
たら一致信号を出力（る疑似乱数比較回路１００と、こ
の一致信号が入力されると一致した疑似乱数の１クロッ
ク前の疑似乱数によってセレクタ付排他的論理和回路Ｅ
１’〜Ｅ７’を切換えるための切換信号８１〜＄７を出
力するセレクタ切換回路２００とを含む。
と生成した疑似乱数ａ１〜ａ８の比較を行ない、一致し
たら一致信号を出力（る疑似乱数比較回路１００と、こ
の一致信号が入力されると一致した疑似乱数の１クロッ
ク前の疑似乱数によってセレクタ付排他的論理和回路Ｅ
１’〜Ｅ７’を切換えるための切換信号８１〜＄７を出
力するセレクタ切換回路２００とを含む。
第２Ａ図は、セレクタ付排他的論理和回路Ｅ１′の回路
構成の一例を示す図である。図において、このセレクタ
付排他的論理和回路Ｅ１’ は、インバータ回路１〜３
と、トランスファゲート４〜７とで構成される。ここで
、インバータ回路２および３とトランスファゲート６お
よび７とは、入力信号Ａと入力信号Ｂとの排他的論理和
Ｃをとるための排他的論理和回路８を構成している。な
お、入力信号Ａは前段の回路からの入力（この場合はフ
リップフロップ回路Ｆ１から与えられるデータ系列）で
あり、入力信号Ｂはフィードバック線を介して特定のフ
リップフロップ回路（この場合はフリップフロップ回路
Ｆ２）からフィードバックされるデータ系列である。一
方、インバータ回路１とトランスフ１ゲート４および５
とは、セレクタ切換回路２００からの切換信号Ｓ１に応
答して入力信号Ａと排他的論理和回路８からの排他的論
理和出力Ｃとのいずれかを選択して出力信号Ｘとするセ
レクタ９を構成している。すなわち、このセレクタ９は
、切換信号Ｓ１がハイレベルのときにトランスファゲー
ト５が導通状態となり、排他的論理和出力Ｃを出力−ｆ
る。、；美に、切換信号＄１がローレベルのときは、ト
ランスファゲート４が導通状態となって入力信号Ａをそ
のまま出力する。
構成の一例を示す図である。図において、このセレクタ
付排他的論理和回路Ｅ１’ は、インバータ回路１〜３
と、トランスファゲート４〜７とで構成される。ここで
、インバータ回路２および３とトランスファゲート６お
よび７とは、入力信号Ａと入力信号Ｂとの排他的論理和
Ｃをとるための排他的論理和回路８を構成している。な
お、入力信号Ａは前段の回路からの入力（この場合はフ
リップフロップ回路Ｆ１から与えられるデータ系列）で
あり、入力信号Ｂはフィードバック線を介して特定のフ
リップフロップ回路（この場合はフリップフロップ回路
Ｆ２）からフィードバックされるデータ系列である。一
方、インバータ回路１とトランスフ１ゲート４および５
とは、セレクタ切換回路２００からの切換信号Ｓ１に応
答して入力信号Ａと排他的論理和回路８からの排他的論
理和出力Ｃとのいずれかを選択して出力信号Ｘとするセ
レクタ９を構成している。すなわち、このセレクタ９は
、切換信号Ｓ１がハイレベルのときにトランスファゲー
ト５が導通状態となり、排他的論理和出力Ｃを出力−ｆ
る。、；美に、切換信号＄１がローレベルのときは、ト
ランスファゲート４が導通状態となって入力信号Ａをそ
のまま出力する。
参考のために、この第２Ａ図の回路における切換信号Ｓ
１と入力信号ＡおよびＢと出力信号Ｘとの論理関係を第
２Ｂ図に示しておく。
１と入力信号ＡおよびＢと出力信号Ｘとの論理関係を第
２Ｂ図に示しておく。
なお、第２Ａ図では、セレクタ付排他的論理和回路Ｅｌ
’ の回路構成を代表的に示したが、池のセレクタ付排
他的論理和回路Ｅ２’〜Ｅ７’ についても同様の回路
構成を有する。ただ、その設けられる位置に対応して切
換信号と入力信号ＡおよびＢとが変更するのみである。
’ の回路構成を代表的に示したが、池のセレクタ付排
他的論理和回路Ｅ２’〜Ｅ７’ についても同様の回路
構成を有する。ただ、その設けられる位置に対応して切
換信号と入力信号ＡおよびＢとが変更するのみである。
第３図は疑似乱数比較回路１００の回路構成の一例を示
す図である。この疑似乱数比較回路１００は、排他的論
理和回路１０〜１７と、８人力ＮＯＲ回路１８とで構成
される。各排他的論理和回路の一方入力はフリップフロ
ップ回路Ｆ１〜Ｆ８で生成した疑似乱数ａ１〜ａ８であ
り、他方入力はセット信号によって設定されたデータ系
列の初期値ｂ１〜ｂ８に固定しておく。疑似乱数８１〜
ａ８と初期値ｂ１〜ｂ８が一致すると、排他的論理和回
路１０〜１７の出力はすべてローレベルとなり、８人力
ＮＯＲ回路１８からハイレベルの一致信号が出力される
。
す図である。この疑似乱数比較回路１００は、排他的論
理和回路１０〜１７と、８人力ＮＯＲ回路１８とで構成
される。各排他的論理和回路の一方入力はフリップフロ
ップ回路Ｆ１〜Ｆ８で生成した疑似乱数ａ１〜ａ８であ
り、他方入力はセット信号によって設定されたデータ系
列の初期値ｂ１〜ｂ８に固定しておく。疑似乱数８１〜
ａ８と初期値ｂ１〜ｂ８が一致すると、排他的論理和回
路１０〜１７の出力はすべてローレベルとなり、８人力
ＮＯＲ回路１８からハイレベルの一致信号が出力される
。
第４図はセレクタ切換回路２００の回路構成の一例を示
す図である。図において、このセレクタ切換回路２００
は、クロック信号がハイレベルのときに生成した疑似乱
数ａ１〜ａ７を取込むラッチ回路２０〜２７と、クロッ
ク信号がローレベルのときにラッチ回路２０〜２７のデ
ータを取込むラッチ回路３０〜３７と、一致信号がハイ
レベルのときにラッチ回路３０〜３７のデータを取込み
、一致信号がローレベルのときにデータをラッチしてセ
レクタ付排他的論理和回路Ｅｌ’〜Ｅ７’ への切換信
号８１〜Ｓ７を出力するラッチ回路４０〜４７とで構成
される。このような構成において、セレクタ切換回路２
００は、一致信号がハイレベルになると、データ系列の
初期値と一致した疑似乱数の１クロック前の疑似乱数ａ
１〜ａ７を切換信号８１〜Ｓ７として出力する。
す図である。図において、このセレクタ切換回路２００
は、クロック信号がハイレベルのときに生成した疑似乱
数ａ１〜ａ７を取込むラッチ回路２０〜２７と、クロッ
ク信号がローレベルのときにラッチ回路２０〜２７のデ
ータを取込むラッチ回路３０〜３７と、一致信号がハイ
レベルのときにラッチ回路３０〜３７のデータを取込み
、一致信号がローレベルのときにデータをラッチしてセ
レクタ付排他的論理和回路Ｅｌ’〜Ｅ７’ への切換信
号８１〜Ｓ７を出力するラッチ回路４０〜４７とで構成
される。このような構成において、セレクタ切換回路２
００は、一致信号がハイレベルになると、データ系列の
初期値と一致した疑似乱数の１クロック前の疑似乱数ａ
１〜ａ７を切換信号８１〜Ｓ７として出力する。
次に、第１図〜第４図に示す実施例の動作を説明する。
なお、動作説明の参考に供するために、上記実施例の出
力結果の一例を第５図に示しておく。第１図において、
セット信号が入力されると、フリップフロップ回路Ｆ１
〜Ｆ８のデータが決まり、ＬＦＳＲのデータ系列の初期
値ｂ１〜ｂ８が設定される。このデータ系列の初期値ｂ
１〜ｂ８は、疑似乱数比較回路１００にも与えられる。
力結果の一例を第５図に示しておく。第１図において、
セット信号が入力されると、フリップフロップ回路Ｆ１
〜Ｆ８のデータが決まり、ＬＦＳＲのデータ系列の初期
値ｂ１〜ｂ８が設定される。このデータ系列の初期値ｂ
１〜ｂ８は、疑似乱数比較回路１００にも与えられる。
一方、セレクタ付排他的論理和回路Ｅ１’〜Ｅ７’の切
換信号８１〜Ｓ７の個々のレベル（ハイレベル、ローレ
ベルのいずれか）は、セレクタ切換回路２００の初期値
によって決定される。この切換信号８１〜Ｓ７によって
各セレクタ付排他的論理和回路Ｅ１’〜Ｅ７’のそれぞ
れのセレクタが切換えられる。すなわち、ハイレベルの
切換信号が入力されたセレクタ付排他的論理和回路は、
前段の回路から出力されるデータ系列とフィードバック
線を介してフリップフロップ回路Ｆ２〜Ｆ８のいずれか
からフィードバックされるデータ系列との排他的論理和
を出力し、ローレベルの切換信号が入力されたセレクタ
付排他的論理和回路は、前段の回路から出力されたデー
タ系列をそのまま次段の回路へ出力する。
換信号８１〜Ｓ７の個々のレベル（ハイレベル、ローレ
ベルのいずれか）は、セレクタ切換回路２００の初期値
によって決定される。この切換信号８１〜Ｓ７によって
各セレクタ付排他的論理和回路Ｅ１’〜Ｅ７’のそれぞ
れのセレクタが切換えられる。すなわち、ハイレベルの
切換信号が入力されたセレクタ付排他的論理和回路は、
前段の回路から出力されるデータ系列とフィードバック
線を介してフリップフロップ回路Ｆ２〜Ｆ８のいずれか
からフィードバックされるデータ系列との排他的論理和
を出力し、ローレベルの切換信号が入力されたセレクタ
付排他的論理和回路は、前段の回路から出力されたデー
タ系列をそのまま次段の回路へ出力する。
次に、クロック信号が入力されると、データ系列が１ク
ロックごとに１ビツトずつシフトされ、フリップフロッ
プ回路Ｆ１〜Ｆ８から疑似乱数ａ１〜ａ８が出力される
。この疑似乱数ａ ｉ〜ａ８は、その全ビットが疑似乱
数比較回路１００に与えられ、最終ピットａ８を除＜ａ
１〜ａ７がセレクタ切換回路２００に与えられる。こ
こで、疑似乱数ａ１〜ａ８の周１９Ｊｎは、セレクタ付
排他的論理和回路Ｅｌ’〜Ｅ７’ のいずれの位置にお
いて排他的論理和が出力されているか、すなわちフリッ
プフロップ回路Ｆ２〜Ｆ８からフィードバックされるデ
ータ系列の排他的論理和をとる位置によって決定される
。そして、この周期ｎ後に疑似乱数ａ１〜ａ８（、上、
データ系列の初期値ｂ１〜ｂ８と一致する。疑似乱数比
ｆＨＭＨＪ１００は、疑似乱数ａ１〜ａ８とデータ系列
の初ＸＩＪ値ｂ１〜ｂ８とを常時比較しており、一致す
るとハイレベルの一致信号をセレクタ切換回路２００に
出力する。セレクタ切換回路２００は、このハイレベル
の一致信号に応答して、一致した疑似乱数の１クロック
前の疑似乱数をラッチし、このラッチした疑似乱数を切
換信号８１〜Ｓ７としてセレクタ付排他的論理和回路Ｅ
１′〜Ｅ７′に出力する。したがって、セレクタ付排他
的論理和回路Ｅｌ’〜Ｅ７’のいずれかにおいてセｔノ
クタの切換が行なわれる。
ロックごとに１ビツトずつシフトされ、フリップフロッ
プ回路Ｆ１〜Ｆ８から疑似乱数ａ１〜ａ８が出力される
。この疑似乱数ａ ｉ〜ａ８は、その全ビットが疑似乱
数比較回路１００に与えられ、最終ピットａ８を除＜ａ
１〜ａ７がセレクタ切換回路２００に与えられる。こ
こで、疑似乱数ａ１〜ａ８の周１９Ｊｎは、セレクタ付
排他的論理和回路Ｅｌ’〜Ｅ７’ のいずれの位置にお
いて排他的論理和が出力されているか、すなわちフリッ
プフロップ回路Ｆ２〜Ｆ８からフィードバックされるデ
ータ系列の排他的論理和をとる位置によって決定される
。そして、この周期ｎ後に疑似乱数ａ１〜ａ８（、上、
データ系列の初期値ｂ１〜ｂ８と一致する。疑似乱数比
ｆＨＭＨＪ１００は、疑似乱数ａ１〜ａ８とデータ系列
の初ＸＩＪ値ｂ１〜ｂ８とを常時比較しており、一致す
るとハイレベルの一致信号をセレクタ切換回路２００に
出力する。セレクタ切換回路２００は、このハイレベル
の一致信号に応答して、一致した疑似乱数の１クロック
前の疑似乱数をラッチし、このラッチした疑似乱数を切
換信号８１〜Ｓ７としてセレクタ付排他的論理和回路Ｅ
１′〜Ｅ７′に出力する。したがって、セレクタ付排他
的論理和回路Ｅｌ’〜Ｅ７’のいずれかにおいてセｔノ
クタの切換が行なわれる。
これによって、フリップフロップ回路Ｆ２〜Ｆ８からフ
ィードバックされるデータ系列の排他的論理和をとる位
置が切換えられ、今度は最初の周期ｎで出力された疑似
乱数８１〜ａ８とは異なるパターンを有する周期ｎ′の
疑似乱数ａ１’〜ａ８′が出力される〈第５図参照）。
ィードバックされるデータ系列の排他的論理和をとる位
置が切換えられ、今度は最初の周期ｎで出力された疑似
乱数８１〜ａ８とは異なるパターンを有する周期ｎ′の
疑似乱数ａ１’〜ａ８′が出力される〈第５図参照）。
以後、疑似乱数比較回路１００が一致を検出するごとに
セレクタ付排他的論理和回路Ｅｌ’〜Ｅ７’の出力の切
換が行なわれ、疑似乱数の発生パターンがその都度変更
される。そのため、上記実施例は、少ないビット構成の
ＬＦＳＲで非常に長い周期ｌを持つ疑ｌ似乱数を生成す
ることができる。
セレクタ付排他的論理和回路Ｅｌ’〜Ｅ７’の出力の切
換が行なわれ、疑似乱数の発生パターンがその都度変更
される。そのため、上記実施例は、少ないビット構成の
ＬＦＳＲで非常に長い周期ｌを持つ疑ｌ似乱数を生成す
ることができる。
なお、上記実施例では、疑似乱数発生回路を１チツプ上
に構成することによって回路の汎用性を増すようにして
いるが、この発明は１チツプ上に構成する場合に限定さ
れるものではなく、個別の回路を接続することによって
構成されてもよいことはもちろんである。
に構成することによって回路の汎用性を増すようにして
いるが、この発明は１チツプ上に構成する場合に限定さ
れるものではなく、個別の回路を接続することによって
構成されてもよいことはもちろんである。
［発明の効果］
以上のように、この発明によれば、各記憶回路に初期設
定されたデータ系列と各記憶回路から得られる疑似乱数
とが一致するごとに、各記憶回路からフィードバックさ
れるデータ系列の排他的論理和をとる位置を切換えるよ
うにしたので、少ないビット構成のＬＦＳＲで非常に長
い周期を有する疑似乱数を発生することができる。
定されたデータ系列と各記憶回路から得られる疑似乱数
とが一致するごとに、各記憶回路からフィードバックさ
れるデータ系列の排他的論理和をとる位置を切換えるよ
うにしたので、少ないビット構成のＬＦＳＲで非常に長
い周期を有する疑似乱数を発生することができる。
第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２Ａ図はセレクタ付排他的論理和回路Ｅｌ’の回路構
成の一例を示す図である。 第２Ｂ図は第２Ａ図に示す回路の入力信号と出力信号と
の論理関係を示した図である。 第３図は疑へ乱数比較回路１００の回＋６ｎ成の一例を
示す図である。 第４図はセレクタ切換回路２００の回路構成の一例を示
す図である。 第５図は第１図に示す実施例で生成される疑似乱数の出
力結果の一例を示す図である。 第６図は従来の疑似乱数発生回路の一例を示す概略ブロ
ック図である。 図において、Ｆ１〜Ｆ８はフリップフロップ回路、８１
〜ａ８は疑似乱数、ｂ１〜ｂ８はデータ系列の初期値、
Ｅｌ’〜Ｅ７’ はセレクタ付排他的論理和回路、８１
〜Ｓ７は切換信号、１００は疑似乱数比較回路、２００
はセレクタ切換回路、８は排他的論理和回路、９はセレ
クタ、１０〜１７は排他的論理和回路、１８は８人力Ｎ
ＯＲゲート、２ｏ〜２７．３０〜３７．４０〜４７はラ
ッチ回路を示す。
る。 第２Ａ図はセレクタ付排他的論理和回路Ｅｌ’の回路構
成の一例を示す図である。 第２Ｂ図は第２Ａ図に示す回路の入力信号と出力信号と
の論理関係を示した図である。 第３図は疑へ乱数比較回路１００の回＋６ｎ成の一例を
示す図である。 第４図はセレクタ切換回路２００の回路構成の一例を示
す図である。 第５図は第１図に示す実施例で生成される疑似乱数の出
力結果の一例を示す図である。 第６図は従来の疑似乱数発生回路の一例を示す概略ブロ
ック図である。 図において、Ｆ１〜Ｆ８はフリップフロップ回路、８１
〜ａ８は疑似乱数、ｂ１〜ｂ８はデータ系列の初期値、
Ｅｌ’〜Ｅ７’ はセレクタ付排他的論理和回路、８１
〜Ｓ７は切換信号、１００は疑似乱数比較回路、２００
はセレクタ切換回路、８は排他的論理和回路、９はセレ
クタ、１０〜１７は排他的論理和回路、１８は８人力Ｎ
ＯＲゲート、２ｏ〜２７．３０〜３７．４０〜４７はラ
ッチ回路を示す。
Claims (1)
- 【特許請求の範囲】 周期性を有する疑似乱数を発生するための疑似乱数発生
回路であつて、 複数個の記憶回路が直列接続されてなり、かつクロック
信号によつて１ビットごとにデータ系列をシフトさせる
とともに、各記憶回路から疑似乱数を発生する記憶回路
群、 前記記憶回路群の出力端と入力端との間に直列態様に介
挿された複数個の排他的論理和回路を含み、かつ各排他
的論理和回路には特定の前記記憶回路の出力がフィード
バックされている排他的論理和回路群、 前記排他的論理和回路のそれぞれに関連して設けられ、
当該排他的論理和回路の出力と前段の回路からの入力と
のいずれか一方を選択して次段の回路に出力するセレク
タ、 前記各記憶回路に初期設定されたデータ系列と前記各記
憶回路から得られる疑似乱数とを比較し、一致したら一
致信号を出力する疑似乱数比較回路、および 前記一致信号が入力すると、一致した疑似乱数の１クロ
ック前の疑似乱数によつて前記各セレクタを切換える切
換信号を出力するセレクタ切換回路を備える、疑似乱数
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213104A JPS6367628A (ja) | 1986-09-09 | 1986-09-09 | 疑似乱数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213104A JPS6367628A (ja) | 1986-09-09 | 1986-09-09 | 疑似乱数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367628A true JPS6367628A (ja) | 1988-03-26 |
Family
ID=16633641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213104A Pending JPS6367628A (ja) | 1986-09-09 | 1986-09-09 | 疑似乱数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394755B2 (en) | 2003-09-22 | 2008-07-01 | Fujitsu Limited | Semi-fixed circuit |
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
-
1986
- 1986-09-09 JP JP61213104A patent/JPS6367628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394755B2 (en) | 2003-09-22 | 2008-07-01 | Fujitsu Limited | Semi-fixed circuit |
| US7680282B2 (en) | 2004-05-27 | 2010-03-16 | Fujitsu Limited | Signal processing circuit |
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