JP4414712B2 - Manufacturing method of electronic device - Google Patents
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Description
本発明は、電子装置とその製造方法に係り、特にＬＳＩチップ等の電子部品を内蔵した電子装置と、このような電子装置を製造するための製造方法に関する。 The present invention relates to an electronic device and a method for manufacturing the same, and more particularly, to an electronic device incorporating an electronic component such as an LSI chip and a manufacturing method for manufacturing such an electronic device.
従来の多層配線基板は、例えば、サブトラクティブ法等で作製した低密度配線を有する両面基板をコア基板とし、このコア基板の両面にビルドアップ法により高密度配線を形成して作製されたものである。また、最近では、ＬＳＩチップ等を多層配線基板上に直接実装するベアチップ実装法が提案されている。ベアチップ実装法では、予め多層配線基板上に形成された配線の接続パッド部に、ボンディング・ワイヤ、ハンダや金属球等からなるバンプ、異方性導電膜、導電性接着剤、光収縮性樹脂等の接続手段を用いて半導体チップが実装される。そして、作製する半導体装置にキャパシターやインダクター等のＬＣＲ回路部品が必要な場合は、半導体チップと同様に、多層配線基板に外付けで実装されている。 A conventional multilayer wiring board is produced by, for example, using a double-sided board having low-density wiring produced by a subtractive method or the like as a core board, and forming high-density wiring on both sides of the core board by a build-up method. is there. Recently, a bare chip mounting method in which an LSI chip or the like is directly mounted on a multilayer wiring board has been proposed. In the bare chip mounting method, bonding pads, wiring bumps made of solder, metal balls, etc., anisotropic conductive films, conductive adhesives, light-shrinkable resins, etc. are formed in advance on wiring connection pads formed on a multilayer wiring board. A semiconductor chip is mounted using the connecting means. When a semiconductor device to be manufactured requires an LCR circuit component such as a capacitor or an inductor, it is externally mounted on a multilayer wiring board, like a semiconductor chip.
しかし、多層配線基板上に形成された配線の接続パッド部は、半導体チップ等の電子部品の実装部位とは別の部位に設けられるため、多層配線基板の面方向の広がりが必要であった。このため、電子装置の小型化には限界があり、実装される電子部品の数が増えるにしたがって、電子装置の小型化は更に困難となる傾向にあった。
これに対応するために、半導体チップを実装した薄い基板と、上下導通ビアを備えた穴明きの枠基板を、それぞれ複数個作製しておき、電子装置の作製時に、この実装基板と枠基板とを１つのモジュールとして一括で積層する方法が開示されている（特許文献１、特許文献２）。この方法では、複数のモジュールを積層しても、電子装置の面方向の広がりは必要がないため、電子装置の小型化が可能であった。
In order to cope with this, a plurality of thin substrates on which semiconductor chips are mounted and a perforated frame substrate having vertical conduction vias are prepared, and when mounting an electronic device, the mounting substrate and the frame substrate are prepared. Have been disclosed as a single module (Patent Document 1, Patent Document 2). In this method, even if a plurality of modules are stacked, it is not necessary to expand the surface direction of the electronic device, so that the electronic device can be reduced in size.
しかしながら、上述のようなモジュールを積層した電子装置では、モジュールを構成する上下導通ビアと、その下層に位置する配線層との接続に、異方性導電膜、導電性接着剤、導電性ペースト等の接続手段が使用されるが、耐久性、特に熱サイクルにおける良好な耐久性を得るためには、接続手段の選択の幅が狭くなるという問題があった。また、微細なピッチでの層間の接続に限界があるという問題もあった。
本発明は、上記のような実情に鑑みてなされたものであり、電子部品を内蔵しながらも小型化が可能であり高密度で信頼性の高い多層構造の電子装置と、このような電子装置を簡便に製造するための製造方法を提供することを目的とする。
However, in an electronic device in which the above-described modules are stacked, an anisotropic conductive film, a conductive adhesive, a conductive paste, etc. are used for connection between the vertical conduction vias constituting the module and the wiring layer located below the conductive vias. However, in order to obtain durability, particularly good durability in the heat cycle, there is a problem that the selection range of the connection means is narrowed. There is also a problem that there is a limit to the connection between layers at a fine pitch.
The present invention has been made in view of the above circumstances, and has a high-density, highly reliable multilayer electronic device that can be miniaturized while incorporating electronic components, and such an electronic device. It aims at providing the manufacturing method for manufacturing simply.
本発明は、コア基板上に配線層と電気絶縁層を積層して備え、電気絶縁層に設けた上下導通ビアにて各配線層の所望の導通がなされるとともに、電子部品を内蔵した電子装置の製造方法において、電子部品を内蔵したコア基板上に電気絶縁層を介して形成された配線層上に、上下導通ビア用の導電性柱状凸部を形成し、電子部品を載置する工程と、前記電子部品を内蔵し、かつ、前記導電性柱状凸部の頂部および前記電子部品の端子部が露出するように絶縁樹脂層を形成することにより、絶縁樹脂層内に電子部品を内蔵し、かつ、該絶縁樹脂層に上下導通ビアを有する電子部品内蔵層を形成する工程と、該電子部品内蔵層上に更に電気絶縁層を介して配線層を形成する工程と、を有するような構成とした。 The present invention provides an electronic device including a wiring layer and an electrical insulating layer stacked on a core substrate, each wiring layer having desired electrical conduction through vertical conduction vias provided in the electrical insulating layer, and an electronic component built in In the manufacturing method, a step of forming an electronic component by forming conductive columnar protrusions for vertical conductive vias on a wiring layer formed via an electrical insulating layer on a core substrate containing the electronic component; Incorporating the electronic component, and forming the insulating resin layer so that the top of the conductive columnar convex portion and the terminal portion of the electronic component are exposed, the electronic component is embedded in the insulating resin layer, And a step of forming an electronic component built-in layer having vertical conduction vias in the insulating resin layer, and a step of forming a wiring layer on the electronic component built-in layer via an electric insulating layer. did.
また、本発明は、外部端子配線層上に配線層と電気絶縁層を積層して備え、電気絶縁層に設けた上下導通ビアにて各配線層および前記外部端子配線層の所望の導通がなされるとともに、電子部品を内蔵した電子装置の製造方法において、ベース基材に設けた金属導電層上、あるいは、該金属導電層上に電気絶縁層を介して形成された配線層上に、上下導通ビア用の導電性柱状凸部を形成し、電子部品を載置する工程と、前記電子部品を内蔵し、かつ、前記導電性柱状凸部の頂部および前記電子部品の端子部が露出するように絶縁樹脂層を形成することにより、絶縁樹脂層内に電子部品を内蔵し、かつ、該絶縁樹脂層に上下導通ビアを有する電子部品内蔵層を形成する工程と、該電子部品内蔵層上に更に電気絶縁層を介して配線層を形成する工程と、電子部品内蔵層を形成する前記工程と、電気絶縁層を介して配線層を形成する前記工程とを繰り返して、前記配線層と前記電気絶縁層とが介在するように電子部品内蔵層を合計で２層以上積層する工程と、前記ベース基材を除去して前記金属導電層を露出させ、その後、前記金属導電層をパターンエッチングして外部端子配線を形成する工程と、を有するような構成とした。 The present invention also includes a wiring layer and an electrical insulating layer laminated on the external terminal wiring layer, and each wiring layer and the external terminal wiring layer are electrically connected by vertical conduction vias provided in the electrical insulating layer. In addition, in a method of manufacturing an electronic device incorporating an electronic component, vertical conduction is performed on a metal conductive layer provided on a base substrate or on a wiring layer formed on the metal conductive layer via an electrical insulating layer. Forming conductive columnar convex portions for vias and placing electronic components, incorporating the electronic components, and exposing the top portions of the conductive columnar convex portions and the terminal portions of the electronic components Forming an electronic component in the insulating resin layer by forming the insulating resin layer and forming an electronic component built-in layer having a vertical conductive via in the insulating resin layer; and further on the electronic component built-in layer Work to form a wiring layer through an electrical insulation layer When, with the step of forming the electronic component built layer by repeating said step of forming a wiring layer through an electrical insulating layer, the electronic component-embedded layer as the wiring layer and the electrically insulating layer is interposed A step of laminating two or more layers in total, and a step of removing the base substrate to expose the metal conductive layer and then pattern-etching the metal conductive layer to form an external terminal wiring. The configuration.
本発明の他の態様として、前記ベース基材は、ＸＹ方向の熱膨張係数が２〜２０ｐｐｍの範囲内であるような構成とした。
本発明の他の態様として、前記ベース基材は、シリコン、ガラス、４２合金のいずれかであるような構成とした。
本発明の他の態様として、前記金属導電層は、銅であるような構成とした。
本発明の他の態様として、前記電子部品の厚みは、前記導電性柱状凸部の高さよりも小さいような構成とした。
As another aspect of the present invention, the base substrate has a thermal expansion coefficient in the XY direction within a range of 2 to 20 ppm.
As another aspect of the present invention, the base substrate is configured to be any one of silicon, glass, and 42 alloy.
As another aspect of the present invention, the metal conductive layer is configured to be copper.
As another aspect of the present invention, the thickness of the electronic component is configured to be smaller than the height of the conductive columnar convex portion.
本発明の電子装置は、従来の外付けで電子部品を実装する場合に比べて、電子装置の小型化が可能となる。また、別体のモジュールを、異方性導電膜、導電性接着剤、導電性ペースト等の接続手段を用いて所定の位置に積層して作製された従来の電子装置と異なり、微細なピッチでの接続が可能であるとともに、耐熱性が高く信頼性に優れるという効果が奏される。
本発明の電子装置の製造方法では、電子装置を構成する電気絶縁層や配線層の形成時に、上下導通ビアを備えた絶縁樹脂層を電子部品を内蔵するようにして形成することにより電子部品内蔵層を積層するので、別体のモジュールを接合して積層する方法に比べて、各層の導通を確実に行うことができ、また、耐熱性の高い接続手段を選択して使用する必要がなく、高密度で信頼性の高い電子装置が得られるという効果が奏される。
According to the electronic device of the present invention, the electronic device can be reduced in size as compared with the case where an electronic component is mounted externally. Also, unlike conventional electronic devices that are manufactured by laminating separate modules at predetermined positions using connecting means such as anisotropic conductive films, conductive adhesives, conductive pastes, etc., at a fine pitch Can be connected, and the effects of high heat resistance and excellent reliability are exhibited.
In the method of manufacturing an electronic device according to the present invention, an electronic component is embedded by forming an insulating resin layer having a vertical conduction via when the electrical insulating layer and wiring layer constituting the electronic device are formed. Since the layers are stacked, the conduction of each layer can be reliably performed as compared to the method of bonding and stacking separate modules, and there is no need to select and use connection means with high heat resistance, There is an effect that an electronic device with high density and high reliability can be obtained.
以下、本発明の実施の形態について図面を参照して説明する。
電子装置
［電子装置の第１の実施形態］
図１は、本発明の電子装置の一実施形態を示す部分縦断面図である。図１において、本発明の電子装置１は、コア基板２と、このコア基板２の一方の面２ａ上に形成された配線層、電気絶縁層、および、電子部品内蔵層とを備えている。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Electronic Device [First Embodiment of Electronic Device]
FIG. 1 is a partial longitudinal sectional view showing an embodiment of an electronic device of the present invention. In FIG. 1, an electronic device 1 according to the present invention includes a
電子装置１を構成するコア基板２は、コア材２′に複数のスルーホール２ｃが形成されたものであり、各スルーホール２ｃには導電材料４が充填され、この導電材料４によりスルーホール２ｃを介した表面２ａと裏面２ｂの導通がなされている。スルーホール２ｃは内径が略同一であるストレート形状、一端の開口径が他端の開口径よりも大きいテーパー形状、中央部の内径が両端の開口径と異なる形状等、いずれであってもよい。図示例では、コア基板２の表面２ａ側のスルーホール４の開口径が、反対側（コア基板２の裏面２ｂ側）の開口径よりも大きく、スルーホール２ｃはテーパーを有する形状となっている。
The
電子装置１を構成するコア基板２の表面２ａ上には、電子部品内蔵層５Ａが形成されている。この電子部品内蔵層５Ａは、絶縁樹脂層６と、この絶縁樹脂層６に内蔵された電子部品８と、上下導通ビア７を有している。上下導通ビア７は、それぞれ対応する所定のスルーホール２ｃの導電材料４に接続されている。電子部品内蔵層５Ａは、コア基板２の表面２ａ上に電子部品８を載置し、この電子部品８を内蔵するようにコア基板２上に上下導通ビア７を備えた絶縁樹脂層６を直接形成することにより設けた層である。尚、電子部品８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品８を内蔵してもよい。
上記の電子部品内蔵層５Ａの上には、１層目の電気絶縁層９ａを介し上下導通ビア７ａにて電子部品内蔵層５Ａの上下導通ビア７や電子部品８の端子部８ａに接続されるように形成された１層目の配線層１０ａと、この１層目の配線層１０ａ上に２層目の電気絶縁層９ｂを介し上下導通ビア７ｂにて所定の１層目配線層１０ａに接続されるように形成された２層目の配線層１０ｂとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the
On the electronic component built-in
上記の配線層１０ｂ上には、電子部品内蔵層５Ｂが形成されている。この電子部品内蔵層５Ｂも、電子部品内蔵層５Ａと同様に、絶縁樹脂層６と、この絶縁樹脂層６に内蔵された電子部品８と、上下導通ビア７を有している。上下導通ビア７は、それぞれ所定の２層目の配線層１０ｂに接続されている。電子部品内蔵層５Ｂは、２層目の配線層１０ｂ上に電子部品８を載置し、この電子部品８を内蔵するように配線層１０ｂ上に上下導通ビア７を備えた絶縁樹脂層６を直接形成することにより設けた層である。この電子部品８は、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品８を内蔵してもよく、電子部品内蔵層５Ａに内蔵される電子部品８と別種のものであってもよい。
An electronic component built-in
上記の電子部品内蔵層５Ｂの上には、さらに、３層目の電気絶縁層９ｃを介し上下導通ビア７ｃにて電子部品内蔵層５Ｂの上下導通ビア７や電子部品８の端子部８ａに接続されるように形成された３層目の配線層１０ｃと、この３層目の配線層１０ｃ上に４層目の電気絶縁層９ｄを介し上下導通ビア７ｄにて所定の３層目配線層１０ｃに接続されるように形成された４層目の配線層１０ｄとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the electronic component built-in
上述のような本発明の電子装置１では、電子部品内蔵層５Ａ，５Ｂを積層して備えるので、外付けで電子部品を実装する場合に比べて、電子装置の小型化が可能となる。また、電子部品内蔵層５Ａ，５Ｂは、予め別体で作製したものを積層するのではなく、コア基板２上や配線層１０ｂ上に直接形成したものであり、層間に異方性導電膜、導電性接着剤、導電性ペースト等の接続手段が存在しないので、耐熱性が高く信頼性に優れたものである。
本発明では、コア基板２のＸＹ方向（コア基板２の表面２ａ（あるいは裏面２ｂ）に平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内であることが望ましい。このようなコア基板２は、例えば、シリコン、セラミック、ガラス、ガラス−エポキシ複合材料等のコア材２′を用いて作製することができる。また、コア基板２の各スルーホール２ｃに充填された導電材料４としては、例えば、銅粒子、銀粒子等の導電性粒子を含有した公知の導電性ペーストを用いることができる。尚、スルーホール２ｃの内壁面、コア材２′の表面に、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜を形成してもよい。
尚、本発明では、熱膨張係数はＴＭＡ（サーマルメカニカルアナリシス）により測定するものである。
In the electronic device 1 of the present invention as described above, since the electronic component built-in
In the present invention, the thermal expansion coefficient of the
In the present invention, the thermal expansion coefficient is measured by TMA (thermal mechanical analysis).
電子部品内蔵層５Ａ，５Ｂを構成する絶縁樹脂層６の材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機材料とガラス繊維等とを組み合わせたもの等とすることができる。電子部品内蔵層５Ａ，５Ｂを構成する上下導通ビア７の材質、上下導通ビア７ａ，７ｂ，７ｃ，７ｄの材質、配線層１０ａ，１０ｂ，１０ｃ，１０ｄの材質は、銅、銀、金、クロム、アルミニウム等の導電材料とすることができる。また、電気絶縁層９ａ，９ｂ，９ｃ，９ｄの材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の有機絶縁性材料、これらの有機材料とガラス繊維等を組み合わせたもの等の絶縁材料とすることができる。
The material of the insulating
上述の実施形態では、コア基板２の各スルーホール２ｃに導電材料４が充填されて表面２ａと裏面２ｂの導通がなされているが、例えば、スルーホール２ｃの内壁に絶縁層と導電薄膜を積層して形成することにより表面２ａと裏面２ｂの導通をとってもよい。この場合、絶縁層は二酸化珪素、窒化珪素等の電気絶縁膜とすることができ、導電薄膜は銅、クロム、チタン、窒化チタン、ニッケル等の下地導電薄膜と、下地導電薄膜上に積層された銅、銀、金、ニッケル等の導電材料からなる薄膜とすることができる。尚、このような構成で表面２ａと裏面２ｂの導通をとった場合、スルーホール４内には、導電性ペースト、絶縁性ペースト等の任意の充填材料を充填することができる。
また、上述の実施形態では、コア基板２の一方の面２ａに配線層、電気絶縁層、および、電子部品内蔵層が形成されているが、本発明ではコア基板の両面に配線層、電気絶縁層、および、電子部品内蔵層が形成されたものであってもよい。
In the above-described embodiment, each through
In the above-described embodiment, the wiring layer, the electrical insulating layer, and the electronic component built-in layer are formed on one
［電子装置の第２の実施形態］
図２は、本発明の電子装置の他の実施形態を示す部分縦断面図である。図２において、本発明の電子装置１１は、コア基板１２と、このコア基板１２の一方の面１２ａ上に形成された配線層、電気絶縁層、および、電子部品内蔵層とを備えている。
電子装置１１を構成するコア基板１２は、コア材１２′に複数のスルーホール１２ｃが形成されたものであり、各スルーホール１２ｃには導電材料１４が充填され、この導電材料１４によりスルーホール１２ｃを介した表面１２ａと裏面１２ｂの導通がなされている。スルーホール１２ｃは、図示例では、テーパーを有する形状となっている。また、コア基板１２は、表面１２ａ側に電子部品１８を内蔵している。電子部品１８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品１８を内蔵してもよい。
[Second Embodiment of Electronic Device]
FIG. 2 is a partial longitudinal sectional view showing another embodiment of the electronic device of the present invention. 2, the
The
電子装置１１を構成するコア基板１２の表面１２ａ上には、１層目の電気絶縁層１９ａを介し上下導通ビア１７ａにてコア基板１２の導電材料１４や電子部品１８の端子部１８ａに接続されるように形成された１層目の配線層２０ａと、この１層目の配線層２０ａ上に２層目の電気絶縁層１９ｂを介し上下導通ビア１７ｂにて所定の１層目配線層２０ａに接続されるように形成された２層目の配線層２０ｂとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the
上記の２層目の配線層２０ｂ上には、電子部品内蔵層１５Ａが形成されている。この電子部品内蔵層１５Ａは、絶縁樹脂層１６と、この絶縁樹脂層１６に内蔵された電子部品１８と、上下導通ビア１７を有している。上下導通ビア１７は、それぞれ所定の２層目の配線層２０ｂに接続されている。このような電子部品内蔵層１５Ａは、２層目の配線層２０ｂ上に電子部品１８を載置し、この電子部品１８を内蔵するように配線層２０ｂ上に上下導通ビア１７を備えた絶縁樹脂層１６を直接形成することにより設けた層である。尚、電子部品１８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品１８を内蔵してもよく、コア基板１２に内蔵される電子部品１８と別種のものであってもよい。
An electronic component built-in
上記の電子部品内蔵層１５Ａの上には、３層目の電気絶縁層１９ｃを介し上下導通ビア１７ｃにて電子部品内蔵層１５Ａの上下導通ビア１７や電子部品１８の端子部１８ａに接続されるように形成された３層目の配線層２０ｃと、この３層目の配線層２０ｃ上に４層目の電気絶縁層１９ｄを介し上下導通ビア１７ｄにて所定の３層目配線層２０ｃに接続されるように形成された４層目の配線層２０ｄとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the electronic component built-in
上記の４層目の配線層２０ｄ上には、電子部品内蔵層１５Ｂが形成されている。この電子部品内蔵層１５Ｂも、電子部品内蔵層１５Ａと同様に、絶縁樹脂層１６と、この絶縁樹脂層１６に内蔵された電子部品１８と、上下導通ビア１７を有している。上下導通ビア１７は、それぞれ所定の４層目の配線層２０ｄに接続されている。このような電子部品内蔵層１５Ｂは、４層目の配線層２０ｄ上に電子部品１８を載置し、この電子部品１８を内蔵するように配線層２０ｂ上に上下導通ビア１７を備えた絶縁樹脂層１６を直接形成することにより設けた層である。尚、電子部品１８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品１８を内蔵してもよく、コア基板１２に内蔵される電子部品１８、電子部品内蔵層１５Ａに内蔵される電子部品１８と別種のものであってもよい。
An electronic component built-in
上記の電子部品内蔵層１５Ｂの上には、さらに、５層目の電気絶縁層１９ｅを介し上下導通ビア１７ｅにて電子部品内蔵層１５Ｂの上下導通ビア１７や電子部品１８の端子部１８ａに接続されるように形成された５層目の配線層２０ｅと、この５層目の配線層２０ｅ上に６層目の電気絶縁層１９ｆを介し上下導通ビア１７ｆにて所定の５層目配線層２０ｅに接続されるように形成された６層目の配線層２０ｆとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
上述のような本発明の電子装置１１では、コア基板１２が電子部品１８を内蔵し、さらに、電子部品内蔵層１５Ａ，１５Ｂを積層して備えるので、外付けで電子部品を実装する場合に比べて、電子装置の小型化が可能となる。また、電子部品内蔵層１５Ａ，１５Ｂは、予め別体で作製したものを積層するのではなく、配線層２０ｂ、２０ｄ上に直接形成したものであり、層間に異方性導電膜、導電性接着剤、導電性ペースト等の接続手段が存在しないので、耐熱性が高く信頼性に優れたものである。
On the electronic component built-in
In the
上記の電子装置１１を構成するコア基板１２は、上述のコア基板２と同様の材料を使用して形成することができる。また、電子部品１８の内蔵は、コア基板１２にドリルによるザグリ加工やサンドブラスト加工等により凹部を形成し、この凹部に電子部品を嵌着することができる。
電子部品内蔵層１５Ａ，１５Ｂを構成する絶縁樹脂層１６の材質は、上述の第１の実施形態の電子部品内蔵層５Ａ，５Ｂを構成する絶縁樹脂層６と同様とすることができる。また、電子部品内蔵層１５Ａ，１５Ｂを構成する上下導通ビア１７の材質、上下導通ビア１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆの材質、配線層２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆの材質は、上述の第１の実施形態の上下導通ビア、配線層と同様とすることができる。また、電気絶縁層１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆの材質は、上述の第１の実施形態の電気絶縁層と同様とすることができる。
The
The material of the insulating
尚、コア基板１２の両面に配線層、電気絶縁層、および、電子部品内蔵層が形成されたものであってもよい。
また、上述の実施形態では、コア基板１２の一方の面１２ａに配線層、電気絶縁層、および、電子部品内蔵層が形成されているが、本発明ではコア基板の両面に配線層、電気絶縁層、および、電子部品内蔵層が形成されたものであってもよい。また、電子部品１８もコア基板１２の両面に内蔵されるものであってよい。
Note that a wiring layer, an electrical insulating layer, and an electronic component built-in layer may be formed on both surfaces of the
In the above-described embodiment, the wiring layer, the electrical insulating layer, and the electronic component built-in layer are formed on one
［電子装置の第３の実施形態］
図３は、本発明の電子装置の他の実施形態を示す部分縦断面図である。図３において、本発明の電子装置２１は、配線層、電気絶縁層および電子部品内蔵層の積層体と、外部端子配線層とを備えている。
[Third Embodiment of Electronic Device]
FIG. 3 is a partial longitudinal sectional view showing another embodiment of the electronic device of the present invention. In FIG. 3, an
電子装置２１では、外部端子配線層２３上に電子部品内蔵層２５Ａが形成されている。この電子部品内蔵層２５Ａは、絶縁樹脂層２６と、この絶縁樹脂層２６に内蔵された電子部品２８と、上下導通ビア２７を有している。上下導通ビア２７は、それぞれ対応する所定の外部端子配線層２３に接続されている。このような電子部品内蔵層２５Ａは、外部端子配線層２３上に電子部品２８を載置し、この電子部品２８を内蔵するように外部端子配線層２３上に上下導通ビア２７を備えた絶縁樹脂層２６を直接形成することにより設けた層である。尚、上記の「外部端子配線層２３上」とは、「外部端子配線層２３とするための金属導電層上」を含む概念である。また、電子部品２８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品２８を内蔵してもよい。
In the
上記の電子部品内蔵層２５Ａの上には、１層目の電気絶縁層２９ａを介し上下導通ビア２７ａにて電子部品内蔵層２５Ａの上下導通ビア７や電子部品２８の端子部２８ａに接続されるように形成された１層目の配線層３０ａと、この１層目の配線層３０ａ上に２層目の電気絶縁層２９ｂを介し上下導通ビア２７ｂにて所定の１層目配線層３０ａに接続されるように形成された２層目の配線層３０ｂとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the electronic component built-in
上記の配線層３０ｂ上には、電子部品内蔵層２５Ｂが形成されている。この電子部品内蔵層２５Ｂも、電子部品内蔵層２５Ａと同様に、絶縁樹脂層２６と、この絶縁樹脂層２６に内蔵された電子部品２８と、上下導通ビア２７を有している。上下導通ビア２７は、それぞれ所定の２層目の配線層３０ｂに接続されている。このような電子部品内蔵層２５Ｂは、２層目の配線層３０ｂ上に電子部品２８を載置し、この電子部品２８を内蔵するように配線層３０ｂ上に上下導通ビア２７を備えた絶縁樹脂層２６を直接形成することにより設けた層である。尚、電子部品２８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品２８を内蔵してもよく、電子部品内蔵層２５Ａに内蔵される電子部品２８と別種のものであってもよい。
An electronic component built-in
上記の電子部品内蔵層２５Ｂの上には、さらに、３層目の電気絶縁層２９ｃを介し上下導通ビア２７ｃにて電子部品内蔵層２５Ｂの上下導通ビア２７や電子部品２８の端子部２８ａに接続されるように形成された３層目の配線層３０ｃと、この３層目の配線層３０ｃ上に４層目の電気絶縁層２９ｄを介し上下導通ビア２７ｄにて所定の３層目配線層３０ｃに接続されるように形成された４層目の配線層３０ｄとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
このような本発明の電子装置２１は、コア基板を備えていないため薄型化が可能であり、厚みを２５〜１００μｍの範囲とすることができる。また、電子部品内蔵層２５Ａ，２５Ｂを積層して備えるので、外付けで電子部品を実装する場合に比べて、電子装置の小型化が可能となる。さらに、電子部品内蔵層２５Ａ，２５Ｂは、予め別体で作製したものを積層するのではなく、外部端子配線層２３上や配線層３０ｂ上に直接形成したものであり、層間に異方性導電膜、導電性接着剤、導電性ペースト等の接続手段が存在しないので、耐熱性が高く信頼性に優れたものである。
On the above-described electronic component built-in
Since the
電子部品内蔵層２５Ａ，２５Ｂを構成する絶縁樹脂層２６の材質は、上述の第１の実施形態の電子部品内蔵層５Ａ，５Ｂを構成する絶縁樹脂層６と同様とすることができる。また、電子部品内蔵層２５Ａ，２５Ｂを構成する上下導通ビア２７の材質、上下導通ビア２７ａ，２７ｂ，２７ｃ，２７ｄの材質、配線層３０ａ，３０ｂ，３０ｃ，３０ｄの材質は、上述の第１、第２の実施形態の上下導通ビア、配線層と同様とすることができる。また、電気絶縁層２９ａ，２９ｂ，２９ｃ，２９ｄの材質は、上述の第１、第２の実施形態の電気絶縁層と同様とすることができる。
また、外部端子配線２３は、銅、ニッケル、金等の導電材料を用いて形成することができる。
本発明の電子装置は、上述の実施形態に示されるものに限定されるものではなく、形成する配線層、電気絶縁層、および、電子部品内蔵層の積層数には制限はない。
The material of the insulating
In addition, the external
The electronic device of the present invention is not limited to that shown in the above-described embodiment, and there is no limit to the number of stacked wiring layers, electrical insulating layers, and electronic component built-in layers to be formed.
［電子装置の第４の実施形態］
図４は、本発明の電子装置の他の実施形態を示す部分縦断面図である。図４において、本発明の電子装置３１は、配線層、電気絶縁層および電子部品内蔵層の積層体と、外部端子配線層とを備えている。
電子装置３１では、外部端子配線層３３上に１層目の電気絶縁層３９ａを介し上下導通ビア３７ａにて外部端子配線層３３に接続されるように形成された１層目の配線層４０ａと、この１層目の配線層４０ａ上に２層目の電気絶縁層３９ｂを介し上下導通ビア３７ｂにて所定の１層目配線層４０ａに接続されるように形成された２層目の配線層４０ｂとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
[Fourth Embodiment of Electronic Device]
FIG. 4 is a partial longitudinal sectional view showing another embodiment of the electronic device of the present invention. In FIG. 4, an
In the
上記の２層目の配線層４０ｂ上には、電子部品内蔵層３５Ａが形成されている。この電子部品内蔵層３５Ａは、絶縁樹脂層３６と、この絶縁樹脂層３６に内蔵された電子部品３８と、上下導通ビア３７を有している。上下導通ビア３７は、それぞれ所定の２層目の配線層４０ｂに接続されている。このような電子部品内蔵層３５Ａは、２層目の配線層４０ｂ上に電子部品３８を載置し、この電子部品３８を内蔵するように配線層４０ｂ上に上下導通ビア３７を備えた絶縁樹脂層３６を直接形成することにより設けた層である。尚、電子部品３８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品３８を内蔵してもよい。
An electronic component built-in
上記の電子部品内蔵層３５Ａの上には、３層目の電気絶縁層３９ｃを介し上下導通ビア３７ｃにて電子部品内蔵層３５Ａの上下導通ビア３７や電子部品３８の端子部３８ａに接続されるように形成された３層目の配線層４０ｃと、この３層目の配線層４０ｃ上に４層目の電気絶縁層３９ｄを介し上下導通ビア３７ｄにて所定の３層目配線層４０ｃに接続されるように形成された４層目の配線層４０ｄとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
On the electronic component built-in
上記の４層目の配線層４０ｄ上には、電子部品内蔵層３５Ｂが形成されている。この電子部品内蔵層３５Ｂも、電子部品内蔵層３５Ａと同様に、絶縁樹脂層３６と、この絶縁樹脂層３６に内蔵された電子部品３８と、上下導通ビア３７を有している。上下導通ビア３７は、それぞれ所定の４層目の配線層４０ｄに接続されている。電子部品内蔵層３５Ｂは、４層目の配線層４０ｄ上に電子部品３８を載置し、この電子部品３８を内蔵するように配線層４０ｄ上に上下導通ビア３７を備えた絶縁樹脂層３６を直接形成することにより設けた層である。尚、電子部品３８としては、ＬＳＩチップ、ＩＣチップ、ＬＣＲ電子部品、センサ部品のいずれか１種または２種以上とすることができ、また、複数個の電子部品３８を内蔵してもよく、電子部品内蔵層３５Ａに内蔵される電子部品３８と別種のものであってもよい。
An electronic component built-in
上記の電子部品内蔵層３５Ｂの上には、さらに、５層目の電気絶縁層３９ｅを介し上下導通ビア３７ｅにて電子部品内蔵層３５Ｂの上下導通ビア３７や電子部品３８の端子部３８ａに接続されるように形成された５層目の配線層４０ｅと、この５層目の配線層４０ｅ上に６層目の電気絶縁層３９ｆを介し上下導通ビア３７ｆにて所定の５層目配線層４０ｅに接続されるように形成された６層目の配線層４０ｆとが形成されている。尚、配線層は必要に応じて更に多層にしてもよい。
このような本発明の電子装置３１は、コア基板を備えていないため薄型化が可能であり、厚みを２５〜１００μｍの範囲とすることができる。また、電子部品内蔵層３５Ａ，３５Ｂを積層して備えるので、外付けで電子部品を実装する場合に比べて、電子装置の小型化が可能となる。さらに、電子部品内蔵層３５Ａ，３５Ｂは、予め別体で作製したものを積層するのではなく、配線層４０ｂや配線層４０ｄ上に直接形成したものであり、層間に異方性導電膜、導電性接着剤、導電性ペースト等の接続手段が存在しないので、耐熱性が高く信頼性に優れたものである。
On the electronic component built-in
Since the
電子部品内蔵層３５Ａ，３５Ｂを構成する絶縁樹脂層３６の材質は、上述の第１の実施形態の電子部品内蔵層５Ａ，５Ｂを構成する絶縁樹脂層６と同様とすることができる。また、電子部品内蔵層３５Ａ，３５Ｂを構成する上下導通ビア３７の材質、上下導通ビア３７ａ，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３７ｆの材質、配線層４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆの材質は、上述の第１〜第３の実施形態の上下導通ビア、配線層と同様とすることができる。また、電気絶縁層３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅ，３９ｆの材質は、上述の第１〜第３の実施形態の電気絶縁層と同様とすることができる。さらに、外部端子配線３３は、上述の第３の実施形態の外部端子配線２３と同様とすることができる。
The material of the insulating
本発明の電子装置は、上述の第１〜第４の実施形態に示されるものに限定されるものではなく、形成する配線層、電気絶縁層、および、電子部品内蔵層の積層数には制限はない。
また、上述の各実施形態では、電子部品内蔵層において、電子部品の厚みが、上下導通ビアの高さよりも小さいものであるが、電子部品の厚みが上下導通ビアの高さと同じであってもよい。
また、上述の本発明の電子装置は、最表面層の配線層を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
The electronic device of the present invention is not limited to those shown in the first to fourth embodiments described above, and the number of stacked wiring layers, electrical insulation layers, and electronic component built-in layers is limited. There is no.
In each of the embodiments described above, in the electronic component built-in layer, the thickness of the electronic component is smaller than the height of the vertical conduction via, but the thickness of the electronic component is the same as the height of the vertical conduction via. Good.
In the electronic device of the present invention described above, the outermost wiring layer may have a terminal pad for mounting a semiconductor chip. Furthermore, a solder layer may be provided on the surface of such a terminal pad.
電子装置の製造方法
次に、本発明の電子装置の製造方法を図面を参照しながら説明する。
［製造方法の第１の実施形態］
図５および図６は、本発明の電子装置の製造方法の一実施形態を図１に示される電子装置１を例として説明する工程図である。
Method of manufacturing an electronic device will be described below a method of manufacturing an electronic device of the present invention with reference to the drawings.
[First Embodiment of Manufacturing Method]
5 and 6 are process diagrams illustrating an embodiment of the method for manufacturing an electronic device according to the present invention, taking the electronic device 1 shown in FIG. 1 as an example.
本発明の電子装置の製造方法では、まず、コア基板２の一方の面２ａ側に、給電層５１を形成し、この給電層５１上にめっき用マスク５２を形成する（図５（Ａ））。給電層５１は、クロム、チタン等の導電性薄膜を真空成膜法等により形成することができる。また、めっき用マスク５２は、例えば、給電層５１上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより形成することができる。このめっき用マスク５２は、後述する導電性柱状凸部５７を形成する部位に開口部を有するものである。めっき用マスク５２の厚みは、導電性柱状凸部５７の高さを規定するものであり、例えば、内蔵するための電子部品８の厚みよりも導電性柱状凸部５７の高さを１０μｍ程度高いように設定することができ、３０〜４００μｍの範囲で適宜設定することができる。
In the method for manufacturing an electronic device according to the present invention, first, the
次に、めっき用マスク５２を介して電解めっきにより給電層５１上に金属材料を析出させ、その後、めっき用マスク５２を除去することにより、上下導通ビア用の導電性柱状凸部５７を形成する（図５（Ｂ））。この導電性柱状凸部５７はコア基板２の導電材料４上に位置している。このように電解めっきにより形成する導電性柱状凸部５７は、銅、銀、金、クロム、アルミニウム等の金属材料等でよく、後述する給電層５１の除去が可能なように、給電層５１の材料を考慮して選択することが好ましい。
次に、露出している給電層５１を除去し、コア基板２の一方の面２ａ上に電子部品８を載置する（図５（Ｃ））。給電層５１の除去は、導電性柱状凸部５７をマスクとしたウエットエッチング、ドライエッチング等により行うことができる。また、電子部品８の載置では、商品名エイブルボンド３２３０等の耐熱性の高い導電性または絶縁性接着剤によりコア基板２上に固着してもよい。
Next, a metal material is deposited on the
Next, the exposed
次いで、電子部品８と導電性柱状凸部５７を覆うように感光性の絶縁樹脂層６を形成し、この絶縁樹脂層６を、導電性柱状凸部５７の頂部が露出するように研磨する（図６（Ａ））。その後、絶縁樹脂層６を所定のパターンで露光、現像して、電子部品８の端子部８ａを露出させる（図６（Ｂ））。これにより、導電性柱状凸部５７は上下導通ビア７となり、電子部品内蔵層５Ａが形成される。
絶縁樹脂層６の形成は、感光性を有するエポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の電気絶縁性樹脂材料とガラス繊維等とを組み合わせたものを含有した塗布液を公知の塗布方法で塗布し、その後、紫外線照射、電子線照射等を用いて露光し現像することにより行うことができる。
Next, a photosensitive insulating
The insulating
次いで、上記の電子部品内蔵層５Ａを覆うように電気絶縁層９ａ，９ｂを介して各配線層１０ａ，１０ｂを形成し、配線層１０ｂ上に上述の図５（Ａ）から図６（Ｂ）と同様の操作により電子部品内蔵層５Ｂを形成し、さらに、この電子部品内蔵層５Ｂを覆うように電気絶縁層９ｃ，９ｄを介して各配線層１０ｃ，１０ｄを形成して、図１に示すような多層配線層１を作製する。
上下導通ビア７ａを有する電気絶縁層９ａと配線層１０ａの形成は、例えば、以下のように行うことができる。まず、電子部品内蔵層５Ａを覆うように感光性の電気絶縁層９ａを形成する。この電気絶縁層９ａを所定のマスクを介して露光し、現像することにより、電子部品内蔵層５Ａの上下導通ビア７と電子部品８の端子部８ａが露出するように小径の穴部を電気絶縁層９ａの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層９ａ上に真空成膜法により導電層を形成し、この導電層上にレジスト層を形成し、所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させて上下導通ビア７ａと配線層１０ａを形成し、レジストパターンと導電層を除去する。
Next, the wiring layers 10a and 10b are formed through the electric insulating
The formation of the electrical insulating
また、上下導通ビア７ａを有する電気絶縁層９ａと配線層１０ａの形成は、以下のように行うこともできる。すなわち、電子部品内蔵層５Ａを覆うように電気絶縁層９ａを形成し、炭酸ガスレーザー、ＵＶ−ＹＡＧレーザー等を用いて電子部品内蔵層５Ａの上下導通ビア７と電子部品８の端子部８ａが露出するように小径の穴部を電気絶縁層９ａの所定位置に形成する。そして、洗浄後、穴部内および電気絶縁層９ａに無電解めっきにより導電層を形成し、この導電層上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことによりレジストパターンを形成する。その後、このレジストパターンをマスクとして、上記の穴部を含む露出部に電解めっきにより導電材料を析出させて上下導通ビア７ａと配線層１０ａを形成し、レジストパターンと導電層を除去する。
The formation of the electrical insulating
導電材料としては、銅、銀、金、アルミニウム等を挙げることができる。上記の操作と同様にして、上下導通ビア７ｂ，７ｃ，７ｄを有する電気絶縁層９ｂ，９ｃ，９ｄと配線層１０ｂ，１０ｃ，１０ｄを形成することができる。
尚、上述の電子部品内蔵層５Ａ，５Ｂの形成方法により、図２〜図４に示される本発明の電子装置の電子部品内蔵層を形成することも可能である。
Examples of the conductive material include copper, silver, gold, and aluminum. In the same manner as described above, the electrical insulating
It is possible to form the electronic component built-in layer of the electronic device of the present invention shown in FIGS. 2 to 4 by the method for forming the electronic component built-in
［製造方法の第２の実施形態］
図７および図８は、本発明の電子装置の製造方法の他の実施形態を図３に示される電子装置２１を例として説明する工程図である。
本発明の電子装置の製造方法では、まず、ベース基材６１の一方の面６１ａに金属導電層６３を形成し、この金属導電層６３上にめっき用マスク６４を形成する（図７（Ａ））。
[Second Embodiment of Manufacturing Method]
7 and 8 are process diagrams illustrating another embodiment of the electronic device manufacturing method of the present invention, taking the
In the method for manufacturing an electronic device according to the present invention, first, a metal
ベース基材６１は、ＸＹ方向（ベース基材６１の表面６１ａに平行な平面）の熱膨張係数が２〜２０ｐｐｍ、好ましくは２．５〜１７ｐｐｍの範囲内である材料、例えば、シリコン、ガラス、４２合金（鉄ニッケル合金）等を使用することができる。ベース基材６１の厚みは、例えば、０．１〜１ｍｍ程度の範囲内で適宜設定することができる。また、金属導電層６３は、後述する工程でパターニングされて外部端子配線となるものであり、銅、ニッケル、金、アルミニウム等の材質とすることができる。この金属導電層６３は、真空成膜、めっき、印刷等により形成することができ、厚みは、例えば、０．１〜１５μｍ程度の範囲内で適宜設定することができる。
The
また、めっき用マスク６４は、例えば、金属導電層６３上にドライフィルムレジストをラミネートして所望のパターン露光、現像を行うことにより形成することができる。このめっき用マスク６４は、後述する導電性柱状凸部６７を形成する部位に開口部を有するものである。めっき用マスク６４の厚みは、導電性柱状凸部６７の高さを規定するものであり、例えば、内蔵するための電子部品２８の厚みよりも導電性柱状凸部６７の高さを１０μｍ程度高いように設定することができ、３０〜４００μｍの範囲で適宜設定することができる。
次に、めっき用マスク６４を介して電解めっきにより金属導電層６３上に金属材料を析出させ、その後、めっき用マスク６４を除去することにより、上下導通ビア用の導電性柱状凸部６７を形成し、その後、金属導電層６３上に電子部品２８を載置する（図７（Ｂ））。この電解めっきにより形成する導電性柱状凸部６７は、銅、銀、金、クロム、アルミニウム等の金属材料等とすることができる。また、電子部品２８の載置では、商品名エイブルボンド３２３０等の耐熱性の高い導電性または絶縁性接着剤により金属導電層６３上に固着してもよい。
The plating
Next, a metal material is deposited on the metal
次いで、電子部品２８と導電性柱状凸部６７を覆うように感光性の絶縁樹脂層２６を形成し、この絶縁樹脂層２６を、導電性柱状凸部６７の頂部が露出するように研磨する（図７（Ｃ））。その後、絶縁樹脂層２６を所定のパターンで露光、現像して、電子部品２８の端子部２８ａを露出させる（図８（Ａ））。これにより、導電性柱状凸部６７は上下導通ビア２７となり、電子部品内蔵層２５Ａが形成される。絶縁樹脂層２６の形成は、感光性を有するエポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂等の電気絶縁性樹脂材料とガラス繊維等とを組み合わせたものを含有した塗布液を公知の塗布方法で塗布し、その後、紫外線照射、電子線照射等を用いて露光し現像することにより行うことができる。
Next, a photosensitive insulating
次いで、上記の電子部品内蔵層２５Ａを覆うように電気絶縁層２９ａ，２９ｂを介して各配線層３０ａ，３０ｂを形成し、配線層３０ｂ上に電子部品内蔵層２５Ｂを形成する（図３参照）。この電子部品内蔵層２５Ｂは、上述の第１の実施形態の電子部品内蔵層５Ａの形成方法、第２の実施形態の電子部品内蔵層１５Ａの形成方法と同様にして形成することができる。その後、更に、電子部品内蔵層２５Ｂを覆うように電気絶縁層２９ｃ，２９ｄを介して各配線層３０ｃ，３０ｄを形成する（図３参照）。上下導通ビア２７ａ，２７ｂ，２７ｃ，２７ｄを有する電気絶縁層２９ａ，２９ｂ，２９ｃ，２９ｄと配線層３０ａ，３０ｂ，３０ｃ，３０ｄの形成は、上述の製造方法の第１の実施形態で記載した上下導通ビア７ａを有する電気絶縁層９ａと配線層１０ａの形成と同様に行うことができる。
Next, the wiring layers 30a and 30b are formed through the electrical insulating
次いで、ベース基材６１を除去し、金属導電層６３を露出させ、この金属導電層６３をパターンエッチングして、所望の外部端子配線２３を形成して、電子装置２１を得る（図８（Ｂ））。ベース基材６１の除去は、研削装置等による研磨、研削等により行うことができる。また、金属導電層６３のパターンエッチングは、公知の方法により行うことができる。
この電子装置の製造方法の実施形態では、金属導電層６３が用いられ、この金属導電層６３がベース基材６１の除去後にパターニングされて外部端子配線２３となるため、従来の電子装置の製造方法で必要であったスルーホールの形成、スルーホール内導通の各工程が不要であり、工程が簡便なものとなる。
上述の本発明の電子装置の製造方法は例示であり、これに限定されるものではなく、例えば、１つの電子装置を構成する複数層の電子部品内蔵層を、上述の形成方法の中の異なる方法を用いて形成してもよい。
Next, the
In this embodiment of the manufacturing method of the electronic device, the metal
The above-described method for manufacturing an electronic device of the present invention is an example, and is not limited thereto. For example, a plurality of electronic component built-in layers constituting one electronic device are different from each other in the above-described forming method. You may form using a method.
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
［実施例１］
コア材として、厚み６２５μｍのシリコンウエハを準備し、このコア材の一方の面に感光性ドライフィルムレジスト（東京応化工業（株）製ＢＦ４０５）をラミネートし、スルーホール形成用のフォトマスクを介して露光、現像することによりマスクパターンを形成した。上記のシリコンウエハのＸＹ方向（シリコンウエハの表面に平行な平面）の熱膨張係数は、２．５ｐｐｍであった。また、マスクパターンは、直径が１００μｍである円形開口が５００μｍピッチで形成されたものであった。
Next, the present invention will be described in more detail with specific examples.
[Example 1]
A silicon wafer having a thickness of 625 μm is prepared as a core material, a photosensitive dry film resist (BF405 manufactured by Tokyo Ohka Kogyo Co., Ltd.) is laminated on one surface of the core material, and a through-hole forming photomask is passed A mask pattern was formed by exposure and development. The thermal expansion coefficient of the above silicon wafer in the XY direction (a plane parallel to the surface of the silicon wafer) was 2.5 ppm. The mask pattern was formed with circular openings having a diameter of 100 μm formed at a pitch of 500 μm.
次に、このマスクパターンをマスクとしてサンドブラストによりコア材に微細孔を穿設した。この微細孔は、開口径が１５０μｍ、深さが３００μｍ、底部の内径が５０μｍであり、テーパー形状の内壁面を有するものであった。
次に、アセトンを用いてマスクパターンをコア材から除去した。その後、コア材の他方の面を研削装置により研磨してコア材の厚みを２５０μｍにするとともに、このコア材の研磨面に微細孔を開口径５０μｍで露出させてスルーホールを形成した。
Next, fine holes were drilled in the core material by sand blasting using this mask pattern as a mask. This fine hole had an opening diameter of 150 μm, a depth of 300 μm, an inner diameter of the bottom part of 50 μm, and a tapered inner wall surface.
Next, the mask pattern was removed from the core material using acetone. Thereafter, the other surface of the core material was polished by a grinding device so that the thickness of the core material was 250 μm, and through holes were formed by exposing fine holes with an opening diameter of 50 μm on the polished surface of the core material.
次いで、スルーホールが形成されたコア材に熱酸化処理（１０５０℃、２０分間）を施して、コア材の表面（スルーホール内壁面を含む）に二酸化珪素からなる絶縁膜を形成した。次いで、銅粒子を含有する導電性ペーストをスクリーン印刷によりスルーホール内に充填し、硬化処理（１７０℃、２０分間）を施した。その後、コア材の表面に硬化突出した導電性ペーストを研磨して、スルーホール内に充填された導電性ペーストの表面とコア材の表面とが同一面となるようにしてコア基板を得た。このコア基板は、一方の開口径が１５０μｍ、他方の開口径が５０μｍであるテーパー形状のスルーホールをピッチ５００μｍで備え、かつ、導電性ペーストにより表裏の導通がなされたものとなった。 Next, the core material in which the through hole was formed was subjected to thermal oxidation treatment (1050 ° C., 20 minutes) to form an insulating film made of silicon dioxide on the surface of the core material (including the inner wall surface of the through hole). Next, a conductive paste containing copper particles was filled into the through-holes by screen printing and subjected to a curing process (170 ° C., 20 minutes). Thereafter, the conductive paste protruding and cured on the surface of the core material was polished to obtain a core substrate so that the surface of the conductive paste filled in the through hole and the surface of the core material were flush with each other. This core substrate was provided with tapered through holes with one opening diameter of 150 μm and the other opening diameter of 50 μm at a pitch of 500 μm, and conduction between the front and back surfaces was made with a conductive paste.
次に、テーパー形状のスルーホールの大開口が露出しているコア基板上に、厚み０．０３μｍのクロム層、厚み０．２μｍの銅層からなる給電層をスパッタリング法により形成した。この給電層上にドライフィルムレジスト（旭化成（株）製ＡＸ−１１０）をラミネートして所望のパターン露光、現像を行うことにより、めっき用マスク（厚み１５０μｍ）を形成した。このめっき用マスクを介して電解銅めっきを行い、その後、めっき用マスクを除去することにより、上下導通ビア用の導電性柱状凸部を給電層上に形成した。形成した導電性柱状凸部は、コア基板の導電性ペースト上に位置し、高さが１１０μｍであった。
次に、露出している給電層をエッチングにより除去した。そして、コア基板上の所定位置にＬＳＩチップ（１５ｍｍ×１５ｍｍ、厚み１００μｍ）を接着剤（エイブルスティック（株）製 エイブルボンド３２３０）を用いて固着載置した。
Next, a power feeding layer made of a chromium layer having a thickness of 0.03 μm and a copper layer having a thickness of 0.2 μm was formed by sputtering on the core substrate from which the large opening of the tapered through hole was exposed. A dry film resist (AX-110 manufactured by Asahi Kasei Co., Ltd.) was laminated on the power feeding layer, and desired pattern exposure and development were performed to form a plating mask (thickness 150 μm). Electrolytic copper plating was performed through this plating mask, and then the plating mask was removed, thereby forming conductive columnar protrusions for vertical conduction vias on the power feeding layer. The formed conductive columnar convex portions were located on the conductive paste of the core substrate and had a height of 110 μm.
Next, the exposed power feeding layer was removed by etching. Then, an LSI chip (15 mm × 15 mm, thickness 100 μm) was fixedly mounted at a predetermined position on the core substrate using an adhesive (Able Bond 3230 manufactured by Able Stick Co., Ltd.).
次いで、ＬＳＩチップと導電性柱状凸部を覆うように感光性の絶縁樹脂組成物（ダウケミカル（株）製 ＢＣＢ）をダイコートにより塗布し、乾燥した後、導電性柱状凸部の頂部が露出するように絶縁樹脂層を化学研磨（ケミカルメカニカルポリッシュ（ＣＭＰ））した。次に、フォトマスクを介して露光を行って、ＬＳＩチップの端子部を除く部位に硬化処理を施し、その後、現像をおこなって、ＬＳＩチップの端子部を露出させた。これにより、上下導通ビアを備えた絶縁樹脂層（厚み１００μｍ）を形成して第１の電子部品内蔵層を設けた。
次に、上記の電子部品内蔵層上にベンゾシクロブテン樹脂組成物（ダウ・ケミカル社製サイクロテン４０２４）をスピンコーターにより塗布、乾燥して厚み１０μｍの電気絶縁層を形成した。
Next, a photosensitive insulating resin composition (BCB manufactured by Dow Chemical Co., Ltd.) is applied by die coating so as to cover the LSI chip and the conductive columnar protrusions, and dried, and then the tops of the conductive columnar protrusions are exposed. Thus, the insulating resin layer was chemically polished (chemical mechanical polishing (CMP)). Next, exposure was performed through a photomask to cure the portion excluding the terminal portion of the LSI chip, and then development was performed to expose the terminal portion of the LSI chip. As a result, an insulating resin layer (thickness: 100 μm) having vertical conduction vias was formed to provide the first electronic component built-in layer.
Next, a benzocyclobutene resin composition (Cycloten 4024 manufactured by Dow Chemical Co., Ltd.) was applied onto the electronic component built-in layer with a spin coater and dried to form an electrical insulating layer having a thickness of 10 μm.
次に、露光、現像を行って、電子部品内蔵層の上下導通ビアおよびＬＳＩチップの端子部が露出するように小径の穴部（内径２０μｍ）を電気絶縁層の所定位置に形成した。そして、洗浄後、穴部内および電気絶縁層上にスパッタリング法によりクロムと銅からなる導電層を形成し、この導電層上に液状レジスト（東京応化工業（株）製ＬＡ９００）を塗布した。次いで、１層目の配線層形成用のフォトマスクを介し露光、現像して配線形成用のレジストパターンを形成した。このレジストパターンをマスクとして電解銅めっき（厚み４μｍ）を行い、その後、レジストパターンと導電層を除去した。これにより、上下導通ビアにより電子部品内蔵層の所定部位と接続された１層目の配線層を電気絶縁層を介して第１の電子部品内蔵層上に形成した。上記の上下導通ビアの径は２０μｍであった。
更に、同様の操作を行い、電気絶縁層を介して２層目の配線層を１層目配線層上に形成した。
Next, exposure and development were performed to form a small-diameter hole (inner diameter of 20 μm) at a predetermined position of the electrical insulating layer so that the vertical conduction via of the electronic component built-in layer and the terminal portion of the LSI chip were exposed. After cleaning, a conductive layer made of chromium and copper was formed by sputtering in the hole and on the electrical insulating layer, and a liquid resist (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied on the conductive layer. Subsequently, the resist pattern for wiring formation was formed by exposing and developing through the photomask for forming the first wiring layer. Electrolytic copper plating (thickness: 4 μm) was performed using this resist pattern as a mask, and then the resist pattern and the conductive layer were removed. Thus, the first wiring layer connected to the predetermined part of the electronic component built-in layer by the vertical conduction via was formed on the first electronic component built-in layer via the electrical insulating layer. The diameter of the above vertical conductive via was 20 μm.
Further, the same operation was performed, and a second wiring layer was formed on the first wiring layer via the electrical insulating layer.
次に、２層目の配線上に、上記の第１の電子部品内蔵層の形成工程と同様の工程により、第２の電子部品内蔵層を形成した。その後、上記の配線層の形成工程と同様にして、電気絶縁層を介して３層目の配線層を第２の電子部品内蔵層上に形成し、さらに、電気絶縁層を介して４層目の配線層を３層目配線層上に形成した。
これにより、図１に示されるような構成の本発明の電子装置（実施例１）を得た。
Next, the second electronic component built-in layer was formed on the second layer wiring by the same process as the first electronic component built-in layer forming step. Thereafter, in the same manner as the wiring layer forming step, a third wiring layer is formed on the second electronic component built-in layer via the electric insulating layer, and further, a fourth layer is formed via the electric insulating layer. The wiring layer was formed on the third wiring layer.
Thus, an electronic device (Example 1) according to the present invention having a configuration as shown in FIG. 1 was obtained.
［実施例２］
ベース基材として、厚み２００μｍの４２合金を準備し、このベース基材の一方の面に電解銅めっきにより厚み３０μｍの金属導電層を形成した。尚、使用した４２合金のＸＹ方向の熱膨張係数は８ｐｐｍであった。
次に、上記の金属導電層上に、ドライフィルムレジスト（旭化成（株）製ＡＸ−１１０）をラミネートして所望のパターン露光、現像を行うことにより、めっき用マスク（厚み９０μｍ）を形成した。このめっき用マスクを介して電解銅めっきを行い、その後、めっき用マスクを除去することにより、金属導電層上に導通ビア用の導電性柱状凸部（高さ６０μｍ）を形成した。次いで、金属導電層上の所定位置にＬＳＩチップ（１５ｍｍ×１５ｍｍ、厚み５０μｍ）を接着剤（エイブルスティック（株）製 エイブルボンド３２３０）を用いて固着載置した。
[Example 2]
As a base substrate, 42 alloys having a thickness of 200 μm were prepared, and a metal conductive layer having a thickness of 30 μm was formed on one surface of the base substrate by electrolytic copper plating. The 42 alloy used had a thermal expansion coefficient in the XY direction of 8 ppm.
Next, a dry film resist (AX-110 manufactured by Asahi Kasei Co., Ltd.) was laminated on the metal conductive layer, and desired pattern exposure and development were performed to form a plating mask (thickness 90 μm). Electrolytic copper plating was performed through this plating mask, and then the plating mask was removed to form conductive columnar protrusions (height 60 μm) for conductive vias on the metal conductive layer. Next, an LSI chip (15 mm × 15 mm, thickness 50 μm) was fixedly placed on a predetermined position on the metal conductive layer by using an adhesive (Able Bond 3230 manufactured by Able Stick Co., Ltd.).
次に、ＬＳＩチップと導電性柱状凸部を覆うように感光性の絶縁樹脂組成物（新日鉄化学（株）製 ＰＤ１００）を金属導電層上にダイコートにより塗布し、導電性柱状凸部の頂部が露出するように絶縁樹脂層を化学研磨（ケミカルメカニカルポリッシュ（ＣＭＰ））した。次に、フォトマスクを介して露光を行って、ＬＳＩチップの端子部を除く部位に硬化処理を施し、その後、現像をおこなって、ＬＳＩチップの端子部を露出させた。これにより、上下導通ビアを備えた絶縁樹脂層（厚み５０μｍ）を形成して第１の電子部品内蔵層を設けた。
次いで、上記の電子部品内蔵層上に、実施例１と同様にして、電気絶縁層を介して１層目の配線層を形成し、さらに、電気絶縁層を介して２層目の配線層を１層目配線層上に形成した。
Next, a photosensitive insulating resin composition (PD100 manufactured by Nippon Steel Chemical Co., Ltd.) is applied by die coating on the metal conductive layer so as to cover the LSI chip and the conductive columnar convex portion, and the top of the conductive columnar convex portion is formed. The insulating resin layer was chemically polished (chemical mechanical polishing (CMP)) so as to be exposed. Next, exposure was performed through a photomask to cure the portion excluding the terminal portion of the LSI chip, and then development was performed to expose the terminal portion of the LSI chip. As a result, an insulating resin layer (thickness 50 μm) having vertical conduction vias was formed to provide the first electronic component built-in layer.
Next, on the electronic component built-in layer, a first wiring layer is formed via an electrical insulating layer in the same manner as in Example 1, and further a second wiring layer is formed via the electrical insulating layer. It was formed on the first wiring layer.
次に、２層目の配線上に、厚み０．０３μｍのクロム層、厚み０．２μｍの銅層からなる給電層をスパッタリング法により形成した。この給電層上にドライフィルムレジスト（旭化成（株）製ＡＸ−１１０）をラミネートして所望のパターン露光、現像を行うことにより、めっき用マスク（厚み９０μｍ）を形成した。このめっき用マスクを介して電解銅めっきを行い、その後、めっき用マスクを除去することにより、上下導通ビア用の導電性柱状凸部を給電層上に形成した。形成した導電性柱状凸部は、２層目の配線層の所定部位上に位置し、高さが６０μｍであった。
次に、露出している給電層をエッチングにより除去し、２層目の配線層上の所定位置にＬＳＩチップ（１５ｍｍ×１５ｍｍ、厚み５０μｍ）を接着剤（エイブルスティック（株）製 エイブルボンド８４−３Ｊ）を用いて固着載置した。
Next, a power feeding layer made of a chromium layer having a thickness of 0.03 μm and a copper layer having a thickness of 0.2 μm was formed on the second wiring layer by a sputtering method. A dry film resist (AX-110 manufactured by Asahi Kasei Co., Ltd.) was laminated on the power feeding layer and subjected to desired pattern exposure and development, thereby forming a plating mask (thickness: 90 μm). Electrolytic copper plating was performed through this plating mask, and then the plating mask was removed, thereby forming conductive columnar protrusions for vertical conduction vias on the power feeding layer. The formed conductive columnar convex portion was located on a predetermined portion of the second wiring layer and had a height of 60 μm.
Next, the exposed power feeding layer is removed by etching, and an LSI chip (15 mm × 15 mm, thickness 50 μm) is attached to a predetermined position on the second wiring layer with an adhesive (Able Bond 84 manufactured by Able Stick Co., Ltd.). 3J) was fixedly mounted.
次いで、ＬＳＩチップと導電性柱状凸部を覆うように感光性の絶縁樹脂組成物（新日鉄化学（株）製 ＰＤ１００）をダイコートにより塗布し、乾燥した後、導電性柱状凸部の頂部が露出するように絶縁樹脂層を化学研磨（ケミカルメカニカルポリッシュ（ＣＭＰ））した。次に、フォトマスクを介して露光を行って、ＬＳＩチップの端子部を除く部位に硬化処理を施し、その後、現像をおこなって、ＬＳＩチップの端子部を露出させた。これにより、上下導通ビアを備えた絶縁樹脂層（厚み５０μｍ）を形成して第２の電子部品内蔵層を設けた。
次に、上記の配線層の形成工程と同様にして、電気絶縁層を介して３層目の配線層を電子部品内蔵層上に形成し、さらに、電気絶縁層を介して４層目の配線層を３層目配線層上に形成した。
Next, a photosensitive insulating resin composition (PD100 manufactured by Nippon Steel Chemical Co., Ltd.) is applied by die coating so as to cover the LSI chip and the conductive columnar protrusions and dried, and then the tops of the conductive columnar protrusions are exposed. Thus, the insulating resin layer was chemically polished (chemical mechanical polishing (CMP)). Next, exposure was performed through a photomask to cure the portion excluding the terminal portion of the LSI chip, and then development was performed to expose the terminal portion of the LSI chip. As a result, an insulating resin layer (thickness 50 μm) provided with vertical conduction vias was formed to provide a second electronic component built-in layer.
Next, the third wiring layer is formed on the electronic component built-in layer through the electric insulating layer in the same manner as the wiring layer forming step, and the fourth wiring layer is further formed through the electric insulating layer. A layer was formed on the third wiring layer.
次に、ベース基材である４２合金を研削装置により研磨して除去し、銅層である金属導電層を露出させた。次いで、露出させた金属導電層上に感光性レジスト（東京応化工業（株）製ＬＡ９００）を塗布し、外部端子配線用のフォトマスクを介して露光、現像することによりレジストパターンを形成した。このレジストパターンをマスクとして塩化銅により金属導電層をエッチングし、その後、アセトンによりレジストパターンを除去して、第１の電子部品内蔵層の上下導通ビアと接続される外部端子配線を形成した。
これにより、図３に示されるような構成の本発明の電子装置（実施例２）を得た。
Next, the 42 alloy as a base substrate was removed by polishing with a grinding device to expose the metal conductive layer as a copper layer. Next, a photosensitive resist (LA900 manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied on the exposed metal conductive layer, and exposed and developed through a photomask for external terminal wiring to form a resist pattern. Using this resist pattern as a mask, the metal conductive layer was etched with copper chloride, and then the resist pattern was removed with acetone to form an external terminal wiring connected to the vertical conduction via of the first electronic component built-in layer.
Thus, an electronic device (Example 2) according to the present invention having a configuration as shown in FIG. 3 was obtained.
［評 価］
上述のように作製した電子装置（実施例１、実施例２）に対して、下記の熱サイクル試験を行った。
（熱サイクル試験方法）
−５５℃から１２５℃の温度サイクルで、それぞれの温度において３０分間ずつ熱
処理を行い、これを３０００回繰り返した。
上記の熱サイクル試験の結果、実施例１および実施例２の電子装置は、上下接続がめっきとスパッタリングで行われているため接続部の剥離等は発生せず、信頼性が高いことが確認された。
[Evaluation]
The following thermal cycle test was performed on the electronic devices (Examples 1 and 2) manufactured as described above.
(Thermal cycle test method)
In the temperature cycle from −55 ° C. to 125 ° C., heat treatment was performed at each temperature for 30 minutes, and this was repeated 3000 times.
As a result of the above heat cycle test, it was confirmed that the electronic devices of Example 1 and Example 2 have high reliability because the upper and lower connections are made by plating and sputtering, so that peeling of the connection portion does not occur. It was.
小型で高信頼性が要求される半導体装置や各種電子機器への用途にも適用できる。 The present invention can also be applied to small semiconductor devices and various electronic devices that require high reliability.
１，１１，２１，３１…電子装置
２，１２…コア基板
２ｃ、１２ｃ…スルーホール
４，１４…導電材料
５Ａ，５Ｂ，１５Ａ，１５Ｂ，２５Ａ，２５Ｂ，３５Ａ，３５Ｂ…電子部品内蔵層
６，１６，２６，３６…絶縁樹脂層
７，１７，２７，３７…上下導通ビア
８，１８，２８，３８…電子部品
７ａ，７ｂ，７ｃ，７ｄ，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，２７ａ，２７ｂ，２７ｃ，２７ｄ，３７ａ，３７ｂ，３７ｃ，３７ｄ，３７ｅ，３７ｆ…上下導通ビア
９ａ，９ｂ，９ｃ，９ｄ，１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ，２９ａ，２９ｂ，２９ｃ，２９ｄ，３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅ，３９ｆ…電気絶縁層
１０ａ，１０ｂ，１０ｃ，１０ｄ，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ，３０ａ，３０ｂ，３０ｃ，３０ｄ，４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ，４０ｆ…配線層
２３，３３…外部端子配線層
５７，６７…導電性柱状凸部
６１…ベース基材
６３…金属導電層
DESCRIPTION OF
Claims (6)
電子部品を内蔵したコア基板上に電気絶縁層を介して形成された配線層上に、上下導通ビア用の導電性柱状凸部を形成し、電子部品を載置する工程と、
前記電子部品を内蔵し、かつ、前記導電性柱状凸部の頂部および前記電子部品の端子部が露出するように絶縁樹脂層を形成することにより、絶縁樹脂層内に電子部品を内蔵し、かつ、該絶縁樹脂層に上下導通ビアを有する電子部品内蔵層を形成する工程と、
該電子部品内蔵層上に更に電気絶縁層を介して配線層を形成する工程と、を有することを特徴とする電子装置の製造方法。 In a method of manufacturing an electronic device having a wiring layer and an electrical insulating layer stacked on a core substrate, each wiring layer having desired electrical conduction through vertical conduction vias provided in the electrical insulating layer, and having an electronic component built-in ,
Forming conductive columnar protrusions for vertical conductive vias on a wiring layer formed via an electrical insulating layer on a core substrate containing electronic components, and placing the electronic components;
Incorporating the electronic component, and forming the insulating resin layer so that the top of the conductive columnar convex portion and the terminal portion of the electronic component are exposed, the electronic component is embedded in the insulating resin layer, and Forming an electronic component built-in layer having vertical conduction vias in the insulating resin layer;
And a step of forming a wiring layer on the electronic component built-in layer via an electrical insulating layer.
ベース基材に設けた金属導電層上、あるいは、該金属導電層上に電気絶縁層を介して形成された配線層上に、上下導通ビア用の導電性柱状凸部を形成し、電子部品を載置する工程と、
前記電子部品を内蔵し、かつ、前記導電性柱状凸部の頂部および前記電子部品の端子部が露出するように絶縁樹脂層を形成することにより、絶縁樹脂層内に電子部品を内蔵し、かつ、該絶縁樹脂層に上下導通ビアを有する電子部品内蔵層を形成する工程と、
該電子部品内蔵層上に更に電気絶縁層を介して配線層を形成する工程と、
電子部品内蔵層を形成する前記工程と、電気絶縁層を介して配線層を形成する前記工程とを繰り返して、前記配線層と前記電気絶縁層とが介在するように電子部品内蔵層を合計で２層以上積層する工程と、
前記ベース基材を除去して前記金属導電層を露出させ、その後、前記金属導電層をパターンエッチングして外部端子配線を形成する工程と、を有することを特徴とする電子装置の製造方法。 A wiring layer and an electrical insulation layer are laminated on the external terminal wiring layer, and each wiring layer and the external terminal wiring layer are electrically connected by vertical conduction vias provided in the electrical insulation layer. In the manufacturing method of the built-in electronic device,
On the metal conductive layer provided on the base substrate or on the wiring layer formed on the metal conductive layer via the electrical insulating layer, conductive columnar protrusions for vertical conduction vias are formed, and the electronic component is mounted. A process of placing;
Incorporating the electronic component, and forming the insulating resin layer so that the top of the conductive columnar convex portion and the terminal portion of the electronic component are exposed, the electronic component is embedded in the insulating resin layer, and Forming an electronic component built-in layer having vertical conduction vias in the insulating resin layer;
Forming a wiring layer on the electronic component built-in layer via an electrical insulating layer;
By repeating the step of forming the electronic component built-in layer and the step of forming the wiring layer via the electrical insulating layer, the electronic component built-in layer is added in total so that the wiring layer and the electrical insulating layer are interposed. A step of laminating two or more layers;
Removing the base substrate to expose the metal conductive layer, and then pattern etching the metal conductive layer to form an external terminal wiring.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003337021A JP4414712B2 (en) | 2003-09-29 | 2003-09-29 | Manufacturing method of electronic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003337021A JP4414712B2 (en) | 2003-09-29 | 2003-09-29 | Manufacturing method of electronic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005108937A JP2005108937A (en) | 2005-04-21 |
| JP4414712B2 true JP4414712B2 (en) | 2010-02-10 |
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ID=34532966
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003337021A Expired - Fee Related JP4414712B2 (en) | 2003-09-29 | 2003-09-29 | Manufacturing method of electronic device |
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|---|---|
| JP (1) | JP4414712B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008093531A1 (en) * | 2007-01-29 | 2010-05-20 | 日本電気株式会社 | Semiconductor device and manufacturing method thereof |
| JPWO2010134511A1 (en) * | 2009-05-20 | 2012-11-12 | 日本電気株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| JP5692217B2 (en) * | 2010-03-16 | 2015-04-01 | 日本電気株式会社 | Functional element built-in substrate |
| JP2011243790A (en) * | 2010-05-19 | 2011-12-01 | Panasonic Electric Works Co Ltd | Wiring method, structure provided wiring on surface, semiconductor device, wiring board, memory card, electric device, module, and multilayer circuit board |
| JP5703010B2 (en) | 2010-12-16 | 2015-04-15 | 新光電気工業株式会社 | Semiconductor package and manufacturing method thereof |
| TWI454202B (en) * | 2013-03-15 | 2014-09-21 | Universal Scient Ind Shanghai | Electronic module structure and method for same |
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| Publication number | Publication date |
|---|---|
| JP2005108937A (en) | 2005-04-21 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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