JP2002280560A

JP2002280560A - 半導体素子の製造方法、その製造方法によって製造される半導体素子及び半導体装置

Info

Publication number: JP2002280560A
Application number: JP2001077318A
Authority: JP
Inventors: Takeshi Nakanishi; 健中西; Yasuhiro Mitani; 康弘三谷
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-03-16
Filing date: 2001-03-16
Publication date: 2002-09-27

Abstract

(57)【要約】【課題】結晶性のシリコン半導体膜とゲート絶縁膜と
の間の界面特性を改善して、移動度の低下を低減し、フ
ラットバンドのマイナスシフトの改善を十分に行うこと
ができる。【解決手段】ゲート電極５を形成する前に高圧条件下
で、水蒸気アニールを行うことにより、結晶性のシリコ
ン半導体膜３及び酸化シリコン膜４に含まれる欠陥及び
ダングリングボンドが低減されるとともに、結晶性のシ
リコン半導体膜３における酸化シリコン膜４に接する上
面側の一部が酸化されることにより、結晶性のシリコン
半導体膜３と酸化シリコン膜４との界面特性に優れ、こ
の界面部分における欠陥及びダングリングボンドが低減
された良質の半導体膜を有する半導体素子が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子の製造
方法、その製造方法によって製造される半導体素子及び
半導体装置に関し、さらに詳細には、アモルファス状の
シリコン半導体膜を結晶化することにより得られる結晶
性のシリコン半導体膜を活性領域とする半導体素子の製
造方法、その製造方法によって製造される半導体素子及
び半導体装置に関する。

【０００２】

【従来の技術】近年、高解像度の大型液晶表示装置、高
解像度・高速の密着型イメージセンサ、３次元ＩＣ等を
実現するために、ガラス等の絶縁性基板上に高性能な半
導体素子を形成する試みがなされている。このような半
導体素子としては、薄膜状のシリコン半導体が一般的で
あり、アモルファス状のシリコン半導体（ａ−Ｓｉ）と
結晶性のシリコン半導体との２つに大別される。

【０００３】アモルファス状のシリコン半導体膜は、製
造温度が低く、気相法により比較的容易に作製すること
ができるために、量産性に優れ、結晶性のシリコン半導
体膜よりも一般的に使用されている。

【０００４】しかしながら、アモルファス状のシリコン
半導体膜は、結晶性のシリコン半導体膜と比較すると、
導電性等の物性が劣るため、今後は、半導体素子の高速
特性等の向上を図るために、結晶性のシリコン半導体膜
を有する薄膜状半導体素子の簡便な製造方法の確立が強
く求められている。この結晶性のシリコン半導体膜とし
ては、多結晶シリコン及び微結晶シリコン等が知られて
いる。

【０００５】このような結晶性を有する薄膜状のシリコ
ン半導体膜を作製する方法としては、次の（１）〜
（３）に示す方法が知られている。（１）結晶性のシリコン半導体膜を、直接、絶縁性基板
上に成膜する。（２）アモルファス状のシリコン半導体膜を成膜した
後、レーザ光等の強光を照射して、その光エネルギーに
よって、アモルファス状のシリコン半導体膜を結晶化し
て結晶性のシリコン半導体膜とする。（３）アモルファス状のシリコン半導体膜を成膜した
後、加熱して、その熱エネルギーによって、アモルファ
ス状のシリコン半導体膜を結晶化して結晶性のシリコン
半導体膜とする。

【０００６】しかしながら、上記の（１）の方法におい
ては、成膜工程と同時に結晶化が進行するので、大粒径
の結晶性のシリコン半導体膜を得るために厚く成膜しな
ければならず、したがって、良好な半導体物性を有する
膜を基板の全面にわたって厚く成膜することが技術的に
困難である。また、成膜温度が６００℃以上と高く、６
００℃以上の高温に耐えられない安価なガラス基板を使
用することができないというコスト上の問題もある。

【０００７】また、上記（２）の方法においては、溶融
固化過程の結晶化現象を利用するため、結晶粒は小粒径
であるが結晶粒同士が衝突して形成される粒界が良好に
なり、高品質の結晶性のシリコン半導体膜が得られる。
しかしながら、例えば、レーザ光として現在最も一般的
に利用されているエキシマレーザを使用する場合には、
レーザ光の安定性が十分でないために、大面積の基板の
全面にわたって均一な処理を施すことが容易でなく、同
一基板上に均一な特性を有する複数の結晶性のシリコン
半導体膜を成膜することができないおそれがある。さら
に、レーザ光の照射面積が小さいために、効率良く製造
することができないという問題もある。

【０００８】また、上記（３）の方法では、上記
（１）、（２）の方法に比べると、大面積の結晶性のシ
リコン半導体膜の成膜に適している。しかしながら、ア
モルファス状のシリコン半導体膜を結晶化させるために
は、６００℃以上の高温条件によって長時間にわたる加
熱処理が必要である。このため、６００℃以上の高温条
件に耐えることができない安価なガラス基板を使用する
ことができず、しかも、スループットを向上させること
ができないという問題がある。さらに、（３）の方法に
おいては、固相結晶化現象を利用するため、結晶粒が大
きくなり、粒径が数μｍにわたる結晶粒が基板表面に沿
って広がって、成長した結晶粒同士が互いにぶつかり合
って粒界が形成されると、その粒界は、キャリアに対す
るトラップ準位として作用して、ＴＦＴの移動度が低下
するおそれがある。

【０００９】上記の（３）の方法を利用して、より低温
かつ短時間の加熱処理によって、高品質で均一な結晶性
のシリコン半導体膜を作製する方法が、特開平６−３３
３８２号公報、特開平６−３３３８２５号公報、特開平
８−３３０６２号公報に、それぞれ開示されている。

【００１０】これらの公報に記載された成膜方法では、
アモルファス状のシリコン半導体膜の表面に微量のニッ
ケル等の金属元素を導入した後に、加熱処理することに
よって、６００℃以下の低温で、数時間程度の短時間の
処理時間で結晶化を行っている。

【００１１】結晶化を促進する金属元素は、アモルファ
ス状のシリコン半導体膜中において、触媒的に作用して
おり、導入された金属元素を核とした結晶核が早期に発
生し、その後、この結晶核を中心として結晶化が急激に
進行するものと考えられる。このことから、以後におい
ては、アモルファス状のシリコン半導体膜の結晶化に使
用される金属元素を触媒元素と呼ぶ。

【００１２】このような触媒元素の導入によってアモル
ファス状のシリコン半導体膜の結晶化が助長される。結
晶成長した結晶性のシリコン半導体膜は、通常の固相成
長法によって結晶化したシリコン半導体膜が双晶構造を
有するのに対して、複数の柱状結晶からなる構造を有
し、それぞれの柱状結晶の内部が単結晶に近い状態にな
る。

【００１３】しかし、上記の半導体膜の製造方法によっ
て製造された結晶性のシリコン半導体膜には、未結合手
（ダングリングボンド）、欠陥等が存在しており、これ
ら未結合手、欠陥等がキャリアに対するトラップ準位と
して作用し、製造されるＴＦＴにおけるキャリアの移動
度が低下する原因、また、欠陥に起因する正電荷による
フラットバンド電位のマイナスシフトの原因となる。

【００１４】さらに、このような結晶性のシリコン半導
体膜によって製造されるＴＦＴでは、ゲート絶縁膜と結
晶性シリコン半導体膜との界面に、同様の欠陥が存在す
るために、同様に、ＴＦＴにおけるキャリアの移動度の
低下、フラットバンド電位のマイナスシフトが生じる。

【００１５】特開平７−２２５０７９号公報、特開平８
−５５８５８号公報には、それぞれ、高圧の水蒸気アニ
ールを用いることにより、結晶性のシリコン半導体膜と
ゲート絶縁膜との界面を改質して、欠陥による正電荷を
中性化し、フラットバンド電位を０Ｖに近づける方法が
開示されている。

【００１６】また、通常の焼成炉において、常圧で少量
の水素を含む窒素雰囲気下においてアニールを行うこと
により、結晶性を有するシリコン半導体、ゲート絶縁
膜、結晶性シリコン半導体膜とゲート絶縁膜との界面の
それぞれにおいて、ダングリングボンド、欠陥を低減す
る方法が提案されている。

【００１７】

【発明が解決しようとする課題】高圧条件下での水蒸気
アニールを実施する方法では、ゲート電極を形成した後
に、結晶性のシリコン半導体膜、ゲート絶縁膜の改質を
行うために、ゲート電極直下の部分の結晶性のシリコン
半導体膜及びゲート絶縁膜が十分に改質されず、このた
め、残存したダングリングボンドや欠陥により、キャリ
アの移動度が低下し、フラットバンドがマイナスシフト
を起こすおそれがある。

【００１８】また、少量の水素を含んだ窒素雰囲気下に
おける常圧アニールを実施する方法では、温度を上昇及
び下降させる昇降温のために長時間を要し、プロセス時
間が長くなって、生産性が低下するという問題がある。

【００１９】本発明は、上記問題を解決するためになさ
れたものであり、結晶性のシリコン半導体膜とゲート絶
縁膜との間の界面特性を改善して、移動度の低下を低減
し、フラットバンドのマイナスシフト対策を十分に行う
ことができる半導体素子の製造方法、その製造方法によ
って製造される半導体素子及び半導体装置を提供するこ
とを目的とする。

【００２０】

【課題を解決するための手段】上記課題を解決するた
め、本発明の半導体素子の製造方法は、絶縁表面を有す
る基板上にアモルファス状のシリコン半導体膜を形成す
る工程と、該アモルファス状のシリコン半導体膜に、該
シリコン半導体膜の結晶化を助長する触媒元素を導入す
る工程と、該触媒元素が導入されたアモルファス状のシ
リコン半導体膜を加熱して結晶化する工程と、該結晶性
のシリコン半導体を覆うゲート絶縁膜を形成する工程
と、該ゲート絶縁膜が形成された基板を水蒸気を含む１
気圧以上の雰囲気中で、６００℃以下の温度で加熱処理
する工程と、該ゲート絶縁膜上にゲート電極を形成する
工程と、を包含することを特徴とするものである。

【００２１】上記本発明の半導体素子の製造方法におい
て、前記基板は、ガラス基板であることが好ましい。

【００２２】上記本発明の半導体素子の製造方法におい
て、前記加熱処理工程は、１０〜２０ａｔｍの圧力範囲
で行われることが好ましい。

【００２３】上記本発明の半導体素子の製造方法におい
て、前記アモルファス状のシリコン半導体膜を結晶化す
る工程は、加熱処理後のレーザアニール処理を含むこと
が好ましい。

【００２４】上記本発明の半導体素子の製造方法におい
て、前記アモルファス状のシリコン半導体膜を結晶化す
る工程は、５４０〜６００℃の温度範囲による加熱処理
を含むことが好ましい。

【００２５】上記本発明の半導体素子の製造方法におい
て、前記アモルファス状のシリコン半導体膜は、２５〜
８０ｎｍの範囲の膜厚に形成されることが好ましい。

【００２６】上記本発明の半導体素子の製造方法におい
て、前記アモルファス状のシリコン半導体膜に導入され
る触媒元素は、１×１０¹⁶ａｔｏｍｓ／ｃｍ³以下の濃
度であることが好ましい。

【００２７】上記本発明の半導体素子の製造方法は、前
記触媒元素は、ニッケル、コバルト、パラジウム、白
金、銅、銀、インジウム、錫、アルミニウムおよびアン
チモンのいずれかから一種または複数種であることが好
ましい。

【００２８】上記本発明の半導体素子の製造方法は、前
記触媒元素は、少なくともニッケルを含んでいることが
好ましい。

【００２９】また、本発明の半導体素子は、上記本発明
の半導体素子の製造方法によって製造されるものであ
る。

【００３０】また、本発明の半導体装置は、上記本発明
の半導体素子が、同一基板上に複数形成されているもの
である。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態に係る
半導体装置の製造方法について、図面に基づいて説明す
る。

【００３２】本発明の半導体素子の製造方法は、例え
ば、ガラス基板上にＮ型ＴＦＴを製造するために適用さ
れる。このようなＴＦＴは、アクティブマトリックス型
におけるドライバ回路、画素部分に適用される他、薄膜
集積回路の構成素子としても利用することができる。

【００３３】本実施の形態においては、液晶表示装置用
アクティブマトリックス基板において画素用ＴＦＴとさ
れる数十万〜数百万個のＮ型ＴＦＴの製造方法について
説明する。

【００３４】図１（ａ）〜（ｄ）は、それぞれ、本発明
に係る半導体素子の製造方法であるＮ型ＴＦＴの製造工
程を示す断面図である。半導体装置である液晶表示装置
用アクティブマトリックス基板には、数十万個以上のＴ
ＦＴが設けられているが、本発明を理解し易くするた
め、１個のＴＦＴの製造方法について説明する。

【００３５】まず、図１（ａ）に示すように、絶縁性基
板であるガラス基板１上にプラズマＣＶＤ法によって、
酸化シリコンからなる下地膜２を２００ｎｍの膜厚に形
成する。次いで、プラズマＣＶＤ法によって、真性のア
モルファス状のシリコン半導体膜３を成膜する。アモル
ファス状のシリコン半導体膜３は、厚さが２５ｎｍ未満
であれば、後述の触媒元素の導入によっても十分な結晶
成長がなされず、また、８０ｎｍを超えると、後の工程
の触媒元素の導入によって得られる柱状結晶が二層構造
になり結晶性が悪化するおそれがあり、また、触媒元素
が残留するおそれがある。このため、アモルファス状の
シリコン半導体膜３の厚さは、２５ｎｍ〜８０ｎｍが好
ましい。本実施の形態では、アモルファス状のシリコン
半導体膜３を、４０ｎｍの膜厚に形成した。アモルファ
ス状のシリコン半導体膜３を形成した後、不要な部分の
アモルファス状のシリコン半導体膜３を除去することに
より素子間分離を行う。

【００３６】このアモルファス状のシリコン半導体膜３
は、後の工程でソース領域及びドレイン領域及びチャネ
ル領域となる素子形成膜であり、素子間分離を行うこと
によって多数の島領域を形成する。本実施の形態では、
アクティブマトリックス型液晶表示装置に適用している
ため、アモルファス状のシリコン半導体膜３は、島領域
がマトリックス状に配置されることとなる。

【００３７】次に、図１（ｂ）に示すように、スパッタ
リング法によって、触媒元素であるＮｉをアモルファス
状のシリコン半導体膜３に添加する。添加される触媒元
素は、製造されるＴＦＴの活性領域中に残存することに
よって、リーク電流の増大や特性劣化が生じるおそれが
あるため、その表面濃度は、１×１０¹⁵ａｔｏｍｓ／ｃ
ｍ²以下にすることが好ましい。本実施の形態では、７
×１０¹³ａｔｏｍｓ／ｃｍ²の表面濃度になるように、
触媒元素であるＮｉ（ニッケル）を添加した。

【００３８】なお、添加される触媒元素としては、Ｎｉ
のほか、コバルト、パラジウム、白金、銅、銀、金、イ
ンジウム、錫、アルミニウムおよびアンチモン等のうち
一種、または複数種の金属を用いることができ、いずれ
の金属を用いても、微量によりアモルファス状のシリコ
ン半導体膜３の結晶化を促進することができる。

【００３９】ただし、触媒元素は、アモルファス状のシ
リコン半導体膜中においてシリサイド化することにより
シリコンの結晶成長を促進するため、触媒元素のシリサ
イド化合物における格子定数が単結晶シリコンの結晶構
造の格子定数に近似していることが好ましい。Ｎｉのシ
リサイド化合物であるＮｉＳｉ₂は、前述した触媒元素
のシリサイド化合物の中では、その結晶構造が最も単結
晶シリコンの結晶構造に類似しており、その格子定数も
シリコンの格子定数に最も近くなっている。したがっ
て、ＮｉＳｉ₂は、アモルファス状のシリコン半導体膜
の結晶化に際して、最も優れた鋳型となり、アモルファ
ス状のシリコン半導体膜の結晶化が最も促進されるた
め、Ｎｉを触媒元素として好適である。

【００４０】また、触媒元素の添加方法としては、上記
のスパッタリング法に限定されず、Ｎｉ化合物からなる
塗布液を用いて、アモルファス状のシリコン半導体膜３
上に塗布膜を形成する方法等を用いてもよい。

【００４１】アモルファス状のシリコン半導体膜３に触
媒元素を添加すると、次に、不活性ガス雰囲気におい
て、５４０〜６２０℃の温度条件にて数時間にわたっ
て、ガラス基板１全体を加熱処理して、アモルファス状
のシリコン半導体膜３を結晶化させる。このように、触
媒金属を核とする結晶化を５４０〜６２０℃の温度範囲
で行うことによって、アモルファス状のシリコン半導体
膜３中に、触媒金属によらない結晶核の自然発生を防止
することができる。本実施の形態では、窒素雰囲気にお
いて、５８０℃の温度条件にて４時間にわたってガラス
基板１全体を熱処理した。

【００４２】次いで、シリコン半導体膜３にレーザ光を
照射することにより、シリコン半導体膜３の結晶化をさ
らに促進する。シリコン半導体膜３に照射するレーザ光
として、本実施の形態では、波長２４８ｎｍ、パルス幅
２０ｎｓｅｃのＫｒＦエキシマレーザを用いた。ただ
し、このようなＫｒＦエキシマレーザに限らず、他のレ
ーザ光を用いてもよい。

【００４３】シリコン半導体膜３に対するレーザ光の照
射条件としては、１ヶ所当たりのエネルギー密度を、２
００〜４００ｍＪ／ｃｍ²の範囲、例えば、２５０ｍＪ
／ｃｍ²として、１ヵ所当たりに２〜１０ショット、例
えば、２ショットのレーザ光を照射する。このレーザ光
の照射に併せて、ガラス基板１全体を、２００〜４５０
℃程度に加熱すれば、シリコン半導体膜３の結晶化がさ
らに促進される。

【００４４】その後、プラズマＣＶＤ法によって、ゲー
ト絶縁膜としての酸化シリコン膜４を、結晶性のシリコ
ン半導体膜３を覆うようにガラス基板１の全体にわたっ
て、５０〜２５０ｎｍの範囲の膜厚、例えば１５０ｎｍ
の膜厚に成膜する。

【００４５】次に、少なくとも大気圧以上に加圧した状
態で、５０〜６００℃程度の温度条件によって、水蒸気
を含む雰囲気中で、ガラス基板１全体の加熱処理を行
う。圧力条件は、１０〜２０気圧程度にすれば、所定温
度まで短時間で昇温できるとともに、所定温度まで短時
間で降温できるために、好ましい。また、加熱温度を、
６００℃以下とすることにより、安価なガラス基板１を
使用することができる。本実施の形態においては、３５
０℃の温度条件、１０気圧の圧力条件下で、１時間にわ
たる熱処理を行った。

【００４６】このような高圧の水蒸気雰囲気中にて、加
熱処理を行うことにより、結晶性のシリコン半導体膜３
及びゲート絶縁膜である酸化シリコン膜４に含まれる欠
陥及びダングリングボンドが低減される。しかも、結晶
性のシリコン半導体膜３におけるゲート絶縁膜である酸
化シリコン膜４が接する上面側の一部が酸化されること
により、結晶性のシリコン半導体膜３と酸化シリコン膜
４との界面特性が改善され、この界面部分における欠陥
及びダングリングボンドが低減される。

【００４７】さらに、大気圧以上の高圧条件で加熱処理
されるために、短時間で高温にすることができるととも
に短時間で所定温度に降温することができる。その結
果、過熱処理の効率を向上させることができ、半導体素
子の生産性を向上させることができる。

【００４８】次いで、図１（ｃ）に示すように、スパッ
タリング法によって、酸化シリコン膜４上にアルミニウ
ム膜を４００〜８００ｎｍの範囲、例えば、６００ｎｍ
の膜厚に成膜し、成膜したアルミニウム膜を所定の形状
にパターニングして、結晶性のシリコン半導体膜３の中
央部にゲート電極５を形成する。続けて、ゲート電極５
の表面を陽極酸化することにより、酸化物層６を形成す
る。ゲート電極５の陽極酸化は、酒石酸が１〜５％含ま
れたエチレングリコール溶液中で行う。この酸化物層６
にて覆われる結晶性のシリコン半導体膜３の部分は、後
のイオンドーピング工程において、イオンドーピングさ
れないオフセットゲート領域を形成するために、オフセ
ットゲート領域の長さを、この陽極酸化工程にて形成さ
れる酸化物層６の厚さにて決定される。本実施の形態で
は、酸化物層６の厚さを２００ｎｍとした。

【００４９】次に、イオンドーピング法によって、結晶
性のシリコン半導体膜３にリンまたはホウ素等の不純物
を注入する。本実施の形態では、不純物として、リンを
使用し、その加速電圧を、６０〜９０ｋＶの範囲、例え
ば、８０ｋＶとし、ドーピングガスとして、フォスフィ
ン（ＰＨ₃）を用い、さらに、リン元素のドーズ量を１
×１０¹⁵〜８×１０¹⁵ｃｍ^-2の範囲、例えば、２×１０
¹⁵ｃｍ^-2とした。

【００５０】この工程において、酸化シリコン膜４上に
形成されたゲート電極５及び酸化物層６がマスクとして
働き、ゲート電極５及び酸化物層６が形成されていない
結晶性のシリコン半導体膜３の領域に、不純物が注入さ
れて、後述の工程を経てＴＦＴにおけるソース領域７及
びドレイン領域９となる（いずれも図１（ｄ）参照）。
一方、ゲート電極５の直下の結晶性のシリコン半導体層
３の領域は、不純物が注入されない領域となり、後述の
工程を経てＴＦＴにおけるチャネル領域８（図１（ｄ）
参照）となる。

【００５１】なお、同一基板上に、Ｎ型ＴＦＴとＰ型Ｔ
ＦＴとを相補的に構成した半導体装置を作製する場合に
は、Ｎ型またはＰ型となるそれぞれの不純物を注入する
際のマスクとなるフォトレジストをそれぞれ形成して、
それぞれのフォトレジストに対して、選択的に不純物を
ドーピングすれば、Ｎ型とＰ型の不純物領域をそれぞれ
形成することができる不純物の導入後、窒素雰囲気中に
おいて、５５０℃の温度条件で４時間にわたる熱処理を
行うことにより、イオン注入した不純物を活性化する。

【００５２】次に、図１（ｄ）に示すように、基板全面
にわたって、プラズマＣＶＤ法によって、６００ｎｍの
厚さの酸化シリコン膜１０を層間絶縁膜として、ガラス
基板１の全体にわたって形成した後、この酸化シリコン
膜１０からシリコン半導体膜３のソース領域７及びドレ
イン領域９に達するコンタクトホールをそれぞれ形成す
る。その後、形成された各コンタクトホールに、金属材
料、例えば、窒化チタンとアルミニウムとの多層膜によ
ってＴＦＴのソース領域７及びドレイン領域９にそれぞ
れ導電するソース電極１１及びドレイン電極１２を形成
する。これにより、ＴＦＴが形成される。

【００５３】なお、形成されたＴＦＴを液晶表示装置等
の画素スイッチング素子として用いる場合には、金属材
料からなるソース電極１１及びドレイン電極１２の代わ
りに、ＩＴＯ等からなる画素電極を形成する。

【００５４】このようにして得られた半導体装置は、ゲ
ート電極５を形成する前に高圧条件下で、水蒸気アニー
ルを行うことにより、結晶性のシリコン半導体膜３及び
酸化シリコン膜４に含まれる欠陥及びダングリングボン
ドが低減される。しかも、結晶性のシリコン半導体膜３
におけるゲート絶縁膜である酸化シリコン膜４に接する
上面側の一部が酸化されることにより、結晶性のシリコ
ン半導体膜３と酸化シリコン膜４との界面特性が改善さ
れ、この界面部分における欠陥及びダングリングボンド
が低減された良質の半導体膜を有するＴＦＴとなる。

【００５５】本発明の半導体装置と、高圧条件下での水
蒸気アニールを行わない従来の方法により形成された半
導体層を有する半導体装置とを図２の表に示す。

【００５６】図２の表によると、本発明の半導体装置
は、従来法による半導体装置に比較して、移動度、閾値
電圧Ｖｔｈ、サブスレッシュホールド値Ｓともに優れて
おり、閾値電圧Ｖｔｈのバラツキも低減されており、同
一基板上に均一な特性を有する半導体装置となってい
る。

【００５７】

【発明の効果】本発明の半導体素子の製造方法は、ゲー
ト電極を形成する前に高圧条件下で、水蒸気アニールを
行うために、結晶性のシリコン半導体膜及びゲート絶縁
膜に含まれる欠陥及びダングリングボンドが低減される
とともに、結晶性のシリコン半導体膜におけるゲート絶
縁膜に接する上面側の一部が酸化される。これにより、
結晶性のシリコン半導体膜とゲート絶縁膜との界面特性
に優れ、この界面部分における欠陥及びダングリングボ
ンドが低減された良質の半導体膜を有する半導体素子が
得られる。

【００５８】本発明の半導体素子の製造方法を用いて製
造された半導体素子は、各半導体素子の結晶性のシリコ
ン半導体膜とゲート絶縁膜との界面特性に優れているた
めに、移動度、閾値電圧、サブスレッシュホールド特性
値のそれぞれについて優れている。さらに、このような
半導体素子が同一基板上に複数形成された半導体装置で
は、各半導体素子間の閾値電圧のバラツキが低減され
る。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は、それぞれ、本発明の半導体
素子の製造方法を工程毎に説明する断面図である。

【図２】本発明の半導体素子を形成した半導体装置と従
来の半導体素子を形成した半導体装置との移動度、閾値
電圧、サブスレッシュホールド特性値、閾値電圧のばら
つきを比較した表である。

【符号の説明】

１ガラス基板２下地膜３シリコン半導体膜４酸化シリコン膜５ゲート電極６酸化物層７ソース領域８チャネル領域９ドレイン領域１０酸化シリコン膜１１ソース電極１２ドレイン電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F052 AA02 AA11 AA17 BB07 CA04 CA10 DA02 DB03 EA16 FA06 FA19 JA01 5F058 BA20 BB04 BC02 BF07 BH03 BJ01 5F110 AA08 AA12 AA17 AA19 AA30 BB02 CC02 DD02 DD13 EE03 EE34 EE44 FF02 FF09 FF23 FF30 FF36 GG02 GG13 GG25 GG35 GG45 HJ01 HJ04 HJ12 HJ23 HL01 HL03 HL07 HL11 HM14 NN04 NN23 NN35 NN72 PP01 PP03 PP05 PP10 PP13 PP29 PP34 QQ11

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する基板上にアモルファス
状のシリコン半導体膜を形成する工程と、該アモルファス状のシリコン半導体膜に、該シリコン半
導体膜の結晶化を助長する触媒元素を導入する工程と、該触媒元素が導入されたアモルファス状のシリコン半導
体膜を加熱して結晶化する工程と、該結晶性のシリコン半導体を覆うゲート絶縁膜を形成す
る工程と、該ゲート絶縁膜が形成された基板を水蒸気を含む１気圧
以上の雰囲気中で、６００℃以下の温度で加熱処理する
工程と、該ゲート絶縁膜上にゲート電極を形成する工程と、を包含することを特徴とする半導体素子の製造方法。
【請求項２】前記基板は、ガラス基板である、請求項
１に記載の半導体素子の製造方法。
【請求項３】前記加熱処理工程は、１０〜２０ａｔｍ
の圧力範囲で行われる、請求項１に記載の半導体素子の
製造方法。
【請求項４】前記アモルファス状のシリコン半導体膜
を結晶化する工程は、加熱処理後のレーザアニール処理
を含む、請求項３に記載の半導体素子の製造方法。
【請求項５】前記アモルファス状のシリコン半導体膜
を結晶化する工程は、５４０〜６００℃の温度範囲によ
る加熱処理を含む、請求項１に記載の半導体素子の製造
方法。
【請求項６】前記アモルファス状のシリコン半導体膜
は、２５〜８０ｎｍの範囲の膜厚に形成される、請求項
１に記載の半導体素子の製造方法。
【請求項７】前記アモルファス状のシリコン半導体膜
に導入される触媒元素は、１×１０¹⁶ａｔｏｍｓ／ｃｍ
³以下の濃度である、請求項１に記載の半導体素子の製
造方法。
【請求項８】前記触媒元素は、ニッケル、コバルト、
パラジウム、白金、銅、銀、インジウム、錫、アルミニ
ウムおよびアンチモンのいずれかから一種または複数種
である、請求項１に記載の半導体素子の製造方法。
【請求項９】前記触媒元素は、少なくともニッケルを
含んでいる、請求項８に記載の半導体素子の製造方法。
【請求項１０】請求項１に記載の製造方法によって製
造される半導体素子。
【請求項１１】請求項１０に記載の半導体素子が、同
一基板上に複数形成されている半導体装置。