JP4409620B2 - 演算処理装置、キャッシュメモリ制御装置及び制御方法 - Google Patents
演算処理装置、キャッシュメモリ制御装置及び制御方法 Download PDFInfo
- Publication number
- JP4409620B2 JP4409620B2 JP2008501580A JP2008501580A JP4409620B2 JP 4409620 B2 JP4409620 B2 JP 4409620B2 JP 2008501580 A JP2008501580 A JP 2008501580A JP 2008501580 A JP2008501580 A JP 2008501580A JP 4409620 B2 JP4409620 B2 JP 4409620B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- unit
- output
- buffer unit
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0855—Overlapped cache accessing, e.g. pipeline
- G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1056—Simplification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
102 MIデータRAM
103 バイパス経路部
104 セレクタ
105 入出力制御部
106 監視部
107−1、107−2 CPUコア
107a−1、107a−2 L1キャッシュ
108 データレジスタ部
108a MIDQ
108b WBDQ
108c MODQ
108d RDQ
109 MIB
110 書込制御部
111 L2キャッシュ
Claims (9)
- 演算処理を行う演算処理部を有するとともに、バスを介して記憶装置に接続される演算処理装置において、
データを記憶するキャッシュメモリと、
前記バスを介して、前記記憶装置からデータを受信するバス制御部と、
前記バス制御部が受信したデータを保持する第1のバッファ部と、
前記第1のバッファ部が保持するデータのうち、前記キャッシュメモリに書き込むデータを保持する第2のバッファ部と、
前記第2のバッファ部を監視し、前記第2のバッファ部の空きを検出する監視部と、
前記監視部が前記第2のバッファ部の空きを検出した場合、前記第1のバッファ部が保持するデータを、前記第2のバッファ部に書き込ませる書込制御部と
を有することを特徴とする演算処理装置。 - 前記監視部の制御により、前記バス制御部の入出力制御を行う入出力制御部と、
前記バス制御部が出力するデータと前記第1のバッファ部が出力するデータとを入力し、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータ又は前記第1のバッファ部が出力するデータのいずれかを選択して、前記第2のバッファ部に出力する選択部と
をさらに有することを特徴とする請求項1記載の演算処理装置。 - 前記選択部は、
前記監視部が前記第2のバッファ部の空きを検出し、かつ、前記第1のバッファ部にデータが保持されていない場合、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータを選択して、前記第2のバッファ部に出力することを特徴とする請求項2記載の演算処理装置。 - バスを介して記憶装置に接続されるとともに、データを記憶するキャッシュメモリを制御するキャッシュメモリ制御装置において、
前記バスを介して、前記記憶装置からデータを受信するバス制御部と、
前記バス制御部が受信したデータを保持する第1のバッファ部と、
前記第1のバッファ部が保持するデータのうち、前記キャッシュメモリに書き込むデータを保持する第2のバッファ部と、
前記第2のバッファ部を監視し、前記第2のバッファ部の空きを検出する監視部と、
前記監視部が前記第2のバッファ部の空きを検出した場合、前記第1のバッファ部が保持するデータを、前記第2のバッファ部に書き込ませる書込制御部と
を有することを特徴とするキャッシュメモリ制御装置。 - 前記監視部の制御により、前記バス制御部の入出力制御を行う入出力制御部と、
前記バス制御部が出力するデータと前記第1のバッファ部が出力するデータとを入力し、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータ又は前記第1のバッファ部が出力するデータのいずれかを選択して、前記第2のバッファ部に出力する選択部と
をさらに有することを特徴とする請求項4記載のキャッシュメモリ制御装置。 - 前記選択部は、
前記監視部が前記第2のバッファ部の空きを検出し、かつ、前記第1のバッファ部にデータが保持されていない場合、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータを選択して、前記第2のバッファ部に出力することを特徴とする請求項5記載のキャッシュメモリ制御装置。 - バスを介して記憶装置に接続されるとともに、データを記憶するキャッシュメモリを制御するキャッシュメモリ制御装置の制御方法において、
前記キャッシュメモリ制御装置が有するバス制御部が、前記バスを介して、前記記憶装置からデータを受信するステップと、
前記キャッシュメモリ制御装置が有する第1のバッファ部が、前記バス制御部が受信したデータを保持するステップと、
前記キャッシュメモリ制御装置が有する監視部が、前記キャッシュメモリ制御装置が有し前記第1のバッファ部に接続される第2のバッファ部を監視し、前記第2のバッファ部の空きを検出するステップと、
前記監視部が前記第2のバッファ部の空きを検出した場合、前記キャッシュメモリ制御装置が有する書込制御部が、前記第1のバッファ部が保持するデータを、前記第2のバッファ部に出力させるステップと
を有することを特徴とする制御方法。 - 前記キャッシュメモリ制御装置が有する入出力制御部が、前記監視部の制御により、前記バス制御部の入出力制御を行うステップと、
前記キャッシュメモリ制御装置が有する選択部が、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータ又は前記第1のバッファ部が出力するデータのいずれかを選択して、前記第2のバッファ部に出力するステップと
をさらに有することを特徴とする請求項7記載の制御方法。 - 前記選択部は、
前記監視部が前記第2のバッファ部の空きを検出し、かつ、前記第1のバッファ部にデータが保持されていない場合、前記入出力制御部が出力する選択信号に基づき、前記バス制御部が出力するデータを選択して、前記第2のバッファ部に出力することを特徴とする請求項8記載の制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2006/303622 WO2007097030A1 (ja) | 2006-02-27 | 2006-02-27 | キャッシュ制御装置およびキャッシュ制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007097030A1 JPWO2007097030A1 (ja) | 2009-07-09 |
JP4409620B2 true JP4409620B2 (ja) | 2010-02-03 |
Family
ID=38437089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008501580A Expired - Fee Related JP4409620B2 (ja) | 2006-02-27 | 2006-02-27 | 演算処理装置、キャッシュメモリ制御装置及び制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8312218B2 (ja) |
EP (2) | EP1990730B1 (ja) |
JP (1) | JP4409620B2 (ja) |
WO (1) | WO2007097030A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103810122B (zh) * | 2013-12-24 | 2017-03-22 | 苏州国芯科技有限公司 | 用于嵌入式***的高速缓存器 |
CN103810116B (zh) * | 2013-12-24 | 2017-06-20 | 苏州国芯科技有限公司 | 用于嵌入式***的指令存储装置 |
CN103810117B (zh) * | 2013-12-24 | 2017-03-22 | 苏州国芯科技有限公司 | 处理器用指令存储*** |
CN107959694B (zh) * | 2016-10-14 | 2021-04-06 | 中兴通讯股份有限公司 | 数据同步缓存的方法和装置 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5837633B2 (ja) | 1979-07-23 | 1983-08-17 | 富士通株式会社 | バッフア・メモリ記憶制御方式 |
JPS6320639A (ja) | 1986-07-15 | 1988-01-28 | Nec Corp | メモリアクセス制御装置 |
JPS6320640A (ja) | 1986-07-15 | 1988-01-28 | Nec Corp | メモリアクセス制御装置 |
JPH0769862B2 (ja) | 1988-02-12 | 1995-07-31 | 日本電気株式会社 | キャッシュメモリ装置 |
JPH0322053A (ja) * | 1989-06-20 | 1991-01-30 | Fujitsu Ltd | ムーブ・イン・バッファ制御方式 |
JPH03116345A (ja) * | 1989-09-29 | 1991-05-17 | Nec Ibaraki Ltd | データ処理装置 |
JPH04153751A (ja) * | 1990-10-17 | 1992-05-27 | Fujitsu Ltd | バッファ記憶制御方式 |
US5454093A (en) * | 1991-02-25 | 1995-09-26 | International Business Machines Corporation | Buffer bypass for quick data access |
JP2637320B2 (ja) * | 1991-10-04 | 1997-08-06 | 富士通株式会社 | バッファ記憶制御方式 |
JP3093446B2 (ja) | 1992-06-16 | 2000-10-03 | 富士通株式会社 | 情報処理装置 |
JPH06222990A (ja) * | 1992-10-16 | 1994-08-12 | Fujitsu Ltd | データ処理装置 |
US5668971A (en) * | 1992-12-01 | 1997-09-16 | Compaq Computer Corporation | Posted disk read operations performed by signalling a disk read complete to the system prior to completion of data transfer |
US6219773B1 (en) * | 1993-10-18 | 2001-04-17 | Via-Cyrix, Inc. | System and method of retiring misaligned write operands from a write buffer |
KR970010368B1 (ko) * | 1994-01-18 | 1997-06-25 | 삼성전자 주식회사 | 캐시라인 리프레이스장치 및 방법 |
JP3174211B2 (ja) * | 1994-01-25 | 2001-06-11 | 富士通株式会社 | バッファストレイジのムーブイン制御方法 |
JP3490502B2 (ja) | 1994-08-01 | 2004-01-26 | 富士通株式会社 | メモリ制御装置 |
US5737550A (en) * | 1995-03-28 | 1998-04-07 | Advanced Micro Devices, Inc. | Cache memory to processor bus interface and method thereof |
US6507898B1 (en) * | 1997-04-30 | 2003-01-14 | Canon Kabushiki Kaisha | Reconfigurable data cache controller |
US6055649A (en) * | 1997-11-19 | 2000-04-25 | Texas Instruments Incorporated | Processor test port with scan chains and data streaming |
WO1999049395A1 (fr) | 1998-03-23 | 1999-09-30 | Hitachi, Ltd. | Controleur de memoire tampon |
JP2003122632A (ja) * | 2001-10-17 | 2003-04-25 | Nec Corp | キャッシュデータ登録システム及び登録方法 |
JP3845043B2 (ja) * | 2002-06-28 | 2006-11-15 | 富士通株式会社 | 命令フェッチ制御装置 |
US7739451B1 (en) * | 2002-12-27 | 2010-06-15 | Unisys Corporation | Method and apparatus for stacked address, bus to memory data transfer |
-
2006
- 2006-02-27 EP EP06714759.5A patent/EP1990730B1/en not_active Expired - Fee Related
- 2006-02-27 WO PCT/JP2006/303622 patent/WO2007097030A1/ja active Application Filing
- 2006-02-27 JP JP2008501580A patent/JP4409620B2/ja not_active Expired - Fee Related
- 2006-02-27 EP EP10174845.7A patent/EP2261804B1/en not_active Expired - Fee Related
-
2008
- 2008-08-26 US US12/230,244 patent/US8312218B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
EP1990730B1 (en) | 2017-09-27 |
EP2261804B1 (en) | 2019-08-07 |
US20080320223A1 (en) | 2008-12-25 |
WO2007097030A1 (ja) | 2007-08-30 |
US8312218B2 (en) | 2012-11-13 |
EP1990730A4 (en) | 2009-07-08 |
EP2261804A1 (en) | 2010-12-15 |
EP1990730A1 (en) | 2008-11-12 |
JPWO2007097030A1 (ja) | 2009-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11803486B2 (en) | Write merging on stores with different privilege levels | |
US8788759B2 (en) | Double-buffered data storage to reduce prefetch generation stalls | |
JP2020191122A (ja) | ノンブロッキング高性能トランザクションクレジットシステムを備えるマルチコアバスアーキテクチャ | |
US20070220361A1 (en) | Method and apparatus for guaranteeing memory bandwidth for trace data | |
US7447845B2 (en) | Data processing system, processor and method of data processing in which local memory access requests are serviced by state machines with differing functionality | |
US8352712B2 (en) | Method and system for specualtively sending processor-issued store operations to a store queue with full signal asserted | |
US20090100206A1 (en) | Memory and I/O Bridge | |
US9052910B2 (en) | Efficiency of short loop instruction fetch | |
CN104221005B (zh) | 用于从多线程发送请求至加速器的机制 | |
US8190825B2 (en) | Arithmetic processing apparatus and method of controlling the same | |
US20080140934A1 (en) | Store-Through L2 Cache Mode | |
CN116880773B (zh) | 一种内存扩展装置及数据处理方法、*** | |
US20070260754A1 (en) | Hardware Assisted Exception for Software Miss Handling of an I/O Address Translation Cache Miss | |
JP5499987B2 (ja) | 共有キャッシュメモリ装置 | |
JP4409620B2 (ja) | 演算処理装置、キャッシュメモリ制御装置及び制御方法 | |
JPH10232828A (ja) | 連想式キャッシュ | |
US7882309B2 (en) | Method and apparatus for handling excess data during memory access | |
US20090006777A1 (en) | Apparatus for reducing cache latency while preserving cache bandwidth in a cache subsystem of a processor | |
EP2128771B1 (en) | Method and apparatus for controlling cache memory | |
EP1668513B1 (en) | Cache bank interface unit | |
US8327079B2 (en) | Cache memory control device and pipeline control method | |
JP4173858B2 (ja) | 命令キャッシュ、及びメモリ競合を低減する方法 | |
US7089364B2 (en) | System and method to stall dispatch of gathered store operations in a store queue using a timer | |
EP1431878A2 (en) | Shared write buffer in a peripheral interface and method of operating | |
JP2005508549A (ja) | アンキャッシュ素子のための帯域幅の向上 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090605 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090811 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091009 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091111 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4409620 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |