JP4409056B2 - Lsi,lsiを搭載した電子装置、デバッグ方法、lsiのデバッグ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIの内部回路の挙動の不正取得を防止するためのセキュリテイ機能を有するLSI,電子装置、LSIのデバッグ方法、電子装置のデバッグ方法及びデバッグ装置に関する。
【0002】
電子商取引等あらゆる分野で、よりセキュリティーの高い装置が求められている。このため、あらゆる方法で装置の逆解析(リバースエンジニアリング)を防ぐ方法が考案されてきた。しかし、これらの試みにもかかわらず、裏ROM等が作成され、装置の開発者の不本意な用途に悪用される事が絶えない。このため、装置の動作そのものが、第三者に解析不能なシステムが求められている。
【0003】
【従来の技術】
図9は、従来技術の説明図である。図9に示すように、LSI110には、CPU200と周辺回路300と、これらを接続するバス600とが設けられている。このLSI110では、CPU200が、周辺回路300からデータ、プログラムを取得し、データ処理して、データを周辺回路300に出力する。
【0004】
一方、このLSI110を使用して、装置を開発する場合には、CPU200の処理状況を、直接モニタし、プログラム等の検証を行う。周辺回路300の出力データをモニタする検証方法も行われるが、出力に到るCPU200の挙動は、出力データからは解明できない。
【0005】
このため、CPU200に別のバス500を介しデバッグI/F(インタフェイス)回路400が設けられている。LSI110外部のデバッグコントローラ100は、このデバッグI/F400に接続し、クロックCLKを供給し、信号SINを入力し、出力SOUTを得る。
【0006】
このデバッグI/F回路400は、装置の開発時に、CPU200の挙動(プログラムカウンタ、レジスタ等の内容)を取得するのに、利用され、装置がフィールドに出荷された場合には、障害発生時、装置の診断時に、同様に利用される。
【0007】
このような、デバッグI/F400からのアクセスに対しては、従来は、セキュリテイ機能を設けていない。
【0008】
【発明が解決しようとする課題】
従来の通常のセキュリティを要しない装置では、デバッグI/F端子は未使用時/使用時にかかわらず、外部から見えており第3者による利用に対して全く無防備である。このため、フィールドへ出荷された装置場合には、第3者がデバッグI/F端子を用いる事で,中央処理装置(CPU)の挙動を正確に逆解析する事が容易にでき、セキュリティー上無防備であるという問題がある。
【0009】
従って、従来の装置では、デバッグI/F機能を設けたCPUを装置が用いている場合には、第三者に分析の手がかりを与える事になる。例えば、デバッグI/F機能付きのCPUを用いたPOSレジスタの場合には、デバッグI/Fのデバッグユニットとパソコン等を接続する事で,パスワードや暗号鍵等のデータですら容易に探し出す事が可能である。
【0010】
従って、本発明の目的は、デバッグI/Fの利用を制限して、第3者の不正な逆解析を防止するためのLSI,電子装置、デバッグ方法及びデバッグ装置を提供するにある。
【0011】
本発明の他の目的は、LSI内のデバッグI/F回路と外部端子との間に認証ロジックを設け、デバッグI/Fの利用に制限を設けるためのLSI,電子装置、デバッグ方法及びデバッグ装置を提供するにある。
【0012】
更に、本発明の他の目的は、LSI内のデバッグI/F回路と外部端子との間に認証ロジックを解析することを防止するためのLSI,電子装置、デバッグ方法及びデバッグ装置を提供することにある。
【0013】
更に、本発明の他の目的は、デバッグI/Fの利用を制限した第3者の不正な逆解析を、検出するためのLSI,電子装置、デバッグ方法、デバッグ方法及びデバッグ装置を提供するにある。
【0014】
【課題を解決するための手段】
この目的の達成のため、本発明のLSIは、CPUと周辺回路とを内部バスで接続して構成した内部回路と、前記CPUにデバッグバスで接続され、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有し、前記認証回路は、前記CPUから前記内部バスを介し、前記送信鍵を受信し、前記デバッグ端子から受信したクロックに同期して、前記デバッグ端子から前記外部に送信する送信回路と、前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信し、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記デバッグI/F回路の動作を許可するデバッグ認証回路とを有する。
【0015】
本発明の電子装置は、CPUと周辺回路とを内部バスで接続して構成した内部回路と、前記CPUにデバッグバスで接続され、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有し、前記認証回路は、前記CPUから前記内部バスを介し、前記送信鍵を受信し、前記デバッグ端子から受信したクロックに同期して、前記デバッグ端子から前記外部に送信する送信回路と、前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信し、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記デバッグI/F回路の動作を許可するデバッグ認証回路とを有するLSIを搭載した。
【0016】
本発明のデバッグ方法は、デバッグI/F回路の起動時に、前記外部に送信鍵を送信するステップと、前記外部から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可するステップとを有し、前記送信ステップは、CPUと周辺回路とを内部バスで接続して構成した前記内部回路の前記CPUから前記内部バスを介し、前記送信鍵を送信回路に書き込むステップと、前記デバッグ端子から受信したクロックに同期して、前記送信回路が、前記デバッグ端子から前記外部に前記送信鍵を送信するステップとを有し、前記動作を許可するステップは、前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信回路に書き込むステップと、前記受信回路が、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記CPUとデバッグバスで接続された前記デバッグI/F回路の動作を許可するステップとを有する。
【0017】
本発明のデバッグ装置は、CPUと周辺回路とを内部バスで接続して構成した内部回路と、前記CPUにデバッグバスで接続され、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有し、前記認証回路は、前記CPUから前記内部バスを介し、前記送信鍵を受信し、前記デバッグ端子から受信したクロックに同期して、前記デバッグ端子から前記外部に送信する送信回路と、前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信し、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記デバッグI/F回路の動作を許可するデバッグ認証回路とを有するLSIをデバッグするデバッグ装置であって、デバッグユニットと前記デバッグI/F回路の間に設けられ、前記送信鍵を受信し、所定のキーで暗号化して、前記受信信号を送信する識別装置を有する。
【0018】
デバッグI/F回路とデバッグ端子の間に認証回路を設けたため、第3者のデバッグI/Fを利用して、内部回路の動きをリバースエンジニアリングする等の不正行為から内部回路を守る事ができ,従来の装置よりもより高いセキュリティを保つ事ができる。
【0019】
又、識別装置3とLSI2とのセットでセキュリテイを実現するため、物理的接続と認証アルゴリズムにより、セキュリテイを行うため、高いセキュリテイが可能となる。また、PC5による不正解析も困難である。
【0020】
又、本発明のデバッグ方法では、前記認証ステップは、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除するステップを有する。本発明のLSIでは、前記認証回路は、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除する。このため、認証しても、既存のリセットの解除により、実現できる。
【0021】
更に、本発明のLSIでは、前記認証回路は、前記送信鍵を所定のキーで暗号化した認証鍵を生成し、前記受信信号と前記認証鍵とを照合する。本発明のデバッグ方法では、前記認証ステップは、前記送信鍵を所定のキーで暗号化した認証鍵を生成し、前記受信信号と前記認証鍵とを照合するステップを有する。暗号化するため、より高いセキュリテイが可能となる。
【0022】
本発明のLSIでは、前記認証回路は、前記動作許可の時間待ちを行う。本発明のデバッグ方法では、前記認証ステップは、前記動作許可の時間待ちを行うステップを有する。シリアルデータ鍵の判定前後に、タイマーを用いて、一致判定終了後の時間待ちをする。このため、第3者が、何らかの暗号鍵データを入力しても、認証結果(リセット)を得るまで時間がかかる。これにより、第3者による不正なデバッグI/F利用を防ぎ、また何度もリトライする際に莫大な時間がかかる。
【0023】
本発明のLSIでは、前記認証回路は、前記送信鍵を乱数により生成することにより、送信するシリアルデータ(送信鍵)を起動の毎に、乱数をベースにすることで、毎回異なる送受信データとして、解析を困難としている。
【0024】
【発明の実施の形態】
以下、本発明を、LSI,電子装置、他の実施の形態に分けて、説明する。
【0025】
[LSI]
図1は、本発明の一実施の形態のLSI及びデバッグ機構のブロック図であり、図2は、その認証処理の説明図、図3は、正当使用時の動作説明図、図4は、不正使用時の動作説明図である。
【0026】
図1において、2はCPU付きシステムLSIであり、本発明によるデバッグI/F利用認証回路が設けられている。1はLSI2内部のデバッグI/Fを利用するための外部デバッグコントローラである。3は識別装置であり、LSI2とデバッグコントローラ1の間に挿入して用いられ、LSI2内部の認証回路と連動し、認証を行う。
【0027】
LSI2は、デバッグI/F回路2−1と、CPU2−2と、I/F回路2−1とCPU2−2を接続するデバッグバス4−1と、CPUバス4−2に接続された周辺回路2−12とを有する。周辺回路2−12は、LSIの用途により異なるが、例えば、図6以下で説明する電子マネー決済用回路である。
【0028】
本発明の実施の形態では、このCPUバス4−2に認証回路が設けられている。認証回路の構成を説明する。
【0029】
ポート4−2は、バス4−2からCPU2−2の書き込みデータを受ける。レジスタ2−5は、CPU2−2の生成したデバッグI/F利用送信鍵を格納する。レジスタ2−8は、CPU2−2の生成した認証鍵を格納する。送信回路2−4は、識別装置3によって供給されているクロックに同期してレジスタ2−5の送信鍵を送信する。シフトレジスタ2−6は、識別装置2からの返送された暗号鍵を受信する。
【0030】
一致検出回路2−9は、シフトレジスタ2−6の暗号鍵とレジスタ2−8の認証鍵と比較して、一致を検出する。タイマー回路2−7は、一致検出回路2−9の一致検出出力に応じて、クロックの計数を開始し、一定時間後、内部のデバッグI/F回路2−1へのリセット信号を解除する信号を生成する。リセットゲート2−11は、リセット解除信号により、リセット信号のデバッグI/F回路2−1への入力を解除する。受信許可ゲート2−10は、送信回路2−4からの受信許可信号に応じて、信号入力端子SINからのデータを取り込むシフトレジスタ2−6をイネーブルにする。
【0031】
次に、識別装置3には、鍵送受信回路3−1が設けられている。鍵送受信回路3−1は、識別装置3の電源が投入された時に、クロックを送信し、前述の送信鍵を受信して、あらかじめ決めておいたキーで暗号化して、暗号鍵を送信する。
【0032】
次に、デバッグI/Fが利用可能となる動作手順を図1、図2により説明する。図1に示すように、デバッグI/Fを利用するデバッグコントローラ1を、識別装置3を介しLSI2に接続する。
【0033】
▲1▼まず,LSI2と識別装置3の電源を投入し起動する。すると、識別装置3よりLSI2のデバッグI/F2−1へクロックが供給される。同時にLSI2内では,CPU2−2が起動し,ファームウェアによりデバッグI/F利用送信鍵と認証鍵を生成し、バス4−2、ポート2−3を介しレジスタ2−5、2−8に書き込む。この時、送信鍵は乱数をベースに生成し、認証鍵は送信鍵をあらかじめ決めておいたキーを用いて暗号化して生成する。
【0034】
▲2▼鍵が書き込まれると、識別装置3によって供給されているクロックに同期して、送信回路2−4が送信鍵を送信する。
【0035】
▲3▼送信鍵を識別装置3内の鍵送受信回路3−1が受信して、あらかじめ決めておいたキーで暗号化して、暗号鍵を送信する。この時のキーは、先程LSI2内のファームウェアによって用いたキーと同一のものである。
【0036】
▲4▼LSI2では、返送された暗号鍵をシフトレジスタ2−6にて受信し、一致検出回路2−9にて、レジスタ2−8の認証鍵と比較して、一致していた場合のみ、タイマー回路2−7へ一致検出を伝える。タイマー回路2−7では、一定時間待ってから、ゲート2−11による内部のデバッグI/F2−1へのリセット信号を解除する。
【0037】
こうして初めて、LSI2のデバッグI/F回路2−1が利用可能となる。即ち、デバッグコントローラ1からリセット信号をLSI2に送信し、デバッグI/F回路2−1をリセットし、デバッグI/F回路2−1を利用して、CPU2−2にアクセスできる。
【0038】
図3に示すように、LSI提供メーカーは、装置開発メーカーに、LSI2と識別装置3とを提供する。LSI2の暗号化キーと、識別装置3の暗号化キーとは、同一のものである。装置開発メーカーは、LSI2をターゲットボード7に搭載し、装置の開発を行う。
【0039】
デバッグを行う場合には、LSI2に識別装置3を接続し、識別装置3にデバッグコントローラ1、PCインタフェイスボード6、パーソナルコンピュータ5を接続する。識別装置3を間に入れると、前述の認証シーケンスが働き、リセットが解除されることで、PC5上のデバッガーが,デバッグI/F回路2−1を利用できるようになる。又、装置をフィールドに出荷した後も、識別装置3を接続することにより、PC5上のデバッガーが利用できるようになる。
【0040】
一方、図4に示すように、識別装置3をつながない場合には、LSI2のデバッグI/F回路2−1はリセットを解除されず、PC5のデバッガーは、LSI2のCPU2−2をアクセス出来ない。例えば、装置のフィールドへの出荷後、第3者のデバッグI/Fを利用して、CPU2−2内部の動きをリバースエンジニアリングする等の不正行為からCPU2−2を守る事ができ,従来の装置よりもより高いセキュリティを保つ事ができる。
【0041】
即ち、従来のパスワードの認証等のセキュリテイ手法では、パスワードが漏れると、機能を発揮しなし、リトライにより、パスワードを解明しやすい。従って、多数のユーザーに提供されるLSI2のセキュリテイ機構として、不向きである。この実施の形態では、識別装置3とLSI2とのセットでセキュリテイを実現するため、物理的接続と認証アルゴリズムにより、セキュリテイを行うため、高いセキュリテイが可能となる。また、PC5による不正解析も困難である。
【0042】
又、前述の利用認証機能は、暗号化アルゴリズムのため、巧妙な不正者は、認証機構の存在を知り、暗号化鍵(データ)のリトライにより解析を試みる場合がある。この実施の形態では、この解析を困難にするため、次の手法を採用している。
【0043】
第1に、シリアルデータ鍵の判定後に、タイマー2−7を用いて、一致判定終了後の時間待ちをする。このため、第3者が、図4の接続で、何らかの暗号鍵データを入力しても、認証結果(リセット)を得るまで時間がかかる。これにより、第3者による不正なデバッグI/F利用を防ぎ、また何度もリトライする際に莫大な時間がかかる。
【0044】
第2に、送信するシリアルデータ(送信鍵)を起動の毎に、乱数をベースにすることで、毎回異なる送受信データとして、解析を困難としている。
【0045】
第3に、シフトレジスタの受信動作を、送信鍵の送信後、一定時間とし、1回の起動時に、1回の受信しかしないようにし、繰り返しデータを入力しても受け付けないため、解析を困難としている。
【0046】
次に、図5により、本発明の他の実施の形態の認証処理を説明する。
【0047】
▲1▼まず,LSI2と識別装置3の電源を投入し起動すると、識別装置3よりLSI2のデバッグI/F2−1へクロックが供給される。同時にLSI2内では,CPU2−2が起動し,前述のように、ファームウェアによりデバッグI/F利用送信鍵と認証鍵を生成し、バス4−2、ポート2−3を介しレジスタ2−5、2−8に書き込む。
【0048】
▲2▼鍵が書き込まれると、識別装置3によって供給されているクロックに同期して、送信回路2−4が送信鍵を送信する。
【0049】
▲3▼送信鍵を識別装置3内の鍵送受信回路3−1が受信して、あらかじめ決めておいたキーで暗号化して、暗号鍵を送信する。この時のキーは、先程LSI2内のファームウェアによって用いたキーと同一のものである。識別装置3では、暗号鍵にユーザーIDを付加し、LSI2に送信する。
【0050】
▲4▼LSI2では、返送された暗号鍵をシフトレジスタ2−6にて受信し、一致検出回路2−9にて、レジスタ2−8の認証鍵と比較して、一致していた場合のみ、タイマー回路2−7へ一致検出を伝える。タイマー回路2−7では、一定時間待ってから、ゲート2−11の内部のデバッグI/F2−1へのリセット信号の入力を解除する。又、ユーザーIDは、ログされる。このため、万一、送信鍵の情報が漏れた際に、ログされたユーザーIDから、どのユーザーから漏れたかを特定できる。
【0051】
この実施の形態において、識別装置3で、受信した送信鍵とユーザーIDとをキーで暗号化する方法を採用することにより、ユーザーIDが容易に変更されることを防止できる。
[電子装置]
次に、前述のシステムLSI2を搭載した電子装置を説明する。図6は、システムLSI2の適用例の説明図であり、図7は、この適用例でのLSI2の周辺回路の構成図、図8は、電子装置の説明図である。
【0052】
図6に示すものでは、システムLSI2は、カード決済用LSIであり、デビットカード決済機能40、クレジットカード決済機能41、電子マネー決済機能42、その他のサービス機能43を有する。このため、LSI2には、ICカードリーダ/ライタ30と、磁気カードリーダ31と、表示及びキー32とが接続される。又、必要に応じて、レシートプリンタ33が接続される。これらの決済機能40〜43は、LSI2のCPU2−2のプログラムの実行により、実現される。
【0053】
従って、このLSI2を搭載することにより、各種の電子装置50〜57に、カード決済機能を付与できる。これらの電子装置は、例えば、POS用リーダ/ライタ50、統合端末51、モバイル端末52、ATM(自動テラーマシン)53、自動販売機54、PDA(パーソナル機器)55、携帯電話56、PC(パーソナルコンピュータ)57である。
【0054】
このカード決済のためのLSI2の周辺回路2−12を、図7により、説明する。周辺回路2−12は、スマートカードコントローラ60と、MS制御回路61と、LCD制御回路62と、マトリクスKB制御回路63と、メモリコントローラ64と、シリアル入出力ポート69〜72とを有する。図7では、前述のLSI2は、ターゲットボード7に搭載された状態を示し、LSI2を説明の簡単のため、CPU2−2と周辺回路2−12(60−64、69−72)のみ示してある。勿論、デバッグI/F2−1,認証回路を有する。
【0055】
スマートカードコントローラ60は、ICカードリーダ/ライタ30を介しICカード(スマートカードという)のデータのリード/ライトを行う。MS制御回路61は、MS(磁気ストライプ)リーダ31の制御を行う。LCD制御回路62は、LCD(液晶デイスプレイ)32−1の表示制御を行う。マトリクスKB制御回路63は、テンキー32−2の入力を認識する。メモリコントローラ64は、ボード7上の各種メモリ(ROM65、SRAM66、FLASH67、SDRAM68)との入出力制御を行う。シリアルポート69〜72は、シリアルデータの入出力を行うため、ボード7のドライバ73〜75に接続される。これらは、いずれもCPUバス4−2に接続される。
【0056】
図8は、決済用LSIが搭載された電子装置のシステム構成図であり、POSシステムを示している。ネットワーク35に、ストアコントローラ20と、複数のPOS10が接続されている。POS10には、ICカードリーダ/ライタ30が接続されている。ストアコントローラ20と、複数のPOS10とには、前述の決済用LSI(IFDという)2が設けられ、決済データを直接やりとりする。
【0057】
顧客のICカード34−1は、IFD2を介しPOS用ICカード34−2と交信し、POS用ICカード34−2は、IFD2,ターミナルコントローラ11、ネットワーク35、ターミナルコントローラ11、IFD2を介しストアコントローラ20のICカード34−2と交信する。
【0058】
例えば、ICカードで電子決済を行う場合には、顧客のICカード34−1のデータは、IFD2を介しPOS用ICカード34−2に格納される。その後、POS用ICカード34−2の格納データは、IFD2,ターミナルコントローラ11、ネットワーク35、ターミナルコントローラ11、IFD2を介しストアコントローラ20のICカード34−2に格納される。
【0059】
このシステムでは、IFD2により、電子決済データのルートがクローズしているため、決済データ(パスワード、口座番号、残高等)が漏れるおそれがないため、安全性が高い。
【0060】
しかし、前述のように、デバッグI/Fを利用して、CPU2−2にアクセスすれば、決済データ(パスワード、口座番号、残高等)を不正取得でき、悪用されるおそれがある。従って、本発明の認証機構は、このような用途に特に有効である。
【0061】
[他の実施の形態]
上述の実施の態様の他に、本発明は、次のような変形が可能である。
(1)前述の実施の形態では、認証により、リセット信号を解除しているが、デバッグI/F2−1のクロック入力側に、ゲートを設け、認証により、クロック入力を許可するようにしても良い。
(2)前述の実施の形態では、一致判定後、タイマーで時間待ちしたが、一致判定前に、タイマーで判定の時間待ちをおこなうこともできる。
(3)一致判定により、不一致を検出した場合には、これを周辺回路に通知すると良い。これにより、周辺回路は、不正アクセスと判定し、例えば、セキュリテイの必要なデータを消去する等の処置をとることができる。
(4)システムLSIをカード決済用で説明したが、他の用途のものに用いても良い。
(5)CPUのデバッグI/Fで説明したが、他の回路のデバッグI/Fに適用できる。
【0062】
以上、本発明を実施の形態により説明したが、本発明の主旨の範囲内で種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【0063】
(付記)
(付記1)内部回路と、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有することを特徴とするLSI。
【0064】
(付記2)前記認証回路は、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除することを特徴とする付記1のLSI。
【0065】
(付記3)前記認証回路は、前記送信鍵を所定のキーで暗号化した認証鍵を生成し、前記受信信号と前記認証鍵とを照合することを特徴とする付記1のLSI。
【0066】
(付記4)前記認証回路は、前記動作許可の時間待ちを行うことを特徴とする付記1のLSI。
【0067】
(付記5)前記認証回路は、前記送信鍵を乱数により生成することを特徴とする付記1のLSI。
【0068】
(付記6)内部回路と、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と照合し、前記デバッグI/F回路の動作を許可する認証回路とを有するLSIを搭載したことを特徴とする電子装置。
【0069】
(付記7)前記認証回路は、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除することを特徴とする付記6の電子装置。
【0070】
(付記8)前記認証回路は、前記送信鍵を所定のキーで暗号化した認証鍵を生成し、前記受信信号と前記認証鍵とを照合することを特徴とする付記6の電子装置。
【0071】
(付記9)前記認証回路は、前記動作許可の時間待ちを行うことを特徴とする付記6の電子装置。
【0072】
(付記10)前記認証回路は、前記送信鍵を乱数により生成することを特徴とする付記6の電子装置。
【0073】
(付記11)デバッグI/F回路を利用して、外部から内部回路をデバッグするデバッグ方法において、前記デバッグI/F回路の起動時に、前記外部に送信鍵を送信するステップと、前記外部から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可するステップとを有することを特徴とするデバッグ方法。
【0074】
(付記12)前記認証ステップは、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除するステップを有することを特徴とする付記11のデバッグ方法。
【0075】
(付記13)前記認証ステップは、前記送信鍵を所定のキーで暗号化した認証鍵を生成し、前記受信信号と前記認証鍵とを照合するステップを有することを特徴とする付記11のデバッグ方法。
【0076】
(付記14)前記認証ステップは、前記動作許可の時間待ちを行うステップを有することを特徴とする付記11のデバッグ方法。
【0077】
(付記15)前記送信ステップは、前記送信鍵を乱数により生成するステップを有することを特徴とする付記11のデバッグ方法。
【0078】
(付記16)デバッグ装置と前記デバッグI/F回路の間に設けられた識別装置が、前記送信鍵を受信し、所定のキーで暗号化して、前記受信信号を送信するステップを、更に有することを特徴とする付記11のデバッグ方法。
【0079】
(付記17)内部回路と、外部から前記内部回路をデバッグするためのデバッグI/F回路と、前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と照合し、前記デバッグI/F回路の動作を許可する認証回路とを有するLSIをデバッグするデバッグ装置であって、デバッグユニットと前記デバッグI/F回路の間に設けられ、前記送信鍵を受信し、所定のキーで暗号化して、前記受信信号を送信する識別装置を有することを特徴とするデバッグ装置。
【0080】
【発明の効果】
以上説明したように、本発明によれば、次の効果を奏する。
【0081】
デバッグI/F回路とデバッグ端子の間に認証回路を設けたため、第3者のデバッグI/Fを利用して、内部回路の動きをリバースエンジニアリングする等の不正行為から内部回路を守る事ができ、従来の装置よりも高いセキュリテイを保つ事ができる。又、CPUを含む内部回路の保護のため、CPUが送信鍵、認証鍵を生成し、認証回路にセットするだけで、内部回路との接続なく、認証回路が、自動動作するため、かかる認証動作時に、CPU等への不正なアクセスを防止できる。
【0082】
又、識別装置3とLSI2とのセットでセキュリテイを実現するため、物理的接続と認証アルゴリズムにより、セキュリテイを行うため、高いセキュリテイが可能となる。また、PC5による不正解析も困難である。
【図面の簡単な説明】
【図1】本発明の一実施の形態のLSIのブロック図である。
【図2】図1の認証処理の説明図である。
【図3】図1のLSIのデバッグ方法の説明図である。
【図4】図1のLSIの不正アクセス防止の説明図である。
【図5】図1の他の認証処理の説明図である。
【図6】図1のLSIを搭載した電子装置の説明図である。
【図7】図1の周辺回路のブロック図である。
【図8】図6のLSIを搭載したPOSシステムの構成図である。
【図9】従来技術の説明図である。
【符号の説明】
1 デバッグコントローラ
2 LSI
3 識別装置
2−1 デバッグI/F回路
2−2 CPU
2−3〜2−11 認証回路
2−12 周辺回路
Claims (10)
- CPUと周辺回路とを内部バスで接続して構成した内部回路と、
前記CPUにデバッグバスで接続され、外部から前記内部回路をデバッグするためのデバッグI/F回路と、
前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有し、
前記認証回路は、
前記CPUから前記内部バスを介し、前記送信鍵を受信し、前記デバッグ端子から受信したクロックに同期して、前記デバッグ端子から前記外部に送信する送信回路と、
前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信し、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記デバッグI/F回路の動作を許可するデバッグ認証回路とを有することを
特徴とするLSI。 - 前記認証回路は、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除する
ことを特徴とする請求項1のLSI。 - 前記認証回路は、前記比較動作後、前記動作許可の時間待ちを行う
ことを特徴とする請求項1のLSI。 - 前記認証回路は、前記受信信号の受信動作を、前記送信鍵送信後、一定時間内で且つ一回のみとする
ことを特徴とする請求項1のLSI。 - CPUと周辺回路とを内部バスで接続して構成した内部回路と、
前記CPUにデバッグバスで接続され、外部から前記内部回路をデバッグするためのデバッグI/F回路と、
前記デバッグI/F回路とデバッグ端子との間に設けられ、前記デバッグI/F回路の起動時に、前記デバッグ端子から外部に送信鍵を送信し、前記デバッグ端子から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可する認証回路とを有し、
前記認証回路は、
前記CPUから前記内部バスを介し、前記送信鍵を受信し、前記デバッグ端子から受信したクロックに同期して、前記デバッグ端子から前記外部に送信する送信回路と、
前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信し、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記デバッグI/F回路の動作を許可するデバッグ認証回路とを有するLSIを搭載したことを
特徴とする電子装置。 - デバッグI/F回路を利用して、外部から内部回路をデバッグするデバッグ方法において、
前記デバッグI/F回路の起動時に、前記外部に送信鍵を送信するステップと、
前記外部から受信した信号と前記送信鍵とから認証を行い、前記デバッグI/F回路の動作を許可するステップとを有し、
前記送信ステップは、
CPUと周辺回路とを内部バスで接続して構成した前記内部回路の前記CPUから前記内部バスを介し、前記送信鍵を送信回路に書き込むステップと、
前記デバッグ端子から受信したクロックに同期して、前記送信回路が、前記デバッグ端子から前記外部に前記送信鍵を送信するステップとを有し、
前記動作を許可するステップは、
前記CPUから前記内部バスを介し、前記送信鍵を所定のキーで暗号化した認証鍵を受信回路に書き込むステップと、
前記受信回路が、前記デバッグ端子から受信した信号と前記認証鍵とを比較して、認証を行い、前記CPUとデバッグバスで接続された前記デバッグI/F回路の動作を許可するステップとを有する
ことを特徴とするデバッグ方法。 - 前記認証ステップは、前記動作の許可のため、前記デバッグI/F回路へのリセット信号を解除するステップを有する
ことを特徴とする請求項6のデバッグ方法。 - 前記認証ステップは、前記比較動作後、前記動作許可の時間待ちを行うステップを有する
ことを特徴とする請求項6のデバッグ方法。 - 前記認証ステップは、前記受信信号の受信動作を、前記送信鍵送信後、一定時間内で且つ一回のみとする
ことを特徴とする請求項6のデバッグ方法。 - デバッグ装置と前記デバッグI/F回路の間に設けられた識別装置が、前記送信鍵を受信し、所定のキーで暗号化して、前記受信信号を送信するステップを、更に有する
ことを特徴とする請求項6のデバッグ方法。
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