JP4406999B2 - Group III nitride compound semiconductor manufacturing method and group III nitride compound semiconductor device - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、III族窒化物系化合物半導体の製造方法に関する。特に、横方向エピタキシャル成長（ＥＬＯ）成長を用いる、III族窒化物系化合物半導体の製造方法に関する。尚、III族窒化物系化合物半導体とは、例えばAlN、GaN、InNのような２元系、Al_xGa_1-xN、Al_xIn_1-xN、Ga_xIn_1-xN（いずれも0＜x＜1）のような３元系、Al_xGa_yIn_1-x-yN（0＜x＜1, 0＜y＜1, 0＜x+y＜1）の４元系を包括した一般式Al_xGa_yIn_1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1）で表されるものがある。なお、本明細書においては、特に断らない限り、単にIII族窒化物系化合物半導体と言う場合は、伝導型をｐ型あるいはｎ型にするための不純物がドープされたIII族窒化物系化合物半導体をも含んだ表現とする。
【従来の技術】
【０００２】
III族窒化物系化合物半導体は、例えば発光素子とした場合、発光スペクトルが紫外から赤色の広範囲に渡る直接遷移型の半導体であり、発光ダイオード(LED)やレーザダイオード(LD)等の発光素子に応用されている。また、そのバンドギャップが広いため、他の半導体を用いた素子よりも高温において安定した動作を期待できることから、ＦＥＴ等トランジスタへの応用も盛んに開発されている。また、ヒ素(As)を主成分としていないことで、環境面からも様々な半導体素子一般への開発が期待されている。このIII族窒化物系化合物半導体では、通常、サファイアを基板として用い、その上に形成している。
【０００３】
【発明が解決しようとする課題】
しかしながら、サファイア基板上にIII族窒化物系化合物半導体を形成すると、サファイアとIII族窒化物系化合物半導体との格子定数のミスフィットにより転位が発生し、このため素子特性が良くないという問題がある。このミスフィットによる転位は半導体層を縦方向（基板面に垂直方向）に貫通する貫通転位であり、III族窒化物系化合物半導体中に10⁹cm^-2程度の転位が伝搬してしまうという問題がある。これは組成の異なるIII族窒化物系化合物半導体各層を最上層まで伝搬する。これにより例えば発光素子の場合、ＬＤの閾値電流、ＬＤ及びＬＥＤの素子寿命などの素子特性が良くならないという問題があった。また、他の半導体素子としても、欠陥により電子が散乱することから、移動度（モビリティ）の低い半導体素子となるにとどまっていた。これらは、他の基板を用いる場合も同様であった。
【０００４】
これについて、図１２の模式図で説明する。図１２は、基板９１と、その上に形成されたバッファ層９２と、更にその上に形成されたIII族窒化物系化合物半導体層９３を示したものである。基板９１としてはサファイアなど、バッファ層９２としては窒化アルミニウム(AlN)などが従来用いられている。窒化アルミニウム(AlN)のバッファ層９２は、サファイア基板９１とIII族窒化物系化合物半導体層９３とのミスフィットを緩和させる目的で設けられているものであるが、それでも転位の発生を０とすることはできない。この転位発生点９００から、縦方向（基板面に垂直方向）に貫通転位９０１が伝播し、それはバッファ層９２、III族窒化物系化合物半導体層９３をも貫いていく。こうして、III族窒化物系化合物半導体層９３の上層に、所望の様々なIII族窒化物系化合物半導体を積層して半導体素子を形成しようとすると、III族窒化物系化合物半導体層９３の表面に達した転位９０２から、半導体素子を貫通転位が更に縦方向に伝搬していくこととなる。このように、従来の技術では、III族窒化物系化合物半導体層を形成する際、転位の伝搬を阻止できないという問題があった。
【０００５】
又、近年、貫通転位を防止するために、横方向成長を用いる技術が開発されている。これは、サファイア基板、又は、III族窒化物系化合物半導体層上に一部ストライプ状の窓の形成された酸化シリコン、タングステン等からなるマスクを形成して、窓部の半導体を核として、マスク上に横方向成長させるものである。
さらに、ペンディオＥＬＯと呼ばれるように、横方向成長部分が基板に対して浮いて形成される成長方法も開発されている。
ところが、マスクを用いるＥＬＯ成長の場合には、マスクが結晶成長の核となる窓の部分よりも高いために、結晶成長は窓部の半導体を核として縦方向に一旦成長した後、マスクを回り込むようにマスク上で横方向成長するものである。このため、マスクの角部での転位、歪みの発生が多く、この部分で発生した貫通転位が貫通転位の減少を抑制しているという問題がある。
又、ペンディオＥＬＯにおいても、結晶成長の核となる層の上面には、マスクが形成されているので、このマスクの上に回り込み成長する時に、角部で同様に貫通転位が発生するという問題がある。
【０００６】
本発明は上記の課題を解決するためになされたものであり、その目的は、貫通転位の発生を抑制したIII族窒化物系化合物半導体を製造することである。特に、マスクを用いたＥＬＯ成長の欠点を改良することである。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、請求項１に記載の発明は、基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、基板上に、少なくとも１層のIII族窒化物系化合物半導体から成る基底層を成長させる工程と、最上層を第１のIII族窒化物系化合物半導体とする前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基板の面を底部に露出させるよう段差を設ける工程と、段差の前記底部である基板の面上に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第１のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第２のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とする。
また、請求項２の発明は、基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、前記基板上に、複層であって、AlN、Al _x Ga _1-x N又はAl _x Ga _y In _1-x-y N（x≠0）から成る層を含み、最上層をGaN から成る第１のIII族窒化物系化合物半導体とする基底層を成長させる工程と、前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基底層のうちのAlN、Al _x Ga _1-x N又はAl _x Ga _y In _1-x-y N（x≠0）からなる層を底部に露出させるよう段差を設ける工程と、前記段差の前記底部に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第１のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第２のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とする。
尚、本明細書で基底層とは、単層のIII族窒化物系化合物半導体層の場合と、III族窒化物系化合物半導体層を少なくとも１層含む多重層を一括して表現するために用いる。また、ここで島状態とは、エッチングにより形成された段差の上段の様子を概念的に言うものであって、必ずしも各々が分離した領域を言うものでなく、ウエハ上全体をストライプ状又は格子状に形成するなどのように極めて広い範囲において段差の上段が連続していても良いものとする。また、段差の側面とは必ずしも基板面及びIII族窒化物系化合物半導体表面に対して垂直となるものを言うものでなく、斜めの面でも良い。この際、段差の底部に底面の無い、断面がＶ字状のものでも良い。これらは特に言及されない限り以下の請求項でも同様とする。
【０００８】
また、請求項３に記載の発明は、請求項１に記載のIII族窒化物系化合物半導体の製造方法において、前記マスクは、その上にIII族窒化物系化合物半導体のエピタキシャル成長が阻害される物質から成ることを特徴とする。
【０００９】
また、請求項４に記載の発明は、段差の側面は、略全部が｛１１−２０｝面であることを特徴とする。
【００１０】
また、請求項５に記載の発明は、第１のIII族窒化物系化合物半導体と第２のIII族窒化物系化合物半導体とが同組成であることを特徴とする。尚、ここで同組成とは、ドープ程度の差（モル比１パーセント未満の差）は無視するものとする。
【００１１】
また、請求項６に記載の発明は、マスクは、シリコン酸化膜、シリコン窒化膜、或いは、タングステン、窒化チタン膜その他の導電性のマスクであることを特徴とする。
【００１２】
また、請求項７に記載の発明は、請求項１乃至請求項６のいずれか１項に記載の製造方法により製造したIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に形成されたことを特徴とするIII族窒化物系化合物半導体素子である。
【００１３】
また、請求項８に記載の発明は、請求項１乃至請求項６のいずれか１項に記載の製造方法により製造したIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に、異なるIII族窒化物系化合物半導体層を積層することにより得られることを特徴とするIII族窒化物系化合物半導体発光素子である。
【００１４】
また、請求項９に記載の発明は、請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体の製造方法に加えて、横方向エピタキシャル成長した部分の上層以外を略全部除去することにより、III族窒化物系化合物半導体層を得ることを特徴とするIII族窒化物系化合物半導体の製造方法である。
【００１５】
また、請求項１０に記載の発明は、請求項９の方法により得られたIII族窒化物系化合物半導体基板である。
【作用及び発明の効果】
【００１６】
本発明のIII族窒化物系化合物半導体の製造方法の概略を図１を参照しながら説明する。尚、図１では、従属請求項の説明及び理解を助けるため基板１及びバッファ層２を有する図を示しているが、本発明は、縦方向に貫通転位を有するIII族窒化物系化合物半導体から、縦方向の貫通転位の軽減された領域を有するIII族窒化物系化合物半導体層を得るものであり、バッファ層２は本発明に必須の要素ではない。以下、基板１面上に、バッファ層２を介して形成された、縦方向（基板面に垂直方向）に貫通転位を有する第１のIII族窒化物系化合物半導体層３１を用いて本発明を適用する例で、本発明の作用効果の要部を説明する。
【００１７】
図１の（ａ）のように、第１のIII族窒化物系化合物半導体層３１を点状、ストライプ状又は格子状等の島状態にエッチングし、段差を設けて底部に基板１の面が露出するよう形成する。次に、この基板１の露出面にマスク４を形成する。このマスク４の上面４ａを第１のIII族窒化物系化合物半導体層３１の上面３１ａよりも低くする。こうして、段差の上段の上面３１ａ及び側面３１ｂを核として、第２のIII族窒化物系化合物半導体３２を縦及び横方向エピタキシャル成長させることで段差部分を埋めつつ、又は、マスク４の上面４ａとの間に隙間を形成しつつ、上方にも成長させることができる。このとき第２のIII族窒化物系化合物半導体３２が横方向エピタキシャル成長した部分の上部は、III族窒化物系化合物半導体層３１が有する貫通転位の伝搬が抑制され、埋められ又は橋かけられた段差部分に貫通転位の軽減された領域を作ることができる（請求項１）。これにより、段差の側面を核として、直ちに、横方向成長が実現されることになる。即ち、従来のマスクを用いたＥＬＯでは、マスクの方が結晶成長の核となる部分よりもマスクの厚さの分だけ厚い。その結果、結晶成長は、先ず、このマスクの厚さを補うだけ縦方向に成長して、その後に、マスクの上面に回り込み、横方向に成長することになる。この結果、マスクの角部での回り込みにより結晶に歪みがかかり、転位発生の原因となっている。本発明では、まず、このようなマスク上の回り込み成長ではなく、マスク上には直ちに横方向に第２のIII族窒化物系化合物半導体３２が成長するので、歪みが結晶にかからないため、転位の発生がない。マスク４上には回り込みによる成長ではないために、マスク４と第２のIII族窒化物系化合物半導体３２との結合はないか、弱いと考えられ、マスク４からの歪みを受けることがない。さらに、マスクと第２のIII族窒化物系化合物半導体３２との間には隙間を形成して成長させることも可能である。隙間を形成して成長させた場合には、さらに、マスクからの歪みを完全に遮断することが可能となり、より、高品質な結晶を得ることが可能となる。又、マスク上に回り込み成長させる従来のＥＬＯ成長は、両側の核から成長してきた層が中央部で合体するが、この時、両側の結晶軸が微妙にチルトしていることが知られている。このチルトの発生は、マスク４と第２のIII族窒化物系化合物半導体３２との間に隙間を形成することで、防止することが可能となる。これにより、従来よりも、より高品質な横方向成長層を得ることができる。
【００１８】
横方向成長する部分は、貫通転位が縦方向に伝搬しない。III族窒化物系化合物半導体層３１及びバッファ層２と第２のIII族窒化物系化合物半導体３２とはエピタキシャル成長により不連続面がほとんど無いならば、タングステン等導電体をマスクにする場合には、絶縁体等によるマスクを有するものと比較して、縦方向（基板１面の法線方向）へ電流を流す際、不連続部分により抵抗が生じることが無い。また、構造的にも安定したものとすることができる。
【００１９】
このとき、段差部分を埋めるか、段差を架橋する第２のIII族窒化物系化合物半導体３２が、段差の下段の底部である基板１から縦方向にエピタキシャル成長しないか、又は極めて遅いならば、段差の側面から横方向にエピタキシャル成長して向かい合う段差の側面からの横方向エピタキシャル成長面と合体する方が圧倒的に早い。この時、段差を埋めか又は架橋する部分のIII族窒化物系化合物半導体３２上部には、下層からの貫通転位が全く伝搬しない。又、段差の側面は、必ずしも垂直であることは必要ではないが、垂直とした場合には、この側面の貫通転位密度は極めて低い。従って、この貫通転位密度の極めて低い側面から横方向成長させるのであるから、横方向成長領域の貫通転位密度は著しく減少する。この結果、極めて良質な結晶領域とすることができる。横方向成長した部分は図１（ｃ）に示すように、両側からのエピタキシャル成長が合体することになり、さらに成長を続けると、基板面一様に厚く成長した第２のIII族窒化物系化合物半導体３２が得られる。尚、段差の底部の面は基板である必要はない。バッファ層２の上面で露出させても、第１のIII族窒化物系化合物半導体３１のある深さでエッチングを停止させて、この半導体層３１の中間面を露出させても良い。さらに、少なくとも第１のIII族窒化物系化合物半導体３１を有する基底層を構成している複数の層の任意層の中間面を底部として露出させても良い。
【００２０】
マスクには、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiO_x)、窒化珪素(SiN_x)、酸化チタン(TiO_X)、酸化ジルコニウム(ZrO_X)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。マスク上に第２のIII族窒化物系化合物半導体３２が縦成長し難い物質を用いれば良い（請求項２、５）。
【００２１】
上記の様な速い横方向エピタキシャル成長は、III族窒化物系化合物半導体層３１の段差の側面が｛１１−２０｝面であるとき容易に実現可能である（請求項３）。このとき例えば横方向エピタキシャル成長中の成長面の少なくとも上部を｛１１−２０｝面のまま保つことができる。また、第１のIII族窒化物系化合物半導体と第２のIII族窒化物系化合物半導体とが同組成であるならば、速い横方向エピタキシャル成長は容易に実現可能である（請求項４）。
【００２２】
以上のような方法により、第１のIII族窒化物系化合物半導体層３１から伝搬する貫通転位を抑制し構造的に安定な第２のIII族窒化物系化合物半導体３２を形成することができる。尚、図１では基板面に垂直な側面を持つ段差を形成するものを示したが、本発明はこれに限られず、段差の側面は斜めの面でも良い。この際、段差の底部に底面の無い、断面がＶ字状のもので、この上にマスクが形成されていても良い。これらは以下の説明でも同様である。
【００２３】
上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に素子を形成することで、欠陥の少ない、移動度の大きい層を有する半導体素子とすることができる（請求項６）。
【００２４】
上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に発光素子を形成することで、素子寿命、或いはＬＤの閾値の改善された発光素子とすることができる（請求項７）。
【００２５】
また、上記の工程で得られたIII族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層のみをその他の層から分離することで、転位等結晶欠陥の著しく抑制された結晶性の良いIII族窒化物系化合物半導体を得ることができる（請求項８、９）。又、結晶性の良いIII族窒化物系化合物半導体基板を得ることができる。尚「略全部除去」とは、製造上の簡便さから、一部貫通転位の残った部分を含んでいたとしても本発明に包含されることを示すものである。
尚、上記のように形成された第２のIII族窒化物系化合物半導体層のうち横方向成長した領域のみを残して、結晶成長の核となっていた領域をエッチングして、基板を露出させたり、上述したように基底層の中間面を露出させて、上記の横方向成長を繰り返して実行しても良い。即ち、その露出面にマスクが結晶成長の核となる層よりも低くした状態で、このマスクの上に第２の横方向成長をさせても良い。この場合には、第２の横方向成長において結晶成長の核となる結晶が横方向成長で形成されたものであるので、極めて貫通転位密度が低いので、この結晶を核として横方向成長する層もさらに貫通転位密度が低いものとなる。このようにして、基板面上一様に横方向成長したIII族窒化物系化合物半導体を得ることが可能となる。これらの横方向成長の繰り返し回数は任意である。
【００２６】
【発明の実施の形態】
図１に本発明のIII族窒化物系化合物半導体の製造方法の実施の形態の一例の概略を示す。図１では、基板１を露出させる例を示している。基板１上にバッファ層２と、第１のIII族窒化物系化合物半導体層３１とを形成し、トレンチ状にエッチングをする（図１の（ａ））。この際、エッチングにより段差が生じ、エッチングされなかった面を上段として、側面及び段差の底部（下段面）が形成される。側面は例えば｛１１−２０｝面である。次に、この段差の低部にのみ、マスク４を段差の上段３１ａから高くならない厚さに形成する。この形成は、一様にマスクをスパッタリング等で形成した後、フォトリフグラフィにより他の部分を除去する形成方法がある。又、段差の上段３１ａにレジストを塗布して、一様にマスクを形成して、このレジストを剥離させるというリフトオフ法も使用できる。
【００２７】
次に横方向エピタキシャル成長する条件で、段差の側面及び上面を核として第２のIII族窒化物系化合物半導体３２のエピタキシャル成長を行う。有機金属成長法を用いれば、成長面を｛１１−２０｝面に保ったまま横方向エピタキシャル成長が容易に可能である。こうして、段差の側面の横方向成長が生じるならば、第２のIII族窒化物系化合物半導体３２のその部分については、マスク４からの貫通転位が伝搬しない（図１の（ｂ））。こうして、段差の両側面の横方向成長がエッチングされた部分の上方で合体するよう、エッチング形状と横方向エピタキシャル成長条件とを設定することで、エッチングされた上部の第２のIII族窒化物系化合物半導体３２には貫通転位が抑制された領域を形成することができる（図１の（ｃ））。図１（ｂ）の横方向成長工程において、成長温度と圧力及び供給する原料のIII／V比を最適化することで、横方向成長を縦方向成長よりも極めて速くすることが可能である。
【００２８】
また、図２のように、基底層として基板上に形成されたバッファ層、及びこのバッファ層上にエピタキシャル成長したIII族窒化物系化合物半導体層を１周期として、複数周期形成された層を横方向成長の結晶の核として使用するものでも良い。図２では、バッファ層２１、III族窒化物系化合物半導体層２２、バッファ層２３、III族窒化物系化合物半導体層３１をこの順に形成し、III族窒化物系化合物半導体層３１をエッチングして段差の底部にバッファ層２３が露出する例を示している。この例では、このバッファ層２３の上に、マスク４が残された第１のIII族窒化物系化合物半導体層３１の上面３１ａよりも出ない厚さに形成される。更には、図２の（ａ）のような工程の段階で、III族窒化物系化合物半導体層３１の厚さより深いエッチングをして段差の底部がバッファ層２１とし、このバッファ層２１の上にIII族窒化物系化合物半導体層３１の上面から出ない厚さでマスク４を形成する製造方法（図３）でも良い。いずれも段差の下段上方に形成されるIII族窒化物系化合物半導体層３２は、主に段差の上段の最上層のIII族窒化物系化合物半導体層３１を核とした横方向エピタキシャル成長により形成され、縦方向に伝搬する貫通転位の抑制された領域とすることができる。その他、効果はすでに述べた図１の場合と同様である。
【００２９】
上記の発明の実施の形態としては、次の中からそれぞれ選択することができる。
【００３０】
基板上にIII族窒化物系化合物半導体を順次積層を形成する場合は、基板としてはサファイア、シリコン(Si)、炭化ケイ素(SiC)、スピネル(MgAl₂O₄)、ZnO、MgOその他の無機結晶基板、リン化ガリウム又は砒化ガリウムのようなIII-V族化合物半導体あるいは窒化ガリウム(GaN)その他のIII族窒化物系化合物半導体等を用いることができる。
【００３１】
III族窒化物系化合物半導体層を形成する方法としては有機金属気相成長法（MOCVD又はMOVPE）が好ましいが、分子線気相成長法（MBE）、ハライド気相成長法（Halide VPE）、液相成長法（LPE）等を用いても良く、各層を各々異なる成長方法で形成しても良い。
【００３２】
例えばサファイア基板上にIII族窒化物系化合物半導体積層する際、結晶性良く形成させるため、サファイア基板との格子不整合を是正すべくバッファ層を形成することが好ましい。他の基板を使用する場合もバッファ層を設けることが望ましい。バッファ層としては、低温で形成させたIII族窒化物系化合物半導体Al_xGa_yIn_1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1）、より好ましくはAl_xGa_1-xN（0≦x≦1）が用いられる。このバッファ層は単層でも良く、組成等の異なる多重層としても良い。バッファ層の形成方法は、380〜420℃の低温で形成するものでも良く、逆に1000〜1180℃の範囲で、ＭＯＣＶＤ法で形成しても良い。また、ＤＣマグネトロンスパッタ装置を用いて、高純度金属アルミニウムと窒素ガスを原材料として、リアクティブスパッタ法によりAlNから成るバッファ層を形成することもできる。同様に一般式Al_xGa_yIn_1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1、組成比は任意）のバッファ層を形成することができる。更には蒸着法、イオンプレーティング法、レーザアブレーション法、ＥＣＲ法を用いることができる。物理蒸着法によるバッファ層は、200〜600℃で行うのが望ましい。さらに望ましくは300〜500℃であり、さらに望ましくは350〜450℃である。これらのスパッタリング法等の物理蒸着法を用いた場合には、バッファ層の厚さは、100〜3000Åが望ましい。さらに望ましくは、100〜400Åが望ましく、最も望ましくは、100〜300Åである。多重層としては、例えばAl_xGa_1-xN（0≦x≦1）から成る層とGaN層とを交互に形成する、組成の同じ層を形成温度を例えば600℃以下と1000℃以上として交互に形成するなどの方法がある。勿論、これらを組み合わせても良く、多重層は３種以上のIII族窒化物系化合物半導体Al_xGa_yIn_1-x-yN（0≦x≦1, 0≦y≦1,
0≦x+y≦1）を積層しても良い。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を１周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【００３３】
バッファ層及び上層のIII族窒化物系化合物半導体は、III族元素の組成の一部は、ボロン(B)、タリウム(Tl)で置き換えても、また、窒素(N)の組成一部をリン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)で置き換えても本発明を実質的に適用できる。また、これら元素を組成に表示できない程度のドープをしたものでも良い。例えば組成にインジウム(In)、ヒ素(As)を有しないIII族窒化物系化合物半導体であるAl_xGa_1-xN（0≦x≦1）に、アルミニウム(Al)、ガリウム(Ga)よりも原子半径の大きなインジウム(In)、又は窒素(N)よりも原子半径の大きなヒ素(As)をドープすることで、窒素原子の抜けによる結晶の拡張歪みを圧縮歪みで補償し結晶性を良くしても良い。この場合はアクセプタ不純物がIII族原子の位置に容易に入るため、ｐ型結晶をアズグローンで得ることもできる。このようにして結晶性を良くすることで本願発明と合わせて更に貫通転位を１００乃至１０００分の１程度にまで下げることもできる。バッファ層とIII族窒化物系化合物半導体層とが２周期以上で形成されている基底層の場合、各III族窒化物系化合物半導体層に主たる構成元素よりも原子半径の大きな元素をドープすると更に良い。なお、発光素子として構成する場合は、本来III族窒化物系化合物半導体の２元系、若しくは３元系を用いることが望ましい。
【００３４】
ｎ型のIII族窒化物系化合物半導体層を形成する場合には、ｎ型不純物として、Si、Ge、Se、Te、C等IV族元素又はVI族元素を添加することができる。また、ｐ型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等II族元素又はIV族元素を添加することができる。これらを複数或いはｎ型不純物とｐ型不純物を同一層にドープしても良い。
【００３５】
横方向エピタキシャル成長としては成長面が基板に垂直となるものが望ましいが、基板に対して斜めのファセット面のまま成長するものでも良い。この際、段差の底部に底面の無い、断面がＶ字状のものでも良い。垂直面であれば、貫通転位密度が極めて小さいので、横方向成長領域の結晶性が向上する。又、傾斜したファセット面であれば、貫通転位が曲げられて、横方向成長領域にも貫通転位が形成されるが、その上に厚く形成すると縦方向には伸びないため、この横方向領域に厚く形成された層は貫通転位密度が低い。
【００３６】
横方向エピタキシャル成長としては、横方向エピタキシャル成長面の少なくとも上部と基板面とは垂直であることがより望ましく、更にはいずれもIII族窒化物系化合物半導体の｛１１−２０｝面であることがより望ましい。
【００３７】
エッチングする際は、深さと幅の関係から、横方向エピタキシャル成長により塞がれるか、又は、架橋されるように段差を設ける。
【００３８】
基底層を複層として、例えば、AlN、Al_xGa_1-xN又はAl_xGa_yIn_1-x-yN（x≠0）からなる層とし、第１のIII族窒化物系化合物半導体をGaNとするならば、AlN、Al_xGa_1-xN又はAl_xGa_yIn_1-x-yN（x≠0）からなる層は、Cl₂、BCl₃などの塩素を含むプラズマエッチングの際ストッパ層として働くので、段差の深さを調整するのに好都合である。バッファ層とIII族窒化物系化合物半導体層を任意周期繰り返した基底層の最も上のバッファ層として、この層を露出させるようにエッチングさせる時も同様である。これにより、マスクからの縦方向成長を抑えて第１のIII族窒化物系化合物半導体層側面からの横方向成長を促進させる条件を容易に設定することができる。これは、段差の設計をも容易とし、段差の深さを浅いものとすることも可能である。浅い場合には、第１のIII族窒化物系化合物半導体層の上面から成長して横方向に成長する成長過程が支配的になると考えられる。いずれにしても、マスク上では横方向成長が可能である。
【００３９】
基板上に積層するIII族窒化物系化合物半導体層の結晶軸方向が予想できる場合は、III族窒化物系化合物半導体層のａ面（｛１１−２０｝面）又はｍ面（｛１−１００｝面）に垂直となるようストライプ状にマスク或いはエッチングを施すことが有用である。なお、島状、格子状等に、上記ストライプ及びマスクを任意に設計して良い。横方向エピタキシャル成長面は、基板面に垂直なものの他、基板面に対し斜めの角度の成長面でも良い。III族窒化物系化合物半導体層のａ面として（１１−２０）面を横方向エピタキシャル成長面とするには例えばストライプの長手方向はIII族窒化物系化合物半導体層のｍ面である（１−１００）面に垂直とする。例えば基板をサファイアのａ面又はｃ面とする場合は、どちらもサファイアのｍ面がその上に形成されるIII族窒化物系化合物半導体層のａ面と通常一致するので、これに合わせてエッチングを施す。点状、格子状その他の島状とする場合も、輪郭（側壁）を形成する各面が｛１１−２０｝面とすることが望ましい。
【００４０】
マスクは、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiO_x)、窒化珪素(SiN_x)、酸化チタン(TiO_X)、酸化ジルコニウム(ZrO_X)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。これらの成膜方法は蒸着、スパッタ、ＣＶＤ等の気相成長法の他、任意である。この材料は、第１のIII族窒化物系化合物半導体層を残すために使用するマスクにも使用することができる。尚、エッチンクに使用するマスクは横方向成長時には、除去して、第１のIII族窒化物系化合物半導体層の上面を露出させる。
【００４１】
エッチングをする場合は反応性イオンエッチング（ＲＩＥ）が望ましいが、任意のエッチング方法を用いることができる。基板面に垂直な側面を有する段差を形成するのでないものとして、異方性エッチングにより例えば段差の底部に底面の無い、断面がＶ字状のものを形成しても良い。
【００４２】
上記の貫通転位の抑制された領域を有するIII族窒化物系化合物半導体の、全体或いは貫通転位の抑制された領域を中心としてその上部にＦＥＴ、発光素子等の半導体素子を形成することができる。発光素子の場合は、発光層は多重量子井戸構造（ＭＱＷ）、単一量子井戸構造（ＳＱＷ）の他、ホモ構造、ヘテロ構造、ダブルヘテロ構造のものが考えられるが、ｐｉｎ接合或いはｐｎ接合等により形成しても良い。
【００４３】
上述の、貫通転位の抑制された領域を有するIII族窒化物系化合物半導体を、例えば基板１、バッファ層２及びエッチングにより段差を設けた貫通転位の抑制されていない部分を除去して、III族窒化物系化合物半導体基板とすることができる。この上にIII族窒化物系化合物半導体素子を形成することが可能であり、或いはより大きなIII族窒化物系化合物半導体結晶を形成するための基板として用いることができる。除去方法としては、メカノケミカルポリッシングの他、任意である。
【００４４】
以下、発明の具体的な実施例に基づいて説明する。実施例として発光素子をあげるが、本発明は下記実施例に限定されるものではなく、任意の素子に適用できるIII族窒化物系化合物半導体の製造方法を開示している。
【００４５】
本発明のIII族窒化物系化合物半導体は、有機金属化合物気相成長法（以下「MOVPE」と示す）による気相成長により製造された。用いられたガスは、アンモニア(NH₃)とキャリアガス(H₂又はN₂)とトリメチルガリウム（Ga(CH₃)₃，以下「TMG」と記す）とトリメチルアルミニウム（Al(CH₃)₃，以下「TMA」と記す）、トリメチルインジウム（In(CH₃)₃，以下「TMI」と記す）、シクロペンタジエニルマグネシウム（Mg(C₅H₅)₂、以下「Cp₂Mg」と記す）である。
【００４６】
〔第１実施例〕
本実施例の工程を図１に示す。有機洗浄及び熱処理により洗浄したａ面を主面とし、単結晶のサファイア基板１上に、温度を400℃まで低下させて、H₂を10L/min、NH₃を5L/min、TMAを20μmol/minで約3分間供給してAlNのバッファ層２を約40nmの厚さに形成した。次に、サファイア基板１の温度を1000℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを300μmol/minで導入し、膜厚約0.5μmのGaN層３１を形成した。
【００４７】
ハードベークレジストマスクを使用して、反応性イオンエッチング（ＲＩＥ）を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、GaN層３１の幅10μm、段差0.5μmの上段と、幅10μmの露出した基板１とが交互に形成された（図１の（ａ））。この時、深さ0.5μmの段差を形成する側面は、GaN層３１の｛１１−２０｝面とした。
【００４８】
次に、一様に二酸化シリコン膜(SiO₂)をスパッタで形成した。その後、レジストを塗布してフォトリフグラフ工程を経て、その二酸化シリコン膜を残す部分にレジストを残し、レジストで覆われていない部分をウエットエッチングした。これにより、図１（ａ）に示す構造のウエハが得られた。
【００４９】
次に、サファイア基板１の温度を1150℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを2μmol/minで導入し、GaN層３１の深さ0.5μmの段差を形成する側面である｛１１−２０｝面を核としてGaN層３２を横方向エピタキシャル成長により形成した。この時、段差の上面の縦成長はほとんどなく、底部であるマスク４からの縦成長は全くなかった（図１の（ｂ））。こうして主に｛１１−２０｝面を成長面とする横方向エピタキシャル成長により段差が埋められるか、マスク４との間に微小間隙を有した架橋構造が得られ、表面が平坦となった（図１の（ｃ））。こののち、H₂を20L/min、NH₃を10L/min、TMGを300μmol/minで導入し、GaN層３２を成長させ、GaN層３１とGaN層３２とを合計3μmの厚さとした。GaN層３２の、GaN層３１の深さ0.5μmの段差の底部上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【００５０】
〔第２実施例〕
本実施例では、図２のような多重層から成る基底層を用いた。有機洗浄及び熱処理により洗浄したａ面を主面とし、単結晶のサファイア基板１上に、温度を400℃まで低下させて、H₂を10L/min、NH₃を5L/min、TMAを20μmol/minで約3分間供給して第１のAlN層（第１の緩衝層）２１を約40nmの厚さに形成した。次に、サファイア基板１の温度を1000℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを300μmol/minで導入し、膜厚約0.3μmのGaN層（中間層）２２を形成した。次に温度を400℃まで低下させて、H₂を10L/min、NH₃を5L/min、TMAを20μmol/minで約3分間供給して第２のAlN層（第２の緩衝層）２３を約40nmの厚さに形成した。次に、サファイア基板１の温度を1000℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを300μmol/minで導入し、膜厚約0.5μmのGaN層３１を形成した。こうして、膜厚約40nmの第１のAlN層（第１の緩衝層）２１、膜厚約0.3μmのGaN層（中間層）２２、膜厚約40nmの第２のAlN層（第２の緩衝層）２３、膜厚約0.5μmのGaN層３１から成る基底層２０を形成した。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を１周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【００５１】
次にハードベークレジストマスクを使用して、反応性イオンエッチング（ＲＩＥ）を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、GaN層３１の幅10μm、段差0.5μmの上段と、幅10μmの露出した第２のAlN層２３（下段の底部）とが交互に形成された（図２）。この時、深さ0.5μmの段差を形成する側面は、GaN層３１の｛１１−２０｝面とした。
【００５２】
次に、上記した第１実施例と同様な方法により、第２のAlN層２３の上にマスク４を形成した。マスク４の厚さは、マスクがGaN層３１の上に出ることのない厚さである。
【００５３】
次に、サファイア基板１の温度を1150℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを2μmol/minで導入し、GaN層３１の深さ0.5μmの段差を形成する側面である｛１１−２０｝面を核としてGaN層３２を横方向エピタキシャル成長により形成した。この時、段差の上面からの縦方向成長はほとんどなかった。又、底部のマスク４の上には縦方向の成長はなかった。こうして主に｛１１−２０｝面を成長面とする横方向エピタキシャル成長により段差が埋められるか、架橋構造の横方向成長領域が得られ、表面が平坦となった。こののち、H₂を20L/min、NH₃を10L/min、TMGを300μmol/minで導入し、GaN層３２を成長させ、GaN層３１とGaN層３２とを合計3μmの厚さとした。GaN層３２の、GaN層３１の深さ0.5μmの段差の底部上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【００５４】
〔第３実施例〕
本実施例では、第２実施例と同様にサファイア基板１上に膜厚約40nmの第１のAlN層（第１の緩衝層）２１、膜厚約0.3μmのGaN層（中間層）２２、膜厚約40nmの第２のAlN層（第２の緩衝層）２３、膜厚約0.5μmのGaN層３１から成る基底層２０を形成したのち、約0.8μmのエッチングをして、GaN層３１を最上層とするの幅10μm、段差0.8μmの上段と、幅10μmの露出した第１のAlN層２１（下段の底部）とを交互に形成した（図３）。この時、深さ0.8μmの段差を形成する側面は、GaN層３１、第２のAlN層（第２の緩衝層）２３、GaN層（中間層）２２の｛１１−２０｝面とした。マスク４は第１のAlN層２１の上にGaN層３１の上に出ることがない厚さに形成されている。こうして主に｛１１−２０｝面を成長面とする横方向エピタキシャル成長を第２実施例と同様に行い、表面が平坦となったのち、GaN層３２を成長させ、GaN層３１とGaN層３２とを合計3μmの厚さとした。GaN層３２の、GaN層３１、第２のAlN層（第２の緩衝層）２３及びGaN層（中間層）２２の深さ約0.8μmの段差の底部にあるマスク４の上方に形成された部分は、段差の上面上方に形成された部分に比して貫通転位が著しく抑えられた。
【００５５】
〔第４実施例〕
本実施例では、第１実施例において、GaN層３１を形成する際、TMIをドープしてGaN:In層３１とした。インジウム(In)のドープ量は約1×10¹⁶/cm³とした。こののち、第１実施例とほぼ同様にエッチング及びGaNの横方向エピタキシャル成長を行った（図４）。GaN:In層３１を核として横方向成長したGaN層３２は第１実施例のそれよりも貫通転位がやや小さくなった。また、GaN:In層３１上部に縦方向成長したGaN層３２は、第１実施例のそれよりも貫通転位が約１／１００に低減された。
【００５６】
〔第５実施例〕
第１実施例と同様に形成したウエハ上で横方向成長領域の上部に、次のようにして図５に示すレーザダイオード（ＬＤ）１００を形成した。但し、GaN層３２の形成の際、シラン（SiH₄）を導入して、GaN層３２をシリコン(Si)ドープのｎ型GaNから成る層とした。尚、図を簡略とするため、GaN層３１とGaN層３２を合わせて単にGaN層１０３と記載する。
【００５７】
サファイア基板１０１、AlNから成るバッファ層１０２、GaN層とｎ型GaN層の２段のGaN層１０３から成るウエハ上に、シリコン(Si)ドープのAl_0.08Ga_0.92Nから成るｎクラッド層１０４、シリコン(Si)ドープのGaNから成るｎガイド層１０５、ＭＱＷ構造の発光層１０６、マグネシウム(Mg)ドープのGaNから成るｐガイド層１０７、マグネシウム(Mg)ドープのAl_0.08Ga_0.92Nから成るｐクラッド層１０８、マグネシウム(Mg)ドープのGaNから成るｐコンタクト層１０９を形成した。次にｐコンタクト層１０９上に金(Au)から成る電極１１０Ａを、GaN層とｎ型GaN層の２段のGaN層１０３が露出するまで一部エッチングしてアルミニウム(Al)から成る電極１１０Ｂを形成した。レーザダイオード（ＬＤ）１００の素子部の要部は、GaN層１０３の横方向エピタキシャル成長領域の上部である、貫通転位の抑制された領域に形成した。このようにして形成したレーザダイオード（ＬＤ）１００は素子寿命及び発光効率が著しく向上した。
【００５８】
〔第６実施例〕
第１実施例と同様に形成したウエハ上の横方向成長領域の上部に、次のようにして図６に示す発光ダイオード（ＬＥＤ）２００を形成した。但し、GaN層３２の形成の際、シラン（SiH₄）を導入して、GaN層３２をシリコン(Si)ドープのｎ型GaNから成る層とした。尚、図を簡略とするため、GaN層３１とGaN層３２を合わせて単にGaN層２０３と記載する。
【００５９】
サファイア基板２０１、AlNから成るバッファ層２０２、GaN層とｎ型GaN層の２段のGaN層２０３から成るウエハ上に、シリコン(Si)ドープのAl_0.08Ga_0.92Nから成るｎクラッド層２０４、発光層２０５、マグネシウム(Mg)ドープのAl_0.08Ga_0.92Nから成るｐクラッド層２０６、マグネシウム(Mg)ドープのGaNから成るｐコンタクト層２０７を形成した。次にｐコンタクト層２０７上に金(Au)から成る電極２０８Ａを、GaN層とｎ型GaN層の２段のGaN層２０３が露出するまで一部エッチングしてアルミニウム(Al)から成る電極２０８Ｂを形成した。このようにして形成した発光ダイオード（ＬＥＤ）２００は素子寿命及び発光効率が著しく向上した。
【００６０】
〔第７実施例〕
本実施例では基板としてｎ型シリコン(Si)基板を用いた。ｎ型シリコン(Si)基板３０１上に温度1150℃で、H₂を10L/min、NH₃を10L/min、TMGを100μmol/min、TMAを10μmol/min、H₂ガスにより0.86ppmに希釈されたシラン(SiH₄)を0.2μmol/minで供給し、膜厚0.5μmのシリコン(Si)ドープのAl_0.15Ga_0.85Nから成る層３０２１を形成した。次に、ハードベークレジストマスクを使用して、反応性イオンエッチング（ＲＩＥ）を用いた選択ドライエッチングにより、幅10μm、間隔10μm、深さ0.5μmのストライプ状にエッチングした。これにより、n-Al_0.15Ga_0.85N層３０２１の幅10μm、段差0.5μmの上段と、ｎ型シリコン基板３０１の露出した幅10μmの下段（底部）とが交互に形成された（図７の（ａ））。この時、深さ0.5μmの段差を形成する側面は、n-Al_0.15Ga_0.85N層３０２１の｛１１−２０｝面とした。
【００６１】
次に、タングステンから成るマスク５を段差の底部に、Al_0.15Ga_0.85Nから成る層３０２１の上面に出ることがない厚さに形成した。ｎ型シリコン基板３０１の温度を1150℃に保持し、H₂を20L/min、NH₃を10L/min、TMGを2μmol/min、TMAを0.2μmol/min、H₂ガスにより希釈されたシラン(SiH₄)を4nmol/minで供給し、n-Al_0.15Ga_0.85N層３０２１の深さ0.5μmの段差を形成する側面である｛１１−２０｝面を核としてn-Al_0.15Ga_0.85N層３０２２を横方向エピタキシャル成長により形成した。この時、段差の上面と底部のマスク５からの縦方向エピタキシャル成長はほとんど生じなかった（図７の（ｂ））。こうして主に｛１１−２０｝面を成長面とする横方向エピタキシャル成長により段差が埋められるか、架橋構造となり、表面が平坦となった。こののち、H₂を10L/min、NH₃を10L/min、TMGを100μmol/min、TMAを10μmol/min、H₂ガスにより希釈されたシラン(SiH₄)を0.2μmol/minで供給し、n-Al_0.15Ga_0.85N層３０２２を成長させ、n-Al_0.15Ga_0.85N層３０２１とn-Al_0.15Ga_0.85N層３０２２を合計2μmの厚さとした（図７の（ｃ））。以下、2μmの厚さの、n-Al_0.15Ga_0.85N層３０２１とn-Al_0.15Ga_0.85N層３０２２とを合わせてn-Al_0.15Ga_0.85N層３０２と記載する。
【００６２】
上記のようにｎ型シリコン基板３０１に形成されたn-Al_0.15Ga_0.85N層３０２上にシリコン(Si)ドープのGaNから成るｎガイド層３０３、ＭＱＷ構造の発光層３０４、マグネシウム(Mg)ドープのGaNから成るｐガイド層３０５、マグネシウム(Mg)ドープのAl_0.08Ga_0.92Nから成るｐクラッド層３０６、マグネシウム(Mg)ドープのGaNから成るｐコンタクト層３０７を形成した。次にｐコンタクト層３０７上に金(Au)から成る電極３０８Ａを、シリコン基板３０１裏面にアルミニウム(Al)から成る電極３０８Ｂを形成した（図８）。レーザダイオード（ＬＤ）３００の素子部の要部は、n-Al_0.15Ga_0.85N層３０２の横方向エピタキシャル成長領域の上部である、貫通転位の抑制された領域に形成した。このようにして形成したレーザダイオード（ＬＤ）３００は素子寿命及び発光効率が著しく向上した。
【００６３】
〔第８実施例〕
本実施例でも基板としてｎ型シリコン(Si)基板を用いた。第７実施例のｎ型シリコン基板３０１に形成されたn-Al_0.15Ga_0.85N層３０２と同様に、ｎ型シリコン基板４０１に形成されたn-Al_0.15Ga_0.85N層４０２のウエハを用意し、発光層４０３、マグネシウム(Mg)ドープのAl_0.15Ga_0.85Nから成るｐクラッド層４０４を形成した。次にｐクラッド層４０４上に金(Au)から成る電極４０５Ａを、シリコン基板４０１裏面にアルミニウム(Al)から成る電極４０５Ｂを形成した（図９）。このようにして形成した発光ダイオード（ＬＥＤ）４００は素子寿命及び発光効率が著しく向上した。
【００６４】
〔応用〕
本発明の応用例として、第２のGaN層３２の貫通転位の低減されていない領域をさらにエッチングし、更にGaN層を横方向エピタキシャル成長させることも有用である。図１０は、第１のGaN層３１、第２のGaN層３２のエッチングをする位置の模式図である。図１０の（ａ）のように、ストライプ状にエッチングをして、段差の上段のGaN層３１（図で斜線）の部分と、Ｂで示した段差の底部とを形成する。マスク４の形成は、第１実施例と同一である。図１０の（ｂ）のように、図１０の（ａ）でＢで示したマスク上の段差を埋めたGaN層３２を残し、ストライプ状にエッチングをして、Ａで示した段差の底部とを形成する。この低部のみ、また、マスクを形成する。このマスクも基板に形成されている層の最上面から出ることがない厚さである。こうしてGaN層３３を段差の上段となった第２のGaN層３２を核として横方向エピタキシャル成長すると、図１０の（ｃ）のように、GaN層３１から貫通転位を伝搬している部分である３１と示した領域、横方向エピタキシャル成長したGaN層３２の上部で貫通転位が抑制された３２と示した領域、横方向エピタキシャル成長したGaN層３３の上部で貫通転位が抑制された３３と示した領域とが形成される。これにより、ウエハのほぼ全面にわたって、貫通転位の低減された領域を形成することが可能である。尚、GaN層３２のエッチング深さは任意として良い。これにより全面にわたって貫通転位の抑制されたIII族窒化物系化合物半導体基板を得ることもできる。
【００６５】
〔エッチングの変形〕
また、図１１は、３組の｛１１−２０｝面により、島状に段差の上段を形成する例である。図１１の（ａ）は、３組の｛１１−２０｝面で形成される外周をも示しているが、これは理解のため簡略化した模式図であり、実際には島状の段差の上段はウエハ当たり数千万個形成して良い。図１１の（ａ）では、島状の段差の上段に対し、段差の底部Ｂは３倍の面積を有する。図１１の（ｂ）では、島状の段差の上段に対し、段差の底部Ｂは８倍の面積を有する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図２】 本発明の第２の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図３】 本発明の第３の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図４】 本発明の第４の実施例に係るIII族窒化物系化合物半導体の製造工程を示す断面図。
【図５】 本発明の第５の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図６】 本発明の第６の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図７】 本発明の第７の実施例に係るIII族窒化物系化合物半導体発光素子の製造工程の一部を示す断面図。
【図８】 本発明の第７の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図９】 本発明の第８の実施例に係るIII族窒化物系化合物半導体発光素子の構造を示す断面図。
【図１０】 第１のIII族窒化物系化合物半導体のエッチングの他の例を示す模式図。
【図１１】 第１のIII族窒化物系化合物半導体のエッチングの更に別の例を示す模式図。
【図１２】 III族窒化物系化合物半導体を伝搬する貫通転位を示す断面図。
【符号の説明】
１、１０１、２０１、３０１、４０１ 基板
２、１０２、２０２ バッファ層
２０ 基底層
２１ 基底層を形成する第１緩衝層
２２ 基底層を形成する中間層
２３ 基底層を形成する第２緩衝層
３１ 第１のIII族窒化物系化合物半導体（層）
３２ 第２のIII族窒化物系化合物半導体（層）
１０３、２０３ n-GaN層
１０４、２０４、３０２、４０２ n-AlGaNクラッド層
１０５、３０３ n-GaNガイド層
１０６、２０５、３０４、４０３ 発光層
１０７、３０５ p-GaNガイド層
１０８、２０６、３０６、４０４ p-AlGaNクラッド層
１０９、２０７、３０７ p-GaN層
１１０Ａ、２０８Ａ、３０８Ａ、４０５Ａ ｐ電極
１１０Ｂ、２０８Ｂ、３０８Ｂ、４０５Ｂ ｎ電極[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a method for producing a group III nitride compound semiconductor. In particular, the present invention relates to a method for manufacturing a group III nitride compound semiconductor using lateral epitaxial growth (ELO) growth. Group III nitride compound semiconductors are binary systems such as AlN, GaN and InN, Al_xGa_1-xN, Al_xIn_1-xN, Ga_xIn_1-xTernary system such as N (both 0 <x <1), Al_xGa_yIn_1-xyN (0 <x <1, 0 <y <1, 0 <x + y <1)_xGa_yIn_1-xySome are represented by N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). In this specification, unless otherwise specified, the group III nitride compound semiconductor is simply referred to as a group III nitride compound semiconductor doped with an impurity for making the conductivity type p-type or n-type. An expression that also includes
[Prior art]
[0002]
  Group III nitride compound semiconductors, for example, when used as light-emitting elements, are direct transition semiconductors whose emission spectrum covers a wide range from ultraviolet to red. Applied. In addition, since the band gap is wide, stable operation can be expected at a higher temperature than elements using other semiconductors. Therefore, applications to transistors such as FETs have been actively developed. In addition, since it does not contain arsenic (As) as the main component, it is expected to develop various semiconductor devices in general from an environmental point of view. In this group III nitride compound semiconductor, sapphire is usually used as a substrate and formed thereon.
[0003]
[Problems to be solved by the invention]
  However, when a group III nitride compound semiconductor is formed on a sapphire substrate, dislocation occurs due to a lattice constant misfit between sapphire and the group III nitride compound semiconductor, which causes a problem that device characteristics are not good. . Dislocations due to this misfit are threading dislocations penetrating the semiconductor layer in the vertical direction (perpendicular to the substrate surface), and 10 dislocations in group III nitride compound semiconductors.⁹cm^-2There is a problem that a certain amount of dislocation propagates. This propagates each group III nitride compound semiconductor layer having a different composition to the uppermost layer. Thus, for example, in the case of a light emitting element, there has been a problem that the element characteristics such as the threshold current of the LD and the element lifetime of the LD and the LED are not improved. Also, as other semiconductor elements, since electrons are scattered by defects, the semiconductor elements have only low mobility. These were the same when other substrates were used.
[0004]
  This will be described with reference to the schematic diagram of FIG. FIG. 12 shows a substrate 91, a buffer layer 92 formed thereon, and a group III nitride compound semiconductor layer 93 formed thereon. Conventionally, sapphire is used as the substrate 91 and aluminum nitride (AlN) is used as the buffer layer 92. The aluminum nitride (AlN) buffer layer 92 is provided for the purpose of mitigating misfit between the sapphire substrate 91 and the group III nitride compound semiconductor layer 93, but dislocation generation is still zero. It is not possible. From this dislocation generation point 900, threading dislocations 901 propagate in the vertical direction (perpendicular to the substrate surface), and also penetrate the buffer layer 92 and the group III nitride compound semiconductor layer 93. Thus, when an attempt is made to form a semiconductor element by stacking various desired Group III nitride compound semiconductors on the Group III nitride compound semiconductor layer 93, the surface of the Group III nitride compound semiconductor layer 93 is formed. From the reached dislocation 902, the threading dislocation further propagates in the vertical direction through the semiconductor element. Thus, the conventional technique has a problem that dislocation propagation cannot be prevented when forming a group III nitride compound semiconductor layer.
[0005]
  In recent years, techniques using lateral growth have been developed to prevent threading dislocations. This is done by forming a mask made of silicon oxide, tungsten or the like partially formed with a stripe-shaped window on a sapphire substrate or a group III nitride compound semiconductor layer, and using the window semiconductor as a nucleus. It grows horizontally.
  Furthermore, a growth method in which a laterally grown portion is formed so as to float with respect to the substrate has been developed as called a PENDIO ELO.
  However, in the case of ELO growth using a mask, since the mask is higher than the window portion serving as the nucleus of crystal growth, the crystal growth once grows in the vertical direction with the semiconductor in the window portion serving as the nucleus and then wraps around the mask Thus, it grows laterally on the mask. For this reason, there are many occurrences of dislocations and distortions at the corners of the mask, and there is a problem that the threading dislocations generated in this portion suppress the decrease in threading dislocations.
  Also in the PENDIO ELO, since a mask is formed on the upper surface of the layer serving as the nucleus of crystal growth, there is a problem in that threading dislocations are similarly generated at the corners when growing around the mask. is there.
[0006]
  The present invention has been made to solve the above-described problems, and an object of the present invention is to produce a group III nitride compound semiconductor in which the occurrence of threading dislocations is suppressed. In particular, it is to improve the disadvantages of ELO growth using a mask.
[0007]
[Means for Solving the Problems]
  In order to solve the above-mentioned problem, the invention according to claim 1 is a method for producing a group III nitride compound semiconductor in which a group III nitride compound semiconductor is obtained by epitaxial growth on a substrate.Growing a base layer comprising at least one group III-nitride compound semiconductor on the substrate;The top layer is the first group III nitride compound semiconductorSaidEtching the base layer into islands such as dots, stripes or lattices,Board surfaceProviding a step to expose the bottom to the bottom, and the bottom of the stepOn the surface of the substrate that isA step of forming a mask with a thickness at which the upper surface is lower than the upper surface of the uppermost layer, and the first group III nitride in an island state such as a dot, stripe or lattice formed by etching And a step of epitaxially growing the second group III nitride compound semiconductor longitudinally and laterally using the upper surface and side surfaces of the upper step of the compound compound semiconductor as nuclei.
  According to a second aspect of the present invention, there is provided a group III nitride compound semiconductor manufacturing method for obtaining a group III nitride compound semiconductor on a substrate by epitaxial growth. _x Ga _1-x N or Al _x Ga _y In _1-xy A step of growing a base layer including a layer made of N (x ≠ 0), the uppermost layer being a first group III nitride compound semiconductor made of GaN, and etching the base layer to form dots or stripes Or in an island state such as lattice, AlN, Al in the base layer _x Ga _1-x N or Al _x Ga _y In _1-xy A step of exposing a layer made of N (x ≠ 0) to the bottom, and a step of forming a mask at the bottom of the step with a thickness such that the top surface is lower than the top surface of the uppermost layer. The second group III nitride using the upper surface and the side surface of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as a nucleus And a step of epitaxially growing a system compound semiconductor in the vertical and horizontal directions.
  In the present specification, the base layer is used to collectively represent a single layer group III nitride compound semiconductor layer and a multilayer including at least one group III nitride compound semiconductor layer. . In addition, the island state here conceptually refers to the upper stage of the step formed by etching, and does not necessarily refer to an isolated region, but the entire wafer is striped or grid-like. It is assumed that the upper stage of the step may be continuous in a very wide range as in the case of, for example. Further, the side surface of the step does not necessarily mean a surface that is perpendicular to the substrate surface and the surface of the group III nitride compound semiconductor, but may be an oblique surface. At this time, the bottom of the step may be V-shaped with no bottom surface. The same applies to the following claims unless otherwise specified.
[0008]
  Also,Claim 3According to the invention described in claim 1, in the method of manufacturing a group III nitride compound semiconductor according to claim 1, the mask is made of a substance on which epitaxial growth of the group III nitride compound semiconductor is inhibited. And
[0009]
  Also,Claim 4According to the invention described in item 1, substantially all of the side surfaces of the step are {11-20} planes.
[0010]
  Also,Claim 5The invention described in 1 is characterized in that the first group III nitride compound semiconductor and the second group III nitride compound semiconductor have the same composition. Here, the same composition means that the difference in the degree of doping (a difference of less than 1 percent in molar ratio) is ignored.
[0011]
  Also,Claim 6The invention described in item 1 is characterized in that the mask is a silicon oxide film, a silicon nitride film, or a tungsten, titanium nitride film or other conductive mask.
[0012]
  Also,Claim 7The invention described in claim 1 to claim 1Claim 6A Group III nitride compound semiconductor device, characterized in that the Group III nitride compound semiconductor element is formed in an upper layer of a portion of the Group III nitride compound semiconductor layer produced by the production method according to any one of the above-mentioned methods and subjected to lateral epitaxial growth.
[0013]
  Also,Claim 8The invention described in claim 1 to claim 1Claim 6It is obtained by laminating a different group III nitride compound semiconductor layer on an upper layer of a portion of the group III nitride compound semiconductor layer produced by the production method according to any one of the above-described lateral epitaxial growth. It is a group III nitride compound semiconductor light emitting device characterized.
[0014]
  Also,Claim 9The invention described in claim 1 to claim 1Claim 6In addition to the method for producing a group III nitride compound semiconductor according to any one of the above, a group III nitride compound semiconductor layer is obtained by removing substantially all but the upper layer of the laterally epitaxially grown portion. This is a method for producing a group III nitride compound semiconductor.
[0015]
  Also,Claim 10The invention described inClaim 9It is a group III nitride compound semiconductor substrate obtained by the method.
[Operation and effect of the invention]
[0016]
  The outline of the method for producing a group III nitride compound semiconductor of the present invention will be described with reference to FIG. FIG. 1 shows a view having a substrate 1 and a buffer layer 2 to help explain and understand the dependent claims. However, the present invention is based on a group III nitride compound semiconductor having threading dislocations in the vertical direction. A group III nitride compound semiconductor layer having a region with reduced threading dislocations in the vertical direction is obtained, and the buffer layer 2 is not an essential element of the present invention. Hereinafter, the present invention will be described using the first group III nitride compound semiconductor layer 31 having threading dislocations in the vertical direction (perpendicular to the substrate surface) formed on the surface of the substrate 1 via the buffer layer 2. The main part of the effect of this invention is demonstrated by the example applied.
[0017]
  As shown in FIG. 1A, the first group III nitride compound semiconductor layer 31 is etched into an island state such as a dot shape, a stripe shape, or a lattice shape, and a step is provided so that the surface of the substrate 1 is at the bottom. Form to be exposed. Next, a mask 4 is formed on the exposed surface of the substrate 1. The upper surface 4 a of the mask 4 is set lower than the upper surface 31 a of the first group III nitride compound semiconductor layer 31. Thus, the second group III nitride compound semiconductor 32 is epitaxially grown in the vertical and horizontal directions with the upper surface 31a and the side surface 31b at the upper stage of the step as nuclei, or the step portion is filled with the upper surface 4a of the mask 4 It is possible to grow upward while forming a gap therebetween. At this time, the upper part of the portion in which the second group III nitride compound semiconductor 32 is epitaxially grown in the lateral direction is suppressed in the propagation of threading dislocations included in the group III nitride compound semiconductor layer 31 and is buried or bridged. A region with reduced threading dislocations can be formed in the portion (claim 1). As a result, lateral growth is immediately realized with the side surface of the step as a core. That is, in the ELO using the conventional mask, the mask is thicker than the portion that becomes the nucleus of crystal growth by the thickness of the mask. As a result, crystal growth first grows in the vertical direction to compensate for the thickness of the mask, and then goes around the upper surface of the mask and grows in the horizontal direction. As a result, the crystal is distorted by the wraparound at the corner of the mask, causing dislocations. In the present invention, first, the second group III nitride compound semiconductor 32 is grown in the lateral direction immediately on the mask instead of the wrap-around growth on the mask. There is no occurrence. Since the growth is not caused by wraparound on the mask 4, it is considered that there is no or weak bond between the mask 4 and the second group III nitride compound semiconductor 32, and no distortion from the mask 4 is received. Furthermore, it is possible to grow by forming a gap between the mask and the second group III nitride compound semiconductor 32. In the case where the gap is formed and grown, distortion from the mask can be completely blocked, and a higher quality crystal can be obtained. In addition, in the conventional ELO growth that wraps around on the mask, layers grown from the nuclei on both sides are united at the center, and at this time, it is known that the crystal axes on both sides are slightly tilted. . The occurrence of this tilt can be prevented by forming a gap between the mask 4 and the second group III nitride compound semiconductor 32. Thereby, a higher-quality laterally grown layer can be obtained than before.
[0018]
  In the part that grows in the horizontal direction, threading dislocations do not propagate in the vertical direction. If the group III nitride compound semiconductor layer 31 and the buffer layer 2 and the second group III nitride compound semiconductor 32 have almost no discontinuous surfaces due to epitaxial growth, when a conductor such as tungsten is used as a mask, Compared with a mask having a mask made of an insulator or the like, when a current is passed in the vertical direction (the normal direction of the surface of the substrate 1), no resistance is generated by the discontinuous portion. Further, it can be structurally stable.
[0019]
  At this time, if the second group III nitride compound semiconductor 32 filling the stepped portion or bridging the stepped portion is not epitaxially grown in the vertical direction from the substrate 1 which is the bottom portion of the stepped portion or is extremely slow, the stepped portion It is overwhelmingly faster to epitaxially grow laterally from the side surfaces and merge with the laterally grown epitaxial surfaces from the side surfaces of the steps facing each other. At this time, threading dislocations from the lower layer do not propagate at all on the upper part of the group III nitride compound semiconductor 32 where the step is filled or bridged. Further, the side surface of the step does not necessarily need to be vertical, but when it is vertical, the threading dislocation density on this side surface is extremely low. Therefore, since the lateral growth is performed from the side surface with extremely low threading dislocation density, the threading dislocation density in the lateral growth region is remarkably reduced. As a result, an extremely high quality crystal region can be obtained. In the laterally grown portion, as shown in FIG. 1C, the epitaxial growth from both sides is united, and when the growth is further continued, the second group III nitride compound that has grown thick uniformly on the substrate surface A semiconductor 32 is obtained. The bottom surface of the step need not be a substrate. Even if it is exposed on the upper surface of the buffer layer 2, etching may be stopped at a certain depth of the first group III nitride compound semiconductor 31 to expose the intermediate surface of the semiconductor layer 31. Furthermore, an intermediate surface of an arbitrary layer of a plurality of layers constituting a base layer having at least the first group III nitride compound semiconductor 31 may be exposed as a bottom.
[0020]
  For the mask, polycrystalline silicon, polycrystalline semiconductor such as polycrystalline nitride semiconductor, silicon oxide (SiO_x), Silicon nitride (SiN_x), Titanium oxide (TiO_X), Zirconium oxide (ZrO_X) And other oxides, nitrides, refractory metals such as titanium (Ti) and tungsten (W), and multilayer films of these. A material that is difficult for the second group III nitride compound semiconductor 32 to grow vertically on the mask may be used.
[0021]
  Such a fast lateral epitaxial growth can be easily realized when the step side surface of the group III nitride compound semiconductor layer 31 is a {11-20} plane. At this time, for example, at least the upper part of the growth surface during the lateral epitaxial growth can be maintained as the {11-20} plane. Further, if the first group III nitride compound semiconductor and the second group III nitride compound semiconductor have the same composition, fast lateral epitaxial growth can be easily realized (claim 4).
[0022]
  By the method as described above, the second group III nitride compound semiconductor 32 that is structurally stable by suppressing threading dislocation propagating from the first group III nitride compound semiconductor layer 31 can be formed. Although FIG. 1 shows a step having a side surface perpendicular to the substrate surface, the present invention is not limited to this, and the side surface of the step may be an inclined surface. At this time, the step may be V-shaped with no bottom at the bottom of the step, and a mask may be formed thereon. The same applies to the following description.
[0023]
  By forming the element on the laterally epitaxially grown portion of the group III nitride compound semiconductor layer obtained in the above process, a semiconductor element having a layer with few defects and high mobility can be obtained. (Claim 6).
[0024]
  By forming a light emitting element in the upper layer of the group III nitride compound semiconductor layer obtained in the above-described step and subjected to lateral epitaxial growth, a light emitting element with improved device lifetime or LD threshold can be obtained. (Claim 7).
[0025]
  In addition, by separating only the upper layer of the group III nitride compound semiconductor layer obtained in the above process from the laterally epitaxially grown portion from the other layers, crystallinity with significantly reduced crystal defects such as dislocations is excellent. A group III nitride compound semiconductor can be obtained (claims 8 and 9). In addition, a group III nitride compound semiconductor substrate having good crystallinity can be obtained. In addition, “substantially all removal” means that the present invention includes even a part where threading dislocations remain in part for the convenience of production.
  Of the second group III nitride compound semiconductor layer formed as described above, only the region grown in the lateral direction is left, and the region that was the nucleus of crystal growth is etched to expose the substrate. Alternatively, as described above, the intermediate surface of the base layer may be exposed and the above lateral growth may be repeated. That is, the second lateral growth may be performed on the exposed surface with the mask lower than the layer serving as the nucleus of crystal growth. In this case, since the crystal which becomes the nucleus of crystal growth in the second lateral growth is formed by the lateral growth, the threading dislocation density is very low. Further, the threading dislocation density is low. In this way, it is possible to obtain a group III nitride compound semiconductor that is uniformly grown laterally on the substrate surface. The number of repetitions of these lateral growths is arbitrary.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
  FIG. 1 schematically shows an example of an embodiment of a method for producing a group III nitride compound semiconductor according to the present invention. FIG. 1 shows an example in which the substrate 1 is exposed. A buffer layer 2 and a first group III nitride compound semiconductor layer 31 are formed on the substrate 1 and etched into a trench shape (FIG. 1A). At this time, a step is generated by etching, and the side surface and the bottom of the step (lower step surface) are formed with the unetched surface as the upper step. The side surface is, for example, a {11-20} plane. Next, the mask 4 is formed only in the lower part of the step so as not to increase from the upper step 31a of the step. For this formation, there is a forming method in which a mask is uniformly formed by sputtering or the like, and then other portions are removed by photolithography. Also, a lift-off method can be used in which a resist is applied to the upper stage 31a of the step, a mask is uniformly formed, and the resist is peeled off.
[0027]
  Next, the epitaxial growth of the second group III nitride compound semiconductor 32 is performed using the side surface and the upper surface of the step as nuclei under conditions for lateral epitaxial growth. If the organic metal growth method is used, lateral epitaxial growth can be easily performed while keeping the growth surface in the {11-20} plane. Thus, if lateral growth of the side surface of the step occurs, threading dislocations from the mask 4 do not propagate through that portion of the second group III nitride compound semiconductor 32 ((b) of FIG. 1). Thus, by setting the etching shape and the lateral epitaxial growth conditions so that the lateral growth on both sides of the step is united above the etched portion, the etched second upper group III nitride compound A region in which threading dislocation is suppressed can be formed in the semiconductor 32 ((c) in FIG. 1). In the lateral growth step of FIG. 1B, the lateral growth can be made much faster than the vertical growth by optimizing the growth temperature and pressure and the III / V ratio of the supplied raw material.
[0028]
  In addition, as shown in FIG. 2, a buffer layer formed on the substrate as a base layer and a group III nitride compound semiconductor layer epitaxially grown on the buffer layer as one cycle, a layer formed in a plurality of cycles in the lateral direction. It may be used as a crystal nucleus for growth. In FIG. 2, a buffer layer 21, a group III nitride compound semiconductor layer 22, a buffer layer 23, and a group III nitride compound semiconductor layer 31 are formed in this order, and the group III nitride compound semiconductor layer 31 is etched. In this example, the buffer layer 23 is exposed at the bottom of the step. In this example, the buffer layer 23 is formed to a thickness that does not protrude from the upper surface 31 a of the first group III nitride compound semiconductor layer 31 where the mask 4 is left. Further, at the stage of the process as shown in FIG. 2A, etching is performed deeper than the thickness of the group III nitride compound semiconductor layer 31 to form a buffer layer 21 at the bottom of the step, on the buffer layer 21. A manufacturing method (FIG. 3) in which the mask 4 is formed with a thickness that does not protrude from the upper surface of the group III nitride compound semiconductor layer 31 may be used. Each of the group III nitride compound semiconductor layers 32 formed above the step is formed by lateral epitaxial growth mainly using the uppermost group III nitride compound semiconductor layer 31 at the top of the step as a nucleus. It can be set as the area | region where the threading dislocation which propagates to the vertical direction was suppressed. The other effects are the same as in the case of FIG.
[0029]
  The embodiment of the above invention can be selected from the following.
[0030]
  When sequentially stacking Group III nitride compound semiconductors on a substrate, sapphire, silicon (Si), silicon carbide (SiC), spinel (MgAl₂O_Four), ZnO, MgO and other inorganic crystal substrates, III-V group compound semiconductors such as gallium phosphide or gallium arsenide, gallium nitride (GaN) and other group III nitride compound semiconductors can be used.
[0031]
  As a method for forming a group III nitride compound semiconductor layer, metal organic vapor phase epitaxy (MOCVD or MOVPE) is preferable, but molecular beam vapor phase epitaxy (MBE), halide vapor phase epitaxy (Halide VPE), liquid A phase growth method (LPE) or the like may be used, and each layer may be formed by a different growth method.
[0032]
  For example, when a group III nitride compound semiconductor is stacked on a sapphire substrate, it is preferable to form a buffer layer in order to correct lattice mismatch with the sapphire substrate in order to form with good crystallinity. It is desirable to provide a buffer layer when using other substrates. As the buffer layer, Group III nitride compound semiconductor Al formed at low temperature_xGa_yIn_1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), more preferably Al_xGa_1-xN (0 ≦ x ≦ 1) is used. This buffer layer may be a single layer or multiple layers having different compositions. The buffer layer may be formed at a low temperature of 380 to 420 ° C., and conversely, may be formed by the MOCVD method in the range of 1000 to 1180 ° C. In addition, a buffer layer made of AlN can be formed by reactive sputtering using a DC magnetron sputtering apparatus using high-purity metallic aluminum and nitrogen gas as raw materials. Similarly general formula Al_xGa_yIn_1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1, composition ratio is arbitrary) buffer layers can be formed. Furthermore, vapor deposition, ion plating, laser ablation, and ECR can be used. The buffer layer by physical vapor deposition is preferably performed at 200 to 600 ° C. More preferably, it is 300-500 degreeC, More preferably, it is 350-450 degreeC. When these physical vapor deposition methods such as sputtering are used, the thickness of the buffer layer is preferably 100 to 3000 mm. More desirably, the thickness is 100 to 400 mm, and most desirably 100 to 300 mm. For example, Al_xGa_1-xThere are methods such as alternately forming layers composed of N (0 ≦ x ≦ 1) and GaN layers, and alternately forming layers having the same composition at a forming temperature of, for example, 600 ° C. or lower and 1000 ° C. or higher. Of course, these may be combined, and the multilayer is composed of three or more group III nitride compound semiconductors Al._xGa_yIn_1-xyN (0 ≦ x ≦ 1, 0 ≦ y ≦ 1,
0 ≦ x + y ≦ 1) may be laminated. In general, the buffer layer is amorphous, and the intermediate layer is single crystal. A plurality of periods may be formed with the buffer layer and the intermediate layer as one period, and the repetition may be any period. The more repeats, the better the crystallinity.
[0033]
  In the group III nitride compound semiconductor of the buffer layer and the upper layer, a part of the composition of the group III element may be replaced by boron (B) and thallium (Tl), and a part of the composition of nitrogen (N) may be phosphorous. The present invention can be substantially applied even if it is replaced with (P), arsenic (As), antimony (Sb), or bismuth (Bi). Moreover, what doped such an extent that these elements cannot be displayed on a composition may be used. For example, Al is a group III nitride compound semiconductor that does not contain indium (In) or arsenic (As) in the composition._xGa_1-xDoping N (0 ≦ x ≦ 1) with aluminum (Al), indium (In) with a larger atomic radius than gallium (Ga), or arsenic (As) with a larger atomic radius than nitrogen (N) The crystal expansion may be improved by compensating the expansion strain of the crystal due to the loss of nitrogen atoms with the compressive strain. In this case, since the acceptor impurity easily enters the position of the group III atom, a p-type crystal can be obtained as-grown. By improving the crystallinity in this manner, the threading dislocation can be further reduced to about 100 to 1/1000 in combination with the present invention. In the case of a base layer in which the buffer layer and the group III nitride compound semiconductor layer are formed in two cycles or more, if each group III nitride compound semiconductor layer is doped with an element having an atomic radius larger than the main constituent element, good. In the case of constituting a light emitting element, it is desirable to use a binary or ternary group III-nitride compound semiconductor.
[0034]
  When an n-type group III nitride compound semiconductor layer is formed, a group IV element such as Si, Ge, Se, Te, C, or a group VI element can be added as an n-type impurity. Further, as a p-type impurity, a group II element or group IV element such as Zn, Mg, Be, Ca, Sr, or Ba can be added. A plurality of these or n-type impurities and p-type impurities may be doped in the same layer.
[0035]
  As the lateral epitaxial growth, it is desirable that the growth surface is perpendicular to the substrate, but growth may be performed with the facet surface oblique to the substrate. At this time, the bottom of the step may be V-shaped with no bottom surface. In the vertical plane, the threading dislocation density is extremely small, so that the crystallinity of the lateral growth region is improved. In addition, if the facet surface is inclined, the threading dislocations are bent and threading dislocations are also formed in the lateral growth region, but if they are formed thick on the surface, they do not extend in the vertical direction. The thickly formed layer has a low threading dislocation density.
[0036]
  As the lateral epitaxial growth, it is more desirable that at least the upper part of the lateral epitaxial growth surface and the substrate surface are perpendicular to each other, and it is more desirable that both are {11-20} planes of a group III nitride compound semiconductor. .
[0037]
  When etching, a step is provided so as to be blocked or bridged by lateral epitaxial growth due to the relationship between depth and width.
[0038]
  For example, AlN, Al_xGa_1-xN or Al_xGa_yIn_1-xyIf the layer consists of N (x ≠ 0) and the first group III nitride compound semiconductor is GaN, then AlN, Al_xGa_1-xN or Al_xGa_yIn_1-xyN (x ≠ 0) layer is Cl₂, BCl_ThreeSince it works as a stopper layer during plasma etching containing chlorine, it is convenient to adjust the depth of the step. The same applies to the case where the buffer layer and the group III nitride compound semiconductor layer are used as the uppermost buffer layer of the base layer, which is repeated for an arbitrary period, and etched to expose this layer. Thereby, it is possible to easily set the conditions for suppressing the vertical growth from the mask and promoting the lateral growth from the side surface of the first group III nitride compound semiconductor layer. This facilitates the design of the step, and the depth of the step can be shallow. In the case of being shallow, it is considered that the growth process of growing from the upper surface of the first group III nitride compound semiconductor layer and growing in the lateral direction becomes dominant. In any case, lateral growth is possible on the mask.
[0039]
  When the crystal axis direction of the group III nitride compound semiconductor layer laminated on the substrate can be predicted, the a-plane ({11-20} plane) or m-plane ({1-100) of the group III nitride compound semiconductor layer } It is useful to apply a mask or etching in a stripe shape so as to be perpendicular to the surface. The stripes and the mask may be arbitrarily designed in an island shape, a lattice shape, or the like. The lateral epitaxial growth surface may be a growth surface having an oblique angle with respect to the substrate surface in addition to a surface perpendicular to the substrate surface. In order to set the (11-20) plane as a lateral epitaxial growth plane as the a-plane of the group III nitride compound semiconductor layer, for example, the longitudinal direction of the stripe is the m plane of the group III nitride compound semiconductor layer (1-100 ) Be perpendicular to the surface. For example, when the substrate is a-plane or c-plane of sapphire, the m-plane of sapphire is usually coincident with the a-plane of the group III nitride compound semiconductor layer formed thereon, so that etching is performed accordingly. Apply. Also in the case of a dot shape, a lattice shape, or other island shapes, it is desirable that each surface forming the contour (side wall) is a {11-20} surface.
[0040]
  The mask is made of polycrystalline silicon, polycrystalline semiconductor such as polycrystalline nitride semiconductor, silicon oxide (SiO_x), Silicon nitride (SiN_x), Titanium oxide (TiO_X), Zirconium oxide (ZrO_X) And other oxides, nitrides, refractory metals such as titanium (Ti) and tungsten (W), and multilayer films of these. These film forming methods are arbitrary in addition to vapor phase growth methods such as vapor deposition, sputtering, and CVD. This material can also be used for a mask used to leave the first group III nitride compound semiconductor layer. The mask used for etching is removed during lateral growth to expose the upper surface of the first group III nitride compound semiconductor layer.
[0041]
  In the case of etching, reactive ion etching (RIE) is desirable, but any etching method can be used. As an example of not forming a step having a side surface perpendicular to the substrate surface, for example, a step having no bottom at the bottom of the step and having a V-shaped cross section may be formed by anisotropic etching.
[0042]
  A semiconductor element such as an FET or a light emitting element can be formed on the entire group or the upper part of the group III nitride compound semiconductor having the above-described region in which threading dislocations are suppressed. In the case of a light emitting device, the light emitting layer may be a multi-quantum well structure (MQW), a single quantum well structure (SQW), a homo structure, a hetero structure, or a double hetero structure, but a pin junction or a pn junction, etc. You may form by.
[0043]
  The group III nitride compound semiconductor having a region in which threading dislocation is suppressed is removed from the group 1, for example, the substrate 1, the buffer layer 2, and a portion where a step is not suppressed by providing a step by etching. A nitride compound semiconductor substrate can be obtained. A group III nitride compound semiconductor element can be formed thereon, or can be used as a substrate for forming a larger group III nitride compound semiconductor crystal. As a removing method, besides mechanochemical polishing, it is optional.
[0044]
  Hereinafter, the present invention will be described based on specific examples. Although a light emitting element is given as an example, the present invention is not limited to the following example, and discloses a method for producing a group III nitride compound semiconductor applicable to an arbitrary element.
[0045]
  The group III nitride compound semiconductor of the present invention was produced by vapor phase growth using a metal organic compound vapor phase growth method (hereinafter referred to as “MOVPE”). The gas used was ammonia (NH_Three) And carrier gas (H₂Or N₂) And trimethylgallium (Ga (CH_Three)_Three, Hereinafter referred to as “TMG”) and trimethylaluminum (Al (CH_Three)_Three, Hereinafter referred to as “TMA”), trimethylindium (In (CH_Three)_Three, Hereinafter referred to as “TMI”), cyclopentadienylmagnesium (Mg (C_FiveH_Five)₂, "Cp₂Mg ”).
[0046]
[First embodiment]
  The steps of this example are shown in FIG. With the a-plane cleaned by organic cleaning and heat treatment as the main surface, the temperature is lowered to 400 ° C. on the single crystal sapphire substrate 1 and H₂10L / min, NH_ThreeWas supplied at 5 L / min and TMA at 20 μmol / min for about 3 minutes to form an AlN buffer layer 2 having a thickness of about 40 nm. Next, the temperature of the sapphire substrate 1 is kept at 1000 ° C.₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 300 μmol / min to form a GaN layer 31 having a thickness of about 0.5 μm.
[0047]
  Using a hard-baked resist mask, etching was performed in a stripe shape having a width of 10 μm, an interval of 10 μm, and a depth of 0.5 μm by selective dry etching using reactive ion etching (RIE). As a result, the upper stage of the GaN layer 31 having a width of 10 μm and a step of 0.5 μm and the exposed substrate 1 having a width of 10 μm were alternately formed ((a) of FIG. 1). At this time, the side surface forming the step having a depth of 0.5 μm was the {11-20} plane of the GaN layer 31.
[0048]
  Next, uniformly silicon dioxide film (SiO₂) Was formed by sputtering. Thereafter, a resist was applied and a photolithography process was performed. The resist was left on the portion where the silicon dioxide film was left, and the portion not covered with the resist was wet-etched. As a result, a wafer having the structure shown in FIG. 1A was obtained.
[0049]
  Next, the temperature of the sapphire substrate 1 is kept at 1150 ° C.₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 2 μmol / min, and the GaN layer 32 was formed by lateral epitaxial growth with the {11-20} plane, which is the side surface forming a step of 0.5 μm depth, in the GaN layer 31 as the nucleus. At this time, there was almost no vertical growth on the top surface of the step, and there was no vertical growth from the mask 4 which is the bottom (FIG. 1B). In this way, the step is filled mainly by lateral epitaxial growth with the {11-20} plane as the growth surface, or a bridge structure having a minute gap with the mask 4 is obtained, and the surface becomes flat (FIG. 1). (C)). After this, H₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 300 μmol / min to grow the GaN layer 32, and the GaN layer 31 and the GaN layer 32 had a total thickness of 3 μm. The portion of the GaN layer 32 formed above the bottom of the step having a depth of 0.5 μm in the GaN layer 31 was significantly suppressed in threading dislocations compared to the portion formed above the top surface of the step.
[0050]
[Second Embodiment]
  In this example, a base layer composed of multiple layers as shown in FIG. 2 was used. With the a-plane cleaned by organic cleaning and heat treatment as the main surface, the temperature is lowered to 400 ° C. on the single crystal sapphire substrate 1 and H₂10L / min, NH_ThreeWas supplied at 5 L / min and TMA at 20 μmol / min for about 3 minutes to form a first AlN layer (first buffer layer) 21 having a thickness of about 40 nm. Next, the temperature of the sapphire substrate 1 is kept at 1000 ° C.₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 300 μmol / min to form a GaN layer (intermediate layer) 22 having a thickness of about 0.3 μm. The temperature is then reduced to 400 ° C and H₂10L / min, NH_ThreeWas supplied at 5 L / min and TMA was supplied at 20 μmol / min for about 3 minutes to form a second AlN layer (second buffer layer) 23 with a thickness of about 40 nm. Next, the temperature of the sapphire substrate 1 is kept at 1000 ° C.₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 300 μmol / min to form a GaN layer 31 having a thickness of about 0.5 μm. Thus, a first AlN layer (first buffer layer) 21 having a thickness of about 40 nm, a GaN layer (intermediate layer) 22 having a thickness of about 0.3 μm, and a second AlN layer (second buffer layer having a thickness of about 40 nm). Layer) 23, and a base layer 20 composed of a GaN layer 31 having a thickness of about 0.5 μm was formed. In general, the buffer layer is amorphous, and the intermediate layer is single crystal. A plurality of periods may be formed with the buffer layer and the intermediate layer as one period, and the repetition may be any period. The more repeats, the better the crystallinity.
[0051]
  Next, using a hard bake resist mask, etching was carried out by selective dry etching using reactive ion etching (RIE) into stripes having a width of 10 μm, a spacing of 10 μm, and a depth of 0.5 μm. As a result, the upper stage of the GaN layer 31 having a width of 10 μm and a step of 0.5 μm and the exposed second AlN layer 23 (lower part of the lower stage) having a width of 10 μm were alternately formed (FIG. 2). At this time, the side surface forming the step having a depth of 0.5 μm was the {11-20} plane of the GaN layer 31.
[0052]
  Next, the mask 4 was formed on the 2nd AlN layer 23 by the method similar to the above-mentioned 1st Example. The thickness of the mask 4 is such that the mask does not come out on the GaN layer 31.
[0053]
  Next, the temperature of the sapphire substrate 1 is kept at 1150 ° C.₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 2 μmol / min, and the GaN layer 32 was formed by lateral epitaxial growth with the {11-20} plane, which is the side surface forming a step of 0.5 μm depth, in the GaN layer 31 as the nucleus. At this time, there was almost no vertical growth from the upper surface of the step. Further, there was no vertical growth on the mask 4 at the bottom. In this way, the step was filled by lateral epitaxial growth mainly using the {11-20} plane as a growth surface, or a laterally grown region having a crosslinked structure was obtained, and the surface became flat. After this, H₂20L / min, NH_ThreeWas introduced at 10 L / min and TMG at 300 μmol / min to grow the GaN layer 32, and the GaN layer 31 and the GaN layer 32 had a total thickness of 3 μm. The portion of the GaN layer 32 formed above the bottom of the step having a depth of 0.5 μm in the GaN layer 31 was significantly suppressed in threading dislocations compared to the portion formed above the top surface of the step.
[0054]
[Third embodiment]
  In the present embodiment, as in the second embodiment, a first AlN layer (first buffer layer) 21 having a thickness of about 40 nm, a GaN layer (intermediate layer) 22 having a thickness of about 0.3 μm are formed on the sapphire substrate 1. After forming the base layer 20 composed of the second AlN layer (second buffer layer) 23 having a thickness of about 40 nm and the GaN layer 31 having a thickness of about 0.5 μm, the GaN layer 31 is etched by about 0.8 μm. The upper layer having a width of 10 μm and a step of 0.8 μm and the exposed first AlN layer 21 having a width of 10 μm (bottom of the lower step) were alternately formed (FIG. 3). At this time, the side surface forming the step having a depth of 0.8 μm was the {11-20} plane of the GaN layer 31, the second AlN layer (second buffer layer) 23, and the GaN layer (intermediate layer) 22. The mask 4 is formed on the first AlN layer 21 to a thickness that does not protrude onto the GaN layer 31. In this way, lateral epitaxial growth with the {11-20} plane as the growth surface is performed in the same manner as in the second embodiment, and after the surface becomes flat, the GaN layer 32 is grown. The total thickness was 3 μm. In the GaN layer 32, the GaN layer 31, the second AlN layer (second buffer layer) 23, and the GaN layer (intermediate layer) 22 formed above the mask 4 at the bottom of the step having a depth of about 0.8 μm. In the portion, the threading dislocation was remarkably suppressed as compared with the portion formed above the upper surface of the step.
[0055]
[Fourth embodiment]
  In this example, in forming the GaN layer 31 in the first example, the GaN: In layer 31 was formed by doping TMI. Indium (In) doping amount is about 1 × 10¹⁶/cm^ThreeIt was. Thereafter, etching and lateral epitaxial growth of GaN were performed in substantially the same manner as in the first example (FIG. 4). The GaN layer 32 laterally grown with the GaN: In layer 31 as a nucleus has slightly smaller threading dislocations than that of the first embodiment. Further, the threading dislocation of the GaN layer 32 grown in the vertical direction on the GaN: In layer 31 was reduced to about 1/100 that of the first embodiment.
[0056]
[Fifth embodiment]
  A laser diode (LD) 100 shown in FIG. 5 was formed on the wafer formed in the same manner as in the first embodiment on the upper side of the lateral growth region as follows. However, when the GaN layer 32 is formed, silane (SiH_FourThe GaN layer 32 is made of silicon (Si) -doped n-type GaN. In order to simplify the drawing, the GaN layer 31 and the GaN layer 32 are simply referred to as the GaN layer 103.
[0057]
  A silicon (Si) -doped Al layer is formed on a sapphire substrate 101, a buffer layer 102 made of AlN, and a wafer made of a two-stage GaN layer 103 consisting of a GaN layer and an n-type GaN layer._0.08Ga_0.92An n-cladding layer 104 made of N, an n-guide layer 105 made of silicon (Si) -doped GaN, a light-emitting layer 106 having an MQW structure, a p-guide layer 107 made of magnesium (Mg) -doped GaN, and a magnesium (Mg) -doped Al_0.08Ga_0.92A p-cladding layer 108 made of N and a p-contact layer 109 made of magnesium (Mg) -doped GaN were formed. Next, the electrode 110A made of gold (Au) is partially etched on the p-contact layer 109 until the two-stage GaN layer 103 of the GaN layer and the n-type GaN layer is exposed, and the electrode 110B made of aluminum (Al) is formed. Formed. The main part of the element part of the laser diode (LD) 100 was formed in a region where the threading dislocation was suppressed, which is the upper part of the lateral epitaxial growth region of the GaN layer 103. The laser diode (LD) 100 thus formed has significantly improved device lifetime and light emission efficiency.
[0058]
[Sixth embodiment]
  A light emitting diode (LED) 200 shown in FIG. 6 was formed in the upper part of the lateral growth region on the wafer formed in the same manner as in the first example. However, when the GaN layer 32 is formed, silane (SiH_FourThe GaN layer 32 is made of silicon (Si) -doped n-type GaN. In order to simplify the drawing, the GaN layer 31 and the GaN layer 32 are simply referred to as a GaN layer 203.
[0059]
  A silicon (Si) doped Al is formed on a wafer comprising a sapphire substrate 201, a buffer layer 202 made of AlN, and a two-stage GaN layer 203 of a GaN layer and an n-type GaN layer._0.08Ga_0.92N clad layer 204 made of N, light emitting layer 205, magnesium (Mg) doped Al_0.08Ga_0.92A p-cladding layer 206 made of N and a p-contact layer 207 made of magnesium (Mg) -doped GaN were formed. Next, the electrode 208A made of gold (Au) is partially etched on the p-contact layer 207 until the two-stage GaN layer 203 of the GaN layer and the n-type GaN layer is exposed to form an electrode 208B made of aluminum (Al). Formed. The light emitting diode (LED) 200 formed in this manner has significantly improved device life and luminous efficiency.
[0060]
[Seventh embodiment]
  In this embodiment, an n-type silicon (Si) substrate is used as the substrate. On an n-type silicon (Si) substrate 301 at a temperature of 1150 ° C., H₂10L / min, NH_Three10 L / min, TMG 100 μmol / min, TMA 10 μmol / min, H₂Silane (SiH diluted to 0.86 ppm with gas)_Four) At a rate of 0.2 μmol / min and a silicon (Si) -doped Al film with a thickness of 0.5 μm._0.15Ga_0.85A layer 3021 made of N was formed. Next, using a hard bake resist mask, etching was performed in a stripe shape having a width of 10 μm, a spacing of 10 μm, and a depth of 0.5 μm by selective dry etching using reactive ion etching (RIE). This makes n-Al_0.15Ga_0.85The upper layer of the N layer 3021 having a width of 10 μm and a step of 0.5 μm and the exposed lower portion (bottom) of the width 10 μm of the n-type silicon substrate 301 were alternately formed ((a) of FIG. 7). At this time, the side surface forming the step of 0.5 μm depth is n-Al_0.15Ga_0.85The {11-20} plane of the N layer 3021 was used.
[0061]
  Next, a mask 5 made of tungsten is placed on the bottom of the step, and Al_0.15Ga_0.85The layer 3021 made of N was formed to a thickness that would not appear on the upper surface. The temperature of the n-type silicon substrate 301 is kept at 1150 ° C., and H₂20L / min, NH_Three10 L / min, TMG 2 μmol / min, TMA 0.2 μmol / min, H₂Silane diluted with gas (SiH_Four) At 4 nmol / min, n-Al_0.15Ga_0.85N-Al with the {11-20} plane as a side surface forming a step of 0.5 μm in depth of the N layer 3021_0.15Ga_0.85An N layer 3022 was formed by lateral epitaxial growth. At this time, vertical epitaxial growth from the mask 5 at the top and bottom of the step hardly occurred ((b) of FIG. 7). Thus, the step was filled by lateral epitaxial growth mainly using the {11-20} plane as a growth surface, or a bridged structure was formed, and the surface became flat. After this, H₂10L / min, NH_Three10 L / min, TMG 100 μmol / min, TMA 10 μmol / min, H₂Silane diluted with gas (SiH_Four) At 0.2 μmol / min, n-Al_0.15Ga_0.85N layer 3022 is grown and n-Al_0.15Ga_0.85N layer 3021 and n-Al_0.15Ga_0.85The N layer 3022 had a total thickness of 2 μm ((c) in FIG. 7). Below, n-Al with a thickness of 2μm_0.15Ga_0.85N layer 3021 and n-Al_0.15Ga_0.85N-Al combined with N layer 3022_0.15Ga_0.85This is described as an N layer 302.
[0062]
  N-Al formed on the n-type silicon substrate 301 as described above._0.15Ga_0.85An n guide layer 303 made of GaN doped with silicon (Si), a light emitting layer 304 having an MQW structure, a p guide layer 305 made of GaN doped with magnesium (Mg), and an Al doped with magnesium (Mg)._0.08Ga_0.92A p-cladding layer 306 made of N and a p-contact layer 307 made of GaN doped with magnesium (Mg) were formed. Next, an electrode 308A made of gold (Au) was formed on the p contact layer 307, and an electrode 308B made of aluminum (Al) was formed on the back surface of the silicon substrate 301 (FIG. 8). The main part of the element part of the laser diode (LD) 300 is n-Al._0.15Ga_0.85The N layer 302 is formed in a region where the threading dislocation is suppressed, which is an upper portion of the lateral epitaxial growth region of the N layer 302. The laser diode (LD) 300 thus formed has significantly improved device lifetime and luminous efficiency.
[0063]
[Eighth embodiment]
  Also in this example, an n-type silicon (Si) substrate was used as the substrate. N-Al formed on the n-type silicon substrate 301 of the seventh embodiment_0.15Ga_0.85As with the N layer 302, n-Al formed on the n-type silicon substrate 401_0.15Ga_0.85Prepare wafer of N layer 402, emitting layer 403, magnesium (Mg) doped Al_0.15Ga_0.85A p-cladding layer 404 made of N was formed. Next, an electrode 405A made of gold (Au) was formed on the p-cladding layer 404, and an electrode 405B made of aluminum (Al) was formed on the back surface of the silicon substrate 401 (FIG. 9). The light emitting diode (LED) 400 formed in this way has significantly improved device life and luminous efficiency.
[0064]
〔application〕
  As an application example of the present invention, it is also useful to further etch a region where the threading dislocations of the second GaN layer 32 are not reduced, and to further laterally epitaxially grow the GaN layer. FIG. 10 is a schematic diagram of positions where the first GaN layer 31 and the second GaN layer 32 are etched. As shown in FIG. 10A, etching is performed in a stripe shape to form the upper GaN layer 31 (hatched in the drawing) of the step and the bottom of the step indicated by B. The formation of the mask 4 is the same as in the first embodiment. As shown in FIG. 10B, the GaN layer 32 in which the step on the mask indicated by B in FIG. Form. Only this low part forms a mask. This mask also has a thickness that does not come out from the uppermost surface of the layer formed on the substrate. In this way, when the GaN layer 33 is laterally epitaxially grown with the second GaN layer 32 at the top of the step as the nucleus, as shown in FIG. , A region indicated as 32 where threading dislocations are suppressed above the laterally epitaxially grown GaN layer 32, and a region indicated as 33 where threading dislocations are suppressed above the laterally epitaxially grown GaN layer 33. It is formed. This makes it possible to form a region with reduced threading dislocations over almost the entire surface of the wafer. Note that the etching depth of the GaN layer 32 may be arbitrary. Thereby, a group III nitride compound semiconductor substrate in which threading dislocations are suppressed over the entire surface can be obtained.
[0065]
[Deformation of etching]
  Moreover, FIG. 11 is an example which forms the upper stage of a level | step difference in island shape by three sets of {11-20} surfaces. FIG. 11 (a) also shows the outer periphery formed by three sets of {11-20} surfaces, but this is a simplified schematic diagram for the sake of understanding. Tens of millions of upper stages may be formed per wafer. In FIG. 11A, the bottom B of the step has an area three times as large as the top of the island-shaped step. In FIG. 11B, the bottom B of the step has an area eight times that of the upper step of the island-shaped step.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a process for manufacturing a group III nitride compound semiconductor according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view showing the structure of a group III nitride compound semiconductor light-emitting device according to a fifth embodiment of the present invention.
FIG. 6 is a sectional view showing the structure of a group III nitride compound semiconductor light emitting device according to a sixth embodiment of the invention.
FIG. 7 is a cross-sectional view showing a part of a process for manufacturing a group III nitride compound semiconductor light-emitting device according to a seventh embodiment of the present invention.
FIG. 8 is a cross-sectional view showing a structure of a group III nitride compound semiconductor light emitting device according to a seventh embodiment of the present invention.
FIG. 9 is a cross-sectional view showing the structure of a group III nitride compound semiconductor light-emitting device according to an eighth embodiment of the present invention.
FIG. 10 is a schematic view showing another example of etching of the first group III nitride compound semiconductor.
FIG. 11 is a schematic view showing still another example of etching of the first group III nitride compound semiconductor.
FIG. 12 is a cross-sectional view showing threading dislocations propagating in a group III nitride compound semiconductor.
[Explanation of symbols]
  1, 101, 201, 301, 401 Substrate
  2, 102, 202 Buffer layer
  20 Basal layer
  21 First buffer layer forming a base layer
  22 Intermediate layer forming the base layer
  23 Second buffer layer forming base layer
  31 First Group III Nitride Compound Semiconductor (Layer)
  32 Second Group III Nitride Compound Semiconductor (Layer)
  103, 203 n-GaN layer
  104, 204, 302, 402 n-AlGaN cladding layer
  105, 303 n-GaN guide layer
  106, 205, 304, 403 Light emitting layer
  107, 305 p-GaN guide layer
  108, 206, 306, 404 p-AlGaN cladding layer
  109, 207, 307 p-GaN layer
  110A, 208A, 308A, 405A p-electrode
  110B, 208B, 308B, 405B n-electrode

Claims (10)

基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、
前記基板上に、少なくとも１層のIII族窒化物系化合物半導体から成る基底層を成長させる工程と、
最上層を第１のIII族窒化物系化合物半導体とする前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、前記基板の面を底部に露出させるよう段差を設ける工程と、
前記段差の前記底部である前記基板の面上に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、
前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第１のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第２のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とするIII族窒化物系化合物半導体の製造方法。In the method for producing a group III nitride compound semiconductor obtained by epitaxial growth of a group III nitride compound semiconductor on a substrate,
Growing a base layer made of at least one group III-nitride compound semiconductor on the substrate;
By etching the base layer to the top layer and the first Group III nitride compound semiconductor, point-like, and the island state of stripe-shaped or lattice-like shape, providing a step to expose the surface of the substrate to the bottom step When,
Forming a mask on the surface of the substrate that is the bottom of the step with a thickness such that the upper surface is lower than the upper surface of the uppermost layer;
A second group III nitride system having the upper surface and side surfaces of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as nuclei. A method for producing a group III nitride compound semiconductor, comprising the step of epitaxially growing a compound semiconductor in the longitudinal and lateral directions. 基板上にIII族窒化物系化合物半導体をエピタキシャル成長により得るIII族窒化物系化合物半導体の製造方法において、In the method for producing a group III nitride compound semiconductor obtained by epitaxial growth of a group III nitride compound semiconductor on a substrate,
前記基板上に、複層であって、AlN、AlOn the substrate, there are multiple layers, AlN, Al _xx GaGa _1-x1-x N又はAlN or Al _xx GaGa _yy InIn _1-x-y1-x-y N（x≠0）から成る層を含み、最上層をGaN から成る第１のIII族窒化物系化合物半導体とする基底層を成長させる工程と、Growing a base layer including a layer made of N (x ≠ 0) and having the top layer made of a first group III nitride compound semiconductor made of GaN;
前記基底層をエッチングにより、点状、ストライプ状又は格子状等の島状態とし、基底層のうちのAlN、AlEtching the base layer into islands such as dots, stripes or lattices, and AlN, Al in the base layer _xx GaGa _1-x1-x N又はAlN or Al _xx GaGa _yy InIn _1-x-y1-x-y N（x≠0）からなる層を底部に露出させるよう段差を設ける工程と、Providing a step to expose a layer of N (x ≠ 0) at the bottom;
前記段差の前記底部に、上面が前記最上層の上面よりも低い位置となる厚さでマスクを形成する工程と、Forming a mask on the bottom of the step with a thickness such that the top surface is lower than the top surface of the top layer;
前記エッチングにより形成された点状、ストライプ状又は格子状等の島状態の前記第１のIII族窒化物系化合物半導体の段差の上段の上面及び側面を核として、第２のIII族窒化物系化合物半導体を縦及び横方向エピタキシャル成長させる工程とを有することを特徴とするIII族窒化物系化合物半導体の製造方法。A second group III nitride system having the upper surface and side surfaces of the upper step of the first group III nitride compound semiconductor in the island state such as dot, stripe or lattice formed by the etching as nuclei. A method for producing a group III nitride compound semiconductor, comprising the step of epitaxially growing a compound semiconductor in the longitudinal and lateral directions. 前記マスクは、その上にIII族窒化物系化合物半導体のエピタキシャル成長が阻害される物質から成ることを特徴とする請求項１又は請求項２に記載のIII族窒化物系化合物半導体の製造方法。The mask, III nitride compound semiconductor method as claimed in claim 1 or claim 2, characterized in that it consists substance III nitride compound semiconductor epitaxial growth is inhibited thereon. 前記段差の側面は、略全部が｛１１−２０｝面であることを特徴とする請求項１乃至請求項３の何れか１項に記載のIII族窒化物系化合物半導体の製造方法。Side surface of the step is, III nitride compound semiconductor process for manufacturing according to any one of claims 1 to 3, characterized in that substantially all of {11-20} plane. 前記第１のIII族窒化物系化合物半導体と前記第２のIII族窒化物系化合物半導体とが同組成であることを特徴とする請求項１乃至請求項４の何れか１項に記載のIII族窒化物系化合物半導体の製造方法。III according to any one of claims 1 to 4, characterized in that said first III wherein the nitride compound semiconductor second Group III nitride compound semiconductor is the same composition A method for producing a group nitride compound semiconductor. 前記マスクは、シリコン酸化膜、シリコン窒化膜、或いは、タングステン、窒化チタン膜その他の導電性のマスクであることを特徴とする請求項１乃至請求項５の何れか１項に記載のIII族窒化物系化合物半導体の製造方法。The mask, the silicon oxide film, a silicon nitride film, or tungsten, III nitride according to any one of claims 1 to 5, characterized in that a mask of the titanium nitride film other conductive A method for producing a physical compound semiconductor. 請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体の製造方法により製造した前記III族窒化物系化合物半導体層の横方向エピタキシャル成長した部分の上層に形成されたことを特徴とするIII族窒化物系化合物半導体素子。7. The group III nitride compound semiconductor layer manufactured by the method for manufacturing a group III nitride compound semiconductor according to any one of claims 1 to 6 , wherein the group III nitride compound semiconductor layer is formed on an upper part of a laterally epitaxially grown portion. A group III nitride compound semiconductor device characterized by: 請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体の製造方法により製造した前記III族窒化物系化合物半導体層の、横方向エピタキシャル成長した部分の上層に、異なるIII族窒化物系化合物半導体層を積層することにより得られることを特徴とするIII族窒化物系化合物半導体発光素子。A different III is formed on the upper layer of the group III nitride compound semiconductor layer produced by the method for producing a group III nitride compound semiconductor according to any one of claims 1 to 6 , wherein the group is laterally epitaxially grown. A group III nitride compound semiconductor light emitting device obtained by laminating a group nitride compound semiconductor layer. 請求項１乃至請求項６のいずれか１項に記載のIII族窒化物系化合物半導体の製造方法に加えて、横方向エピタキシャル成長した部分の上層以外を略全部除去することにより、前記III族窒化物系化合物半導体基板を得ることを特徴とするIII族窒化物系化合物半導体基板の製造方法。In addition to the method for producing a group III nitride compound semiconductor according to any one of claims 1 to 6, the group III nitride is removed by removing substantially all but the upper layer of the laterally epitaxially grown portion. A method for producing a group III nitride compound semiconductor substrate, comprising obtaining a compound semiconductor substrate. 請求項９の方法により得られたIII族窒化物系化合物半導体基板。 A group III nitride compound semiconductor substrate obtained by the method of claim 9 .

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