JP4396036B2

JP4396036B2 - Control device for voltage-driven semiconductor elements connected in series

Info

Publication number: JP4396036B2
Application number: JP2001001385A
Authority: JP
Inventors: 康阿部
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2001-01-09
Filing date: 2001-01-09
Publication date: 2010-01-13
Anticipated expiration: 2021-01-09
Also published as: JP2002204578A

Description

【０００１】
【発明の属する技術分野】
この発明は、複数個直列接続された電圧駆動型半導体素子を同時にオン・オフさせる場合におけるスイッチングタイミングの制御装置に関する。
【０００２】
【従来の技術】
直列接続された半導体スイッチング素子を備えた電力変換装置において、各スイッチング素子を同時にオン・オフさせるために数多くの課題と解決策とが知られている。特に電圧駆動型の半導体スイッチング素子を直列接続した場合における問題点を、図８に示すように素子が２個直列接続されている回路を例にとって説明する。
【０００３】
図８において、Ｑ１およびＱ２は電圧駆動型半導体素子で、各段のコレクタ−エミッタ間電圧はそれぞれＶＣＥ１、ＶＣＥ２で示され、ゲート電圧はそれぞれＶＧＥ１、ＶＧＥ２で示されている。
【０００４】
直列接続されている素子Ｑ１、Ｑ２がスイッチングした時、ゲート駆動回路や素子の遅延時間が同じであり、スイッチングタイミングが同時であれば、２つの素子の電圧分担は等しくなる。しかし、実際にはこれらの遅延時間はばらつきがあり、また温度によっても変化するため、素子のスイッチングタイミングは異なる。
【０００５】
そのため、図９に示すように、素子Ｑ１の方が素子Ｑ２よりも速くオフした場合には、素子Ｑ１に高い電圧が印加され、また、素子Ｑ１の方が素子Ｑ２よりも遅くオンした場合には、素子Ｑ２に高い電圧が印加されることになって、スイッチングタイミング差が大きい場合には素子が過電圧となり破壊する可能性がある。
【０００６】
この電圧分担の不平衡を抑制する従来の一手段として、素子と並列にスナバ回路を接続する方法がある。このスナバ回路を適用した回路構成例を図１０に示す。この回路は２レベルインバータの１相分であり、素子としてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を直列接続している。Ｑ１〜Ｑ４はＩＧＢＴであり、それぞれに並列に接続されている抵抗Ｒ、コンデンサＣ、ダイオードＤからなる回路がスナバ回路である。また、ＧＤＵ１〜ＧＤＵ４はゲート駆動回路、電源電圧はＥｄである。この回路において、上アーム、すなわちＱ１，Ｑ２がターンオフし、Ｑ１がＱ２よりも早いタイミングでオフした時、スナバ回路が無い場合の動作波形を図１１（ａ）、スナバ回路がある場合の動作波形を図１１（ｂ）に示す。この波形のように、Ｑ１が先にターンオフ動作を開始し、この開始時点よりΔｔの期間ではＱ２がまだオン状態にあることから、Ｑ１の素子電圧ＶＣＥ（Ｑ１）のみが上昇し、電圧アンバランスが生じる。しかし、スナバ回路を接続すると、接続していない時と比較して、素子電圧の電圧上昇率ｄｖ／ｄｔを低減することができ、その結果、Δｔの期間での電圧アンバランスを低減することができる。このｄｖ／ｄｔは、スナバ回路のＣの容量に依存しており、これを増加させるほど電圧アンバランス低減効果を増加させることができる。
【０００７】
【発明が解決しようとする課題】
このように、素子と並列にスナバ回路を接続し、素子電圧のｄｖ／ｄｔを低減させることでスイッチングタイミング差による素子電圧アンバランスを低減することが可能となるが、回路の大型化、損失増加という問題が発生する。
【０００８】
従って、この発明の課題は、より簡単な回路で、直列に接続された素子のスイッチングタイミングのばらつきを抑制する事にある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明によれば、直列に接続された素子のゲート線を磁気結合させて、素子がオンまたはオフする際に各ゲート線に流れる電流値が異なれば、その差分に応じてゲート線のインピーダンスを瞬時に変化させることで、各ゲート電流を一致させてスイッチングタイミングのばらつきを抑制させる。
【００１０】
より具体的にいえば、本発明によれば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させたことを特徴とする（請求項１記載の発明）。
【００１１】
また、本発明によれば、複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させることにより、多数の直列接続された電圧駆動型半導体素子に対応可能である（請求項２記載の発明）。
【００１２】
本発明の他の解決手段によれば、請求項１または２に記載の半導体スイッチ回路において、前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させることにより、同様な効果を発揮させることができる（請求項３記載の発明）。
【００１３】
【発明の実態の形態】
本発明について、ＩＧＢＴの直列接続を２組直列接続して構成された回路を例に説明する。
【００１４】
図１は、本発明の半導体スイッチ回路を用いた回路構成例を示すもので、この回路は、図１０と同様に２レベルインバータの１相分である。
【００１５】
この回路の特徴は、各アーム毎のゲート線を磁気結合させている点である。磁気結合させる時には、例として図２のようにそれぞれのゲート線を同じ磁性体ＭＣに巻き付ける。これにより、例えばゲート電流Ｉｇ１が流れると、磁性体にΦ１の磁束が発生し、これがＧＤＵ２のゲート線を横切る。同様に、Ｉｇ２が流れるとΦ２の磁束が発生し、これがＧＤＵ１のゲート線を横切る。これによって各ゲート線が磁気結合される。この時、磁性体へのゲート線の巻数Ｎ１、Ｎ２を同じとして、Ｉｇ１＝Ｉｇ２の時に｜Φ１｜＝｜Φ２｜となるようにし、Ｉｇ１とＩｇ２が逆極性の時に、Φ１とΦ２が逆極性となるようにする。この時の回路動作を、ターンオフ動作を例にとって説明する。
【００１６】
Ｑ１とＱ２のターンオフのタイミングが同時の場合、それぞれのゲート（Ｇ）−エミッタ（Ｅ）間電圧波形ＶＧＥ（Ｑ１）、ＶＧＥ（Ｑ２）はほぼ等しくなる。ＩＧＢＴのＧ−Ｅ間は図３のように等価的にコンデンサＣiesと見なすことができるため、図４（ａ）のようにＩｇ１、Ｉｇ２には同波形で過渡的にＣiesの放電電流が流れる。この時、磁性体のＩｇ１とＩｇ２は極性が逆となり、Φ１とΦ２は同レベルで逆極性となるため磁性体に発生する磁束はΦ１とΦ２が互いに打ち消しあい、０となる。そのため、磁気結合はせず、Ｉｇ１とＩｇ２はそれぞれのＣiesから放電電流が流れ続ける。
【００１７】
次に、図４（ｂ）のようにＱ１とＱ２のターンオフタイミングがアンバランスとなった時（この場合、Ｑ１が先にターンオフ）、すなわちＩｇ１がＩｇ２よりも先に流れ出した時、Φ１≠Φ２となるため、磁性体には｜Φ１−Φ２｜の磁束が発生し、磁気結合する。この時、それぞれのゲート線にはインダクタンス分のＬ１とＬ２が発生し、これらは、｜Φ１−Φ２｜に比例する特性がある。すなわち、Ｉｇ１とＩｇ２のアンバランス分が大きい程、Ｌ１とＬ２も大きくなる。また、Ｌ１,Ｌ２が増加する程、ゲート線のインピーダンスが増加するため、Ｉｇ１とＩｇ２が流れにくくなる。この動作により、図５のようにＩｇ１とＩｇ２のアンバランス分に応じて自動的にゲート線のインピーダンスが変化し、Ｉｇ１とＩｇ２が一致するように動作させることができる。
【００１８】
以上の方法により、Ｑ１とＱ２のターンオフタイミングのばらつきを遅れなく抑制することが可能となる。これは、ターンオンタイミングのばらつき抑制に対しても同様に有効に動作する。
【００１９】
図６は、請求項２に記載の発明の実施例を示すもので、素子をｎ個直列接続した時の回路構成を表している。図から明らかなように、Ｑ１とＱ２のゲート線を磁気結合してゲート電流値を一致させ、これらの電流値を基準としてＱ３のゲート電流を一致させるために、Ｑ２とＱ３のゲート線を磁気結合する、というようにゲート線を従属的に磁気結合することで、瞬時に全ての素子のスイッチングタイミングのアンバランスを抑制することが可能となり、また２本のゲート線当たり１個の磁性体を取り付けるだけで済むため、配線を簡単化することができる。
【００２０】
また、図１に示したように、ゲート電流は一巡のルートで流れることから、ゲート線とエミッタ線に流れる電流値が同じとなる。そのため、図７のようにゲート線とエミッタ線、またはエミッタ線とエミッタ線を磁気結合しても、請求項１と同様の原理でスイッチングタイミングのばらつき抑制に対して有効に動作する。
【００２１】
【発明の効果】
本発明によれば、電圧駆動型半導体素子を多数個直列する時に、各アーム毎にゲート線を磁気結合させ、ゲート電流のアンバランス量に応じてゲート線のインピーダンスを瞬時に変化させることにより、非常に簡単な回路で遅れ時間無くスイッチングタイミングのばらつきを抑制することが可能である。
【図面の簡単な説明】
【図１】本発明の実施例の回路接続図である。
【図２】本発明の原理を説明するための結線図である。
【図３】ＩＧＢＴ入力部の等価回路を説明するための回路図である。
【図４】スイッチングタイミングが変化した時のゲート波形の動作を説明するための動作波形図である。
【図５】本発明を適用した時のゲート線の等価回路を示す回路接続図である。
【図６】素子を多直列接続した時の本発明の他の実施例を示す回路接続図である。
【図７】本発明の更に異なる実施例の回路接続図である。
【図８】素子の２直列接続の構成を説明する図である。
【図９】スイッチングタイミングがばらついた時の電圧波形を示す動作波形図である。
【図１０】スナバ回路による従来の回路構成を示す回路接続図である。
【図１１】従来の素子過電圧抑制方法による回路電圧波形を示す動作波形図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an apparatus for controlling switching timing when a plurality of voltage-driven semiconductor elements connected in series are simultaneously turned on and off.
[0002]
[Prior art]
In a power conversion device including semiconductor switching elements connected in series, many problems and solutions are known in order to simultaneously turn on and off each switching element. In particular, the problem when voltage-driven semiconductor switching elements are connected in series will be described with reference to a circuit in which two elements are connected in series as shown in FIG.
[0003]
In FIG. 8, Q1 and Q2 are voltage-driven semiconductor elements, collector-emitter voltages at each stage are indicated by VCE1 and VCE2, respectively, and gate voltages are indicated by VGE1 and VGE2, respectively.
[0004]
When the elements Q1 and Q2 connected in series are switched, the delay times of the gate drive circuit and the elements are the same. If the switching timings are the same, the voltage sharing of the two elements becomes equal. However, in actuality, these delay times vary and change depending on the temperature, so that the switching timings of the elements are different.
[0005]
Therefore, as shown in FIG. 9, when the element Q1 is turned off faster than the element Q2, a high voltage is applied to the element Q1, and when the element Q1 is turned on later than the element Q2. If a high voltage is applied to the element Q2 and the switching timing difference is large, the element may be overvoltaged and destroyed.
[0006]
One conventional means for suppressing this voltage sharing imbalance is to connect a snubber circuit in parallel with the element. FIG. 10 shows a circuit configuration example to which this snubber circuit is applied. This circuit is for one phase of a two-level inverter, and an IGBT (insulated gate bipolar transistor) is connected in series as an element. Q1 to Q4 are IGBTs, and a circuit including a resistor R, a capacitor C, and a diode D connected in parallel to each other is a snubber circuit. GDU1 to GDU4 are gate drive circuits, and the power supply voltage is Ed. In this circuit, when the upper arm, that is, Q1 and Q2 are turned off and Q1 is turned off at a timing earlier than Q2, the operation waveform when there is no snubber circuit is shown in FIG. 11A, and the operation waveform when there is a snubber circuit. Is shown in FIG. As shown in this waveform, Q1 starts the turn-off operation first, and since Q2 is still in the on state during the period Δt from this start time, only the element voltage VCE (Q1) of Q1 rises and voltage imbalance occurs. Occurs. However, when the snubber circuit is connected, the voltage increase rate dv / dt of the element voltage can be reduced as compared to when the snubber circuit is not connected, and as a result, the voltage imbalance during the period of Δt can be reduced. it can. This dv / dt depends on the capacitance of C of the snubber circuit, and the voltage unbalance reduction effect can be increased as this is increased.
[0007]
[Problems to be solved by the invention]
Thus, by connecting a snubber circuit in parallel with the element and reducing the dv / dt of the element voltage, it becomes possible to reduce the element voltage unbalance due to the switching timing difference, but the circuit becomes larger and the loss increases. The problem occurs.
[0008]
Accordingly, an object of the present invention is to suppress variations in switching timing of elements connected in series with a simpler circuit.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problem, according to the present invention, when the gate lines of elements connected in series are magnetically coupled, and the current value flowing through each gate line differs when the element is turned on or off, the difference In response to this, the gate line impedance is instantaneously changed, so that the gate currents coincide with each other to suppress the variation in switching timing.
[0010]
More specifically, according to the present invention, a plurality of voltage-driven semiconductor elements connected in series to form an arm, and a gate signal to each gate terminal of the plurality of voltage-driven semiconductor elements in each arm. a gate drive circuit for supplying, in the semiconductor switching circuit consisting of,
To match the current flowing through the gate line of the current flowing through the gate line and the next stage of the voltage-driven semiconductor element of the voltage-driven semiconductor element of each stage, the first stage gate line next stage gate line The gate lines of each stage except the first stage and the final stage are magnetically coupled to the previous stage gate line and the next stage gate line, and the final stage gate line is magnetically coupled to the previous stage gate line. Item 1).
[0011]
According to the present invention, a plurality of voltage-driven semiconductor elements that are connected in series to form an arm, and a gate drive that supplies a gate signal to each gate terminal of the plurality of voltage-driven semiconductor elements in each arm. a circuit, the semiconductor switching circuit consisting of,
To match the current flowing through the gate line of the current flowing through the gate line and the next stage of the voltage-driven semiconductor element of the voltage-driven semiconductor element of each stage, the first stage gate line next stage gate line The gate lines of each stage except the first stage and the last stage are magnetically coupled to the previous stage gate line and the next stage gate line, and the last stage gate line is magnetically coupled to the previous stage gate line. The present invention is applicable to a voltage-driven semiconductor element (the invention according to claim 2).
[0012]
According to another solution of the present invention, in the semiconductor switch circuit according to claim 1 or 2, emitter lines connecting the gate drive circuit and an emitter terminal of the voltage-driven semiconductor element, or a gate line and an emitter. The same effect can be exhibited by magnetically coupling the wire (the invention according to claim 3).
[0013]
[Form of the present invention]
The present invention will be described by taking as an example a circuit configured by connecting two sets of IGBTs connected in series.
[0014]
FIG. 1 shows a circuit configuration example using the semiconductor switch circuit of the present invention, and this circuit is one phase of a two-level inverter as in FIG.
[0015]
The feature of this circuit is that the gate line for each arm is magnetically coupled. When magnetic coupling is performed, each gate line is wound around the same magnetic body MC as shown in FIG. Thereby, for example, when the gate current Ig1 flows, a magnetic flux of Φ1 is generated in the magnetic body, and this crosses the gate line of the GDU2. Similarly, when Ig2 flows, a magnetic flux of Φ2 is generated and crosses the gate line of GDU1. As a result, each gate line is magnetically coupled. At this time, the number of turns N1 and N2 of the gate line to the magnetic material is the same, and when Φ1 | Ig2, the relationship is | Φ1 | = | Φ2 |, and when Ig1 and Ig2 are opposite in polarity, Φ1 and Φ2 are opposite in polarity. To be. The circuit operation at this time will be described taking a turn-off operation as an example.
[0016]
When the turn-off timings of Q1 and Q2 are the same, the voltage waveforms VGE (Q1) and VGE (Q2) between the gates (G) and the emitters (E) are substantially equal. Since the IGBT GE can be equivalently regarded as a capacitor Cies as shown in FIG. 3, a discharge current of Cies transiently flows in the same waveform in Ig1 and Ig2 as shown in FIG. 4A. At this time, the magnetic materials Ig1 and Ig2 have opposite polarities, and Φ1 and Φ2 have the same level and opposite polarities, so that the magnetic flux generated in the magnetic material cancels each other out between Φ1 and Φ2. Therefore, magnetic coupling is not performed, and discharge current continues to flow from each Cies of Ig1 and Ig2.
[0017]
Next, as shown in FIG. 4B, when the turn-off timing of Q1 and Q2 becomes unbalanced (in this case, Q1 is turned off first), that is, when Ig1 flows out before Ig2, Φ1 ≠ Φ2 Therefore, a magnetic flux of | Φ1-Φ2 | is generated in the magnetic body and is magnetically coupled. At this time, inductances L1 and L2 are generated in the respective gate lines, and these have characteristics proportional to | Φ1-Φ2 |. That is, as the imbalance between Ig1 and Ig2 increases, L1 and L2 also increase. Moreover, since the impedance of the gate line increases as L1 and L2 increase, Ig1 and Ig2 do not flow easily. By this operation, as shown in FIG. 5, the impedance of the gate line is automatically changed according to the unbalance of Ig1 and Ig2, and the operation can be performed so that Ig1 and Ig2 coincide.
[0018]
By the above method, it is possible to suppress the variation in the turn-off timing between Q1 and Q2 without delay. This also works effectively for suppressing variations in turn-on timing.
[0019]
FIG. 6 shows an embodiment of the invention as set forth in claim 2 and shows a circuit configuration when n elements are connected in series. As is clear from the figure, the gate lines of Q1 and Q2 are magnetically coupled to match the gate current values, and the gate currents of Q3 and Q3 are magnetically matched to match the gate currents of Q3 with reference to these current values. By magnetically coupling the gate lines in a subordinate manner such as coupling, it becomes possible to instantaneously suppress the imbalance of the switching timing of all elements, and one magnetic body per two gate lines. Wiring can be simplified because only installation is required.
[0020]
In addition, as shown in FIG. 1, since the gate current flows through one route, the current values flowing in the gate line and the emitter line are the same. For this reason, even if the gate line and the emitter line or the emitter line and the emitter line are magnetically coupled as shown in FIG.
[0021]
【The invention's effect】
According to the present invention, when a large number of voltage-driven semiconductor elements are connected in series, the gate line is magnetically coupled for each arm, and the impedance of the gate line is instantaneously changed according to the amount of unbalance of the gate current, It is possible to suppress variations in switching timing without delay time with a very simple circuit.
[Brief description of the drawings]
FIG. 1 is a circuit connection diagram of an embodiment of the present invention.
FIG. 2 is a connection diagram for explaining the principle of the present invention.
FIG. 3 is a circuit diagram for explaining an equivalent circuit of an IGBT input unit;
FIG. 4 is an operation waveform diagram for explaining the operation of the gate waveform when the switching timing changes.
FIG. 5 is a circuit connection diagram showing an equivalent circuit of a gate line when the present invention is applied.
FIG. 6 is a circuit connection diagram showing another embodiment of the present invention when multiple elements are connected in series.
FIG. 7 is a circuit connection diagram of still another embodiment of the present invention.
FIG. 8 is a diagram illustrating a configuration of two series connection of elements.
FIG. 9 is an operation waveform diagram showing a voltage waveform when the switching timing varies.
FIG. 10 is a circuit connection diagram showing a conventional circuit configuration using a snubber circuit.
FIG. 11 is an operation waveform diagram showing a circuit voltage waveform according to a conventional element overvoltage suppressing method.

Claims

複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
前記ゲート駆動回路と前記各アーム内の各々の電圧駆動型半導体素子のゲート端子とを接続するゲート線を互いに磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。A voltage-driven semiconductor element forming the arm is a plurality series, the gate drive circuit supplies a gate signal to the gate terminal of the plurality of each said voltage-driven semiconductor elements in each arm, the semiconductor switching circuit consisting of In
Controller of series-connected voltage-driven semiconductor element, wherein a gate line was magnetically coupled to each other for connecting the gate terminal of each of the voltage-driven semiconductor element of the gate driving circuit and said each arm.

複数個直列接続されアームを構成する電圧駆動型半導体素子と、前記各アーム内の複数個の当該電圧駆動型半導体素子各々のゲート端子にゲート信号を供給するゲート駆動回路と、からなる半導体スイッチ回路において、
各段の電圧駆動型半導体素子のゲート線に流れる電流値と次段の電圧駆動型半導体素子のゲート線に流れる電流値とを一致させるために、初段のゲート線は次段のゲート線と、初段および最終段を除く各段のゲート線は前段のゲート線および次段のゲート線と、最終段のゲート線は前段のゲート線と、各々磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。A voltage-driven semiconductor element forming the arm is a plurality series, the gate drive circuit supplies a gate signal to the gate terminal of the plurality of each said voltage-driven semiconductor elements in each arm, the semiconductor switching circuit consisting of In
To match the current flowing through the gate line of the current flowing through the gate line and the next stage of the voltage-driven semiconductor element of the voltage-driven semiconductor element of each stage, the first stage gate line next stage gate line A series connection characterized in that the gate lines of each stage except the first stage and the last stage are magnetically coupled to the previous stage gate line and the next stage gate line, and the last stage gate line is coupled to the previous stage gate line. Control device for a voltage-driven semiconductor element.

請求項１または２に記載の半導体スイッチ回路において、
前記ゲート駆動回路と前記電圧駆動型半導体素子のエミッタ端子を接続するエミッタ線同士、またはゲート線とエミッタ線とを磁気結合させたことを特徴とする直列接続された電圧駆動型半導体素子の制御装置。The semiconductor switch circuit according to claim 1 or 2,
A control device for voltage-driven semiconductor elements connected in series, characterized in that the emitter lines connecting the gate drive circuit and the emitter terminal of the voltage-driven semiconductor element or the gate lines and the emitter lines are magnetically coupled. .