JP4394788B2 - 遅延時間判定装置 - Google Patents
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- 230000008859 change Effects 0.000 claims description 73
- 238000012360 testing method Methods 0.000 claims description 60
- 230000010363 phase shift Effects 0.000 claims description 37
- 239000004065 semiconductor Substances 0.000 claims description 31
- 230000003111 delayed effect Effects 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 13
- 238000007493 shaping process Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 21
- 238000012937 correction Methods 0.000 description 17
- 238000005259 measurement Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3016—Delay or race condition test, e.g. race hazard test
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Description
【０００１】
【発明の属する技術分野】
本発明は、遅延回路の遅延時間を判定する遅延時間判定装置に関し、特に複数の遅延経路を有する可変遅延回路において、入力信号を所望の時間遅延させる遅延経路を判定する遅延時間判定装置に関する。
【０００２】
【従来の技術】
近年、高速で動作する半導体デバイスの開発が盛んに進められている。それに伴い、高速デバイスを試験する半導体試験装置に、非常に厳しい動作タイミングの制御が要求されるようになってきている。特に、被試験デバイスに試験パターンを入力するタイミングは、被試験デバイスの入力特性に応じて、基準クロックに対して正確に遅延される必要がある。
【０００３】
図１は、半導体試験装置において、入力信号を所望の時間遅延させる可変遅延回路１０を示すブロック図である。この可変遅延回路１０は、遅延素子（１２ａ〜１２ｎ）、セレクタ（１４ａ〜１４ｎ）及びリニアライズメモリ１６を有する。この可変遅延回路１０においては、クロックが入力端から入力され、所望の時間遅延された遅延クロックが出力端から出力される。
【０００４】
リニアライズメモリ１６は、入力信号を所望の時間遅延させる遅延経路を特定するデータを、所定のアドレスに格納している。遅延経路のデータは、複数の遅延素子の組み合わせを示す。セレクタ（１４ａ〜１４ｎ）は、リニアライズメモリ１６から提供される遅延経路データ（１６０ａ〜１６０ｎ）に基づいて、各遅延素子（１２ａ〜１２ｎ）を通過したクロック、又は通過しないクロックのいずれかを選択し後段に出力する。例えば、所定の遅延時間を生成するために、各セレクタの前段にある遅延素子を使用する場合には、リニアライズメモリ１６の対応するビットに“０”が設定され、使用しない場合にはビットに“１”が設定される。
【０００５】
可変遅延回路１０に設けられる遅延素子（１２ａ〜１２ｎ）は、それぞれ数ピコ秒から数十ピコ秒、または数百ピコ秒の遅延時間を有するように設計される。従って、例えば１０、２０…７０ピコ秒の７種類の遅延時間を生成するためには、理論的には、１０、２０、４０ピコ秒の遅延時間を有する３種類の遅延素子を用いて組み合わせればよい。
【０００６】
しかしながら、現実には、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件などによって、遅延素子により実際に与えられる遅延時間と設計した遅延時間との間に誤差が生じる場合がある。この誤差を解消するために、所定の遅延時間を生成する最適な遅延経路を測定により求める必要がある。
【０００７】
図２は、可変遅延回路１０が有する各々の遅延経路の遅延時間を測定する従来の遅延時間判定装置４８を示すブロック図である。遅延時間判定装置４８は、パルス補正部２４、ＯＲ回路２５、周波数カウンタ２８及びコンピュータ３０（テスタコントローラ）を有する。
【０００８】
１つのパルスである測定パルス１３２が、ＯＲ回路２５を介して入力され、ＯＲ回路２５、可変遅延回路１０及びパルス補正部２４を含む閉回路を周回する。周回中、測定パルス１３２は、可変遅延回路１０において選択された遅延経路により遅延される。測定パルス１３２のパルス幅は、周回中に測定パルス１３２が通過する半導体ゲートの、立ち上がり時間と、立ち下がり時間の違いにより減少又は拡大してしまう。このため、測定パルス１３２のパルス幅を補正するパルス幅補正部２４が設けられる。測定パルス１３２の一定期間における周回数は、遅延経路を変更することにより変化する。周波数カウンタ２８は、一定期間における測定パルス１３２の周回数を測定し、最小の遅延量を有する最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差をコンピュータ３０に転送する。
【０００９】
コンピュータ３０は、最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差に基づいて、所定の遅延時間に最も近い遅延量を有する遅延経路を選択する。選択した遅延経路が、リニアライズメモリ１６に格納される。
【００１０】
図３は、リニアライズメモリ１６に格納した遅延経路のデータを示す。リニアライズメモリ１６は、所望する遅延量を有する遅延経路のデータを格納している。また、本実施形態において、遅延経路のデータは、リニアライズメモリ１６のアドレスの増加に比例して遅延量が増加するように格納されている。例えば、図３（ａ）に示されるリニアライズメモリ１６のアドレス＃０、＃１、＃２…には、それぞれ０ｐｓ、１０ｐｓ、２０ｐｓ…の遅延量を有する遅延経路のデータが格納されている。遅延データと遅延量は、図３（ｂ）に示すように比例する。また、各遅延経路における遅延時間は、絶対的な遅延時間ではなく、可変遅延回路１０の最小遅延経路における遅延時間に対する、相対的な遅延時間で示すことが好ましい。
【００１１】
【発明が解決しようとする課題】
図２で示される遅延時間判定装置４８は、可変遅延経路１０が有する全ての遅延経路の遅延量を測定し、測定した遅延量をコンピュータ３０（テスタコンピュータ）に転送する。その後、コンピュータ３０を用いて、所望の遅延時間に最も近い遅延量を有する遅延経路のデータをリニアライズメモリ１６に格納する。各遅延経路の遅延量を測定するのに時間が掛かるので、リニアライズメモリ１６の補正にかかる時間が増大し、スループットの低下を引き起こす。
【００１２】
そこで本発明は、上記の課題を解決することのできる遅延時間判定装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、基準クロックの位相に対して、前記所望の遅延時間、位相を遅らせたシフトクロックを供給するシフトクロック供給部と、前記シフトクロックの位相と、前記基準クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部とを備えることを特徴とする遅延時間判定装置を提供する。
【００１４】
第１の形態の一つの態様においては、前記位相比較部は、前記遅延クロックのエッジのタイミングと前記シフトクロックのエッジのタイミングを比較して前記比較信号を出力してもよい。
【００１５】
第１の形態の別の態様においては、前記位相比較部は、前記遅延クロックが入力されるデータ入力と、前記シフトクロックが入力されるクロック入力とを有するフリップフロップを有してもよい。
【００１６】
第１の形態の更に別の態様においては、前記位相比較部は、前記比較信号をパルスとして出力してもよい。
【００１７】
第１の形態の更に別の態様においては、前記判定部は、所定の時間間隔における前記パルスを計数して得られる計数値を出力する比較信号計数部と、前記計数値に基づいて、前記遅延クロックの位相と前記シフトクロックの位相が一致しているか否かを判定する結果判定部とを備えてもよい。
【００１８】
第１の形態の更に別の態様においては、前記結果判定部は、前記計数値が所定の範囲内にあるときに前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第１判定部を有してもよい。
【００１９】
第１の形態の更に別の態様においては、前記遅延回路が、前記入力信号を遅延させる複数の異なる遅延経路を有し、前記遅延回路は、前記シフトクロックと前記遅延クロックが一致しない場合に、前記遅延経路を変更してもよい。
【００２０】
第１の形態の更に別の態様においては、前記シフトクロックの位相と前記遅延クロックの位相が一致しない場合に、前記シフトクロックの位相、または前記遅延経路のいずれか一方を変更してもよい。
【００２１】
第１の形態の更に別の態様においては、前記結果判定部は、前記所定の時間間隔において前記計数値が０であり、後の前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第２判定部を更に有してもよい。
【００２２】
第１の形態の更に別の態様においては、前記結果判定部は、前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなり、後の前記所定の時間間隔において前記計数値が０になった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第３判定部を更に有してもよい。
【００２３】
第１の形態の更に別の態様においては、前記入力信号を前記所望の遅延時間、遅延させる前記遅延経路を特定するデータを格納するリニアライズメモリを更に有してもよい。
【００２４】
第１の形態の更に別の態様においては、前記シフトクロックの位相と前記遅延クロックの位相が一致する場合に、前記リニアライズメモリに前記所望の遅延時間、前記入力信号を遅延させる前記遅延経路を特定するデータを格納させるリニアライズメモリ制御部を更に有してもよい。
【００２５】
第１の形態の更に別の態様においては、前記比較信号計数部に前記比較信号を前記所定の時間にわたり計数させるシーケンス制御部を更に備えてもよい。
【００２６】
第１の形態の更に別の態様においては、前記遅延経路が、所定の基準経路に設定されており、かつ前記シフトクロックの位相が前記遅延クロックの位相に一致しない場合に、前記シフトクロックの位相を変更して、前記遅延クロックの位相に一致させる位相変更制御部を更に備えてもよい。
【００２７】
本発明の第２の形態においては、入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定方法であって、基準クロックを前記所望の遅延時間に基づいて所定量、位相を遅らせたシフトクロックを発生する位相シフトステップと、前記基準クロックを前記遅延回路により遅延させて得られた遅延クロックの位相と、前記シフトクロックの位相を比較する位相比較ステップと、前記シフトクロックの位相と前記遅延クロックの位相が一致しているか否かを判定する判定ステップとを有し、前記遅延クロックの位相と前記シフトクロックの位相が一致するまで前記位相シフトステップ、前記位相比較ステップ及び前記判定ステップを繰り返すことを特徴とする遅延時間判定方法を提供する。
【００２８】
第２の形態の一つの態様においては、前記遅延回路が、前記入力信号を異なる前記遅延時間で遅延させる複数の遅延経路を有する場合に、前記遅延経路を変更する遅延経路変更ステップを更に有し、前記遅延クロックの位相と前記シフトクロックの位相が一致するまで、前記位相比較ステップ、前記判定ステップ及び前記遅延経路変更ステップを繰り返してもよい。
【００２９】
本発明の第３の形態においては、半導体デバイスを試験する半導体試験装置において、複数の遅延経路を有する可変遅延回路と、基準クロックの位相に対して、所望の遅延時間、位相を遅らせたシフトクロックを発生するシフトクロック発生部と、前記基準クロックを前記可変遅延回路により遅延させた遅延クロックの位相と、前記シフトクロックの位相を比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記可変遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部と、前記判定部の判定結果に基づいて、前記所望の遅延時間を生成するための遅延経路を格納するリニアライズメモリとを有するタイミング発生器と、半導体デバイスへ入力する試験パターンを発生するパターン発生器と、前記リニアライズメモリに格納された遅延経路により前記基準クロックを遅延させた遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス接触部と、前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備えることを特徴とする半導体試験装置を提供する。
【００３０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３２】
図４は、半導体試験装置の１つの実施形態を示すブロック図である。この半導体試験装置は、パターン発生器３２、遅延信号生成装置３１、デバイス接触部３６及び比較器３８を備える。
【００３３】
デバイス接触部３６は、被試験デバイス４０の電極と電気的に接触して、被試験デバイス４０に信号の入出力をする。例えば、デバイス接触部３６は、被試験デバイス４０を差し込むことで、被試験デバイス４０と電気的に接触するコネクタであってもよい。被試験デバイス４０の試験をする場合、被試験デバイス４０は、デバイス接触部３６と電気的に接触するように取り付けられる。パターン発生器３２は、被試験デバイス４０に入力する試験パターンであるパターンデータ１４０及び、パターンデータ１４０を入力した被試験デバイス４０から出力されるべき期待値データ１４６を生成する。パターン発生器３２は、パターンデータ１４０を波形整形器３４に出力し、期待値データ１４６を比較器３８に出力する。また、パターン発生器３２は、被試験デバイス４０の動作特性に応じた遅延クロック１３８を生成することを指定するタイミングセット信号１３４をタイミング発生器４２に出力する。
【００３４】
タイミング発生器４２は、タイミングセット信号１３４に基づいて遅延クロック１３８を波形整形器３４に出力する。タイミング発生器４２は、タイミングセット信号１３４で指定される遅延量に基づいて、遅延クロック１３８を生成して波形整形器３４に供給する。
【００３５】
波形整形器３４は、タイミング発生器４２から供給される遅延クロック１３８に基づいて、パターンデータ１４０を整形し、被試験デバイス４０の動作特性に応じた整形パターンデータ１４２をデバイス接触部３６に出力する。デバイス接触部３６は、整形パターンデータ１４２を被試験デバイス４０に出力する。整形パターンデータ１４２を入力した被試験デバイス４０から供給される出力信号１４４は、デバイス接触部３６を介して比較器３８に入力される。比較器３８は、出力信号１４４とパターン発生器３２から供給される期待値データ１４６を比較して被試験デバイス４０の良否を判定する。
【００３６】
図５は、タイミング発生器４２の詳細な構成を示すブロック図である。タイミング発生器４２は、基準クロック発生部１８、可変遅延回路１０及び遅延時間判定装置４８を有する。また、遅延時間判定装置４８は、位相比較部５０、シフトクロック供給部５２、判定部５４、位相変更制御部６２、リニアライズメモリ制御部６６、シーケンス制御部６０及びオフセット検出部６４を備える。判定部５４は、比較信号計数部５６及び結果判定部５８を有する。リニアライズメモリ制御部６６は、リニアライズメモリ１６を有する。
【００３７】
基準クロック発生部１８が、基準クロック１３０を生成し、可変遅延回路１０と、遅延時間判定装置４８に設けられたシフトクロック供給部５２に供給する。可変遅延回路１０は、遅延経路データ１６０に指定された遅延経路により基準クロック１３０を遅延し、遅延クロック１３８を出力する。
【００３８】
位相変更制御部６２は、シフトクロック１５２の位相のシフト量（移動量）を指定する位相変更信号１５６を生成する。シフトクロック供給部５２は、基準クロック１３０の位相に対して、位相を所定量遅らせたシフトクロック１５２を、位相変更信号１５６に基づいて生成する。シフトクロック供給部５２は、位相変更信号１５６が１パルス入力される毎に位相を一定のシフト量シフトする。例えば、シフトクロック１５２が１回シフトすると、シフトクロック１５２の位相が２ｐｓ移動する場合、１０ｐｓ位相を遅らせたシフトクロック１５２を得るためには、５パルスの位相変更信号１５６が供給され、シフトクロック１５２の位相を５回シフトさせればよい。
【００３９】
シフトクロック供給部５２は、位相変更信号１５６で指定された位相のシフト量を有するシフトクロック１５２を生成するのに、一定の時間を要する。従って、位相変更信号１５６が供給されたタイミングから一定時間経過した後、シフトクロック供給部５２は、所定のシフト量を有するシフトクロック１５２が生成されたことを示す位相ロック信号１７２を、シーケンス制御部６０に供給する。
【００４０】
位相比較部５０は、シフトクロック１５２の位相と遅延クロック１３８の位相を比較して比較信号１５４を出力する。本実施形態において、位相比較部５０は、遅延クロック１３８のエッジのタイミングとシフトクロック１５２のエッジのタイミングを比較して比較信号１５４を出力する。
【００４１】
判定部５４における比較信号計数部５６は、シーケンス制御部６０からカウントイネーブル信号１６６が供給される期間にわたり、比較信号１５４のパルス数を計数して得られる計数値１６４を出力する。例えば、比較信号計数部５６は、カウントイネーブル信号１６６が供給される間、比較信号１５４のパルスの数をカウントするカウンタでよい。
【００４２】
また、判定部５４における結果判定部５８は、第１判定部７８、第２判定部８０及び第３判定部８２を有する。第１判定部７８、第２判定部８０及び第３判定部８２は、シーケンス制御部６０から判定開始信号１８２が供給されると、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定する。また、結果判定部５８は、遅延クロック１３８の位相とシフトクロック１５２の位相の一致または不一致を示す判定結果信号１６２を、位相比較制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に供給する。また、結果判定部５８は、位相の一致／不一致の判定が終了すると、次の判定ができることを示す判定終了信号１７４をシーケンス制御部６０に供給する。
【００４３】
オフセット検出部６４は、可変遅延回路１０において、所定の基準経路により生成される遅延クロック１３８の位相を検出したか否かを示すオフセット検出信号１７０を、結果判定部５８及び位相変更制御部６２に出力する。本実施形態において、基準経路は、最も短い遅延時間で入力信号を遅延させる最小遅延経路に設定される。図１で示される可変遅延回路１０ならば、最小遅延経路は、全てのセレクタ１４ａ、１４ｂ、１４ｃ及び１４ｎが入力“１”を選択して得られる経路である。
【００４４】
オフセット検出信号が、最小遅延経路により生成される遅延クロック１３８の位相を検出したことを示すとき、結果判定部５８は、判定結果信号１６２に基づいてリニアライズメモリ制御部６６に遅延経路の変更を要求する経路変更信号１５８を出力する。
【００４５】
位相変更制御部６２は、結果判定部５８から供給される判定結果信号１６２と、オフセット検出部６４から供給されるオフセット検出信号１７０に基づいて、シフトクロック１５２の位相を変更することを要求する位相変更信号１５６をシフトクロック供給部５２に出力する。また、位相変更制御部６２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かの判定を開始してもよいことを指定する判定イネーブル信号１６８を結果判定部５８に出力する。
【００４６】
リニアライズメモリ制御部６６は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していることを示す判定結果信号１６２に基づいて、リニアライズメモリ１６に、所望の遅延量を有する遅延経路を特定する遅延経路データを格納させる。また、リニアライズメモリ制御部６６は、結果判定部５８から供給される遅延経路の変更を要求する経路変更信号１５８に基づいて、遅延経路データ１６０を可変遅延回路１０に出力する。また、リニアライズメモリ制御部６６は、リニアライズメモリの全てのアドレス空間に遅延経路データが格納されると、遅延経路の判定を終了することを指定する自動リニアライズ終了信号１７８をシーケンス制御部６０に出力する。
【００４７】
シーケンス制御部６０は、位相比較部５０から供給される比較信号１５４を計数（カウント）することを比較信号計数部５６に指定するカウントイネーブル信号１６６を、判定終了信号１７４、位相ロック信号１７２、及び自動リニアライズ終了信号１７８に基づいて、比較信号計数部５６に供給する。例えば、シーケンス制御部６０は、遅延経路の判定が終了していないこと、シフトクロック１５２の位相が安定していること、および結果判定部５８が、次の判定ができる状態であることを確認した後、カウントイネーブル信号１６６を比較信号計数部５６に供給してもよい。
【００４８】
また、シーケンス制御部６０は、シフトクロック１５２のパルス数をカウントするカウンタ（図示せず）を有してもよく、カウントイネーブル信号１６６の供給を停止した後、カウントイネーブル信号１６６の供給期間における、シフトクロック１５２のパルス数を測定した比較回数値１７６を出力する。また、シーケンス制御部６０は、位相の一致／不一致の判定を開始することを要求する判定開始信号１８２を結果判定部５８に出力する。
【００４９】
本実施形態の遅延時間判定装置４８によると、所望する遅延量を有する可変遅延回路１０の遅延素子（１２ａ〜１２ｎ）の組み合わせをリニアライズメモリ１６に各々格納することが可能となる。タイミング発生器４２は、タイミングセット信号１３４により指定される遅延量を有する遅延経路をリニアライズメモリ１６に格納されている遅延経路データに基づいて可変遅延回路１０から選択し、タイミングセット信号１３４で指定される遅延クロック１３８を波形整形器３４に供給する。
【００５０】
シフトクロック供給部５２は、所定のシフト量を有するシフトクロック１５２を生成する必要がある。しかし、製造ばらつきなどにより理想のシフト量に対して異なるシフト量を有するシフトクロック１５２が生成される場合がある。
【００５１】
図６（ａ）は、位相変更信号１５６により指定される位相シフト要求回数（位相変更信号１５６のパルス数）と、シフトクロック１５２に生じる位相シフト量の関係を示す。直線Ａは、理想的な位相シフト要求回数と、位相シフト量の関係である。直線Ｂは、直線Ａに対して位相シフト量が大きく、直線Ｃは、直線Ａに対して位相シフト量が小さい。位相シフト要求回数と位相シフト量の関係が、直線Ｂまたは直線Ｃで示される場合、直線Ａに近づくように補正をする必要がある。
【００５２】
図６（ｂ）は、直線Ｂの補正方法を示す。直線Ｂを補正する場合、遅延時間判定装置４８は、所定の位相シフト要求回数で位相シフト量を減らすことで補正を行う。図６（ｃ）は、直線Ｃの補正方法を示す。直線Ｃを補正する場合、遅延時間判定装置４８は、所定の位相シフト要求回数で位相シフト量を増やすことで補正を行う。
【００５３】
図７は、シフトクロック供給部５２の、１つの実施形態を示すブロック図である。このシフトクロック供給部５２は、セレクタ２２ａ、２２ｂ、２２ｃ、ＯＲ回路２６、シフトクロック補正部６８、シフトクロック発生部７０、位相ロック待ち部７２、加算器７４及び位相シフト設定レジスタ７６を備える。
【００５４】
シフトクロック補正部６８は、位相変更信号１５６により指定されるシフト量と、実際のシフトクロック１５２におけるシフト量との誤差を補正するために設けられる。図６（ｂ）で示される補正をする場合、シフトクロック補正部６８はセレクタ２２ｃの入力０を選択し、補正値“０”をセレクタ２２ｂの入力１を介して加算器７４に出力する。図６（ｃ）で示される補正をする場合、シフトクロック補正部６８はセレクタ２２ｃの入力１を選択し、補正値“２”をセレクタ２２ｂの入力１を介して加算器７４に出力する。補正が必要で無い場合、シフトクロック補正部６８はセレクタ２２ｂの入力０を選択し、位相シフト量“１”を加算器７４に出力する。
【００５５】
加算器７４は、セレクタ２２ｂからの出力値と、位相シフト設定レジスタ７６から出力される設定値とを加算して、加算値をセレクタ２２ａの入力１に出力する。従って、本実施形態において、補正が必要でない場合、シフトクロック供給部５２は、位相変更信号１５６が供給される毎に、シフトクロック１５２の位相を１シフトずつインクリメントする。
【００５６】
セレクタ２２ａは、シフトクロック１５２の位相のシフト量を、自動的に設定する場合と、半導体試験装置全体を制御するテスタコントローラ（図示せず）を用いて手動で設定する場合を選択するために設けられている。自動的にシフトクロック１５２の位相のシフト量を設定する場合は、セレクタ２２ａの入力１が選択される。従って、位相シフト設定レジスタ７６は、加算器７４の出力値を格納する。位相シフト設定レジスタ７６は、格納されている設定値を、ＯＲ回路２６を介して供給される位相変更信号１５６のタイミングで、シフトクロック発生部７０に出力する。シフトクロック発生部７０は、位相シフト設定レジスタ７６から供給される設定値に基づいて、位相をシフトしたシフトクロック１５２を発生する。シフトクロック１５２の周期は、基準クロック１３０の整数倍の周期であり、可変遅延回路１０の遅延量より長い周期であることが好ましい。
【００５７】
また、テスタコントローラ（図示せず）を用いて、シフトクロック１５２の位相のシフト量を手動で設定する場合は、セレクタ２２ａの入力０が選択される。設定値であるＷＤＡＴＡは、テスタコントローラ（図示せず）から供給され、セレクタ２２ａの入力０を介して、位相シフト設定レジスタ７６に格納される。位相シフト設定レジスタ７６に格納された設定値は、ＯＲ回路２６を介して入力されるＷＣＭＤ信号のタイミングでシフトクロック発生部７０に出力される。
【００５８】
位相変更信号１５６が供給されたタイミングから一定時間経過した後、位相ロック待ち部７２は、位相シフト設定レジスタ７６から供給された設定値で指定されるシフト量を有するシフトクロック１５２を生成したことを示す位相ロック信号１７２をシーケンス制御部６０に出力する。
【００５９】
図８は、位相比較部５０の１つの実施形態を示すブロック図である。この位相比較部５０は、フリップフロップ９６及びＡＮＤ回路２１を有する。フリップフロップ９６は、可変遅延回路１０から出力される遅延クロック１３８を、シフトクロック供給部５２から出力されるシフトクロック１５２のパルスの立ち上がりで取り込み、その論理値を出力する。フリップフロップ９６は、データ入力部にシフトクロック１５２を入力し、クロック入力部に遅延クロック１３８を入力してもよい。ＡＮＤ回路２１は、フリップフロップ９６から出力される出力値と、シフトクロック１５２を反転した論理値との論理積を、シフトクロック１５２と同一の周期で出力する。
【００６０】
図９は、図８に関連して説明した位相比較部５０における、シフトクロック１５２と遅延クロック１３８及び比較信号１５４のタイミングを示すタイミングチャートである。図９（Ａ）及び図９（Ｂ）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない状態を示す。図９（Ｃ）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致している状態を示す。また、本タイミングチャートにおいて、シフトクロック１５２の周期は、基準クロック１３０の周期の２倍である。図９（Ａ）場合、計数値１６４は、カウントイネーブル信号１６６が供給される期間における、シフトクロック１５２のパルス数に等しくなる。また、図９（Ｂ）の場合、計数値１６４は０になる。
【００６１】
一方、図９（Ｃ）の場合、フリップフロップ９６は、遅延クロック１３８のパルスの立ち上がり期間における、遅延クロック１３８の電圧値に基づいて論理値を出力する。従って、比較信号１５４は、論理値“０”または“１”のいずれであるかが不定であり、常に論理値“１”または“０”となることはない。フリップフロップ９６から出力される論理値に含まれる論理値“１”または論理値“０”の割合は、フリップフロップ９６のしきい値電圧により決まる。従って、比較信号１５４をカウントして得られる計数値１６４が所定の範囲にあるときに、結果判定部５８が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定できる。例えば、比較回数値１７６が１００回のとき、所定の範囲は、１以上かつ９９以下に設定されてもよい。
【００６２】
図１０は、結果判定部５８の１つの実施形態を示すブロック図である。図１０において、図５における符号と同一の符号を付した構成は、図５において対応する構成と同一または同様の機能及び動作を実現する。この結果判定部５８は、第１判定部７８、第２判定部８０、第３判定部８２、位相一致判定部８４及び判定結果信号出力部８６を備える。第１判定部７８は、大小比較器８８ａ、８８ｂ、最大リミットレジスタ１０８ａ及び最小リミットレジスタ１０８ｂを有する。第２判定部８０は、ＪＫフリップフロップ９０ａ及びＥＮＯＲ回路９２を有する。第３判定部８２は、ＪＫフリップフロップ９０ｂ及びＮＯＲ回路９４を有する。位相一致判定部８４は、ＡＮＤ回路２０ａ、２０ｂ、２０ｃ及びＯＲ回路２７、並びに判定回路選択レジスタ１１０を有する。判定結果信号出力部８６は、ＡＮＤ回路２０ｄ及び２０ｅを有する。
【００６３】
比較信号計数部５６から供給される計数値１６４が、図９に関連して説明した所定の範囲内にあるときに、第１判定部７８は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。最大リミットレジスタ１０８ａには、所定の範囲の上限を示す上限値が格納されている。大小比較器８８ａは、比較信号計数部５６から供給される計数値１６４と最大リミットレジスタ１０８ａに格納されている上限値とを比較して、計数値１６４が最大リミットレジスタ１０８ａに格納されている上限値以下のときに論理値“１”を出力する。
【００６４】
最小リミットレジスタ１０８ｂには、所定の範囲の下限値が格納されている。大小比較器８８ｂは、比較信号計数部５６から供給される計数値１６４と最小リミットレジスタ１０８ｂに格納されている下限値を比較して、計数値１６４が最小リミットレジスタ１０８ｂに格納されている下限値以上のときに論理値“１”を出力する。例えば、所定の範囲を１以上９９以下に設定する場合、最大リミットレジスタ１０８ａには９９が格納され、最小リミットレジスタ１０８ｂには１が格納される。
【００６５】
ＡＮＤ回路２０ａは、大小比較器８８ａ及び８８ｂの出力値と判定回路選択レジスタ１１０の出力値との論理積を、ＯＲ回路２７を介して判定結果信号出力部８６に出力する。例えば、大小比較器８８ａ及び８８ｂの出力値が共に論理値“１”であり、判定回路選択レジスタ１１０からの出力値が論理値“１”のときに、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００６６】
ＡＮＤ回路２０ｄは、ＯＲ回路２７の出力値、位相変更制御部６２から供給される判定イネーブル信号１６８、及びシーケンス制御部６０から供給される判定開始信号１８２との論理積である判定結果信号１６２をリニアライズメモリ制御部６６、位相変更制御部６２及びオフセット検出部６４に出力する。
【００６７】
ＡＮＤ回路２０ｅは、ＯＲ回路２７の出力値を反転した値、オフセット検出部６４から供給されるオフセット検出信号１７０、位相変更制御部６２から供給される判定イネーブル信号１６８、及びシーケンス制御部６０から供給される判定開始信号１８２との論理積である判定終了信号１７４及び経路変更信号１５８を、それぞれシーケンス制御部６０及びリニアライズメモリ制御部６６に出力する。
【００６８】
第２判定部８０は、カウントイネーブル信号１６６が供給される所定の期間における比較信号１５４のパルス数のカウント値が０（計数値１６４が０）であり、後の期間における比較信号１５４のパルス数のカウント値が、カウントイネーブル信号１６６が比較信号計数部５６に供給される期間に、位相比較部５０に供給されるシフトクロック１５２のパルス数と等しい比較回数値１７６になった場合に、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００６９】
また、第３判定部８２は、カウントイネーブル信号１６６が供給される所定の期間における比較信号１５４のパルス数のカウント値が比較回数値１７６であり、後の期間における比較信号１５４のパルス数のカウント値が０になった場合に、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００７０】
計数値１６４及び比較回数値１７６が一致したときに、ＥＮＯＲ回路９２は、論理値“１”をＡＮＤ回路２０ｂ及びＪＫフリップフロップ９０ａのＫ入力、並びにＪＫフリップフロップ９０ｂのＪ入力に出力する。そして、ＪＫフリップフロップ９０ｂは、論理値“１”を判定開始信号１８２のタイミングでＡＮＤ回路２０ｃに出力する。
【００７１】
計数値１６４が０のときに、ＮＯＲ回路９４は、論理値“１”をＡＮＤ回路２０ｃ及びＪＫフリップフロップ９０ａのＪ入力、並びにＪＫフリップフロップ９０ｂのＫ入力に出力する。そして、ＪＫフリップフロップ９０ｂは、論理値“１”を判定開始信号１８２のタイミングでＡＮＤ回路２０ｂに出力する。
【００７２】
ＪＫフリップフロップ９０ａの出力値が、論理値“１”であって、ＥＮＯＲ回路９２の出力値が論理値“１”になったとき、第２判定部８０は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７３】
ＪＫフリップフロップ９０ｂの出力値が、論理値“１”であって、ＮＯＲ回路９４の出力値が論理値“１”になったとき、第３判定部８２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７４】
判定回路選択レジスタ１１０は、第１判定部７８、第２判定部８０及び第３判定部８２のいずれの判定結果が有効であるかを指定する信号をＡＮＤ回路２０ａ、２０ｂ及び２０ｃに出力する。オフセット検出信号１７０が論理値“０”のとき、第１判定部７８及び第２判定部８０が有効になり、オフセット検出信号１７０が論理値“１”のとき第１判定部７８及び第３判定部８２が有効になることが好ましい。
【００７５】
図１１は、図１０に関連して説明した第２判定部８０が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【００７６】
図１１（ａ）は、ある期間におけるシフトクロック１５２と遅延クロック１３８のタイミングを示す。シフトクロック１５２の位相と遅延クロック１３８の位相が、図１１（ａ）に示されるタイミングのとき、計数値１６４は０になる。従って、遅延クロック１３８の位相とシフトクロック１５２の位相は一致していないと判定される。
位相不一致の判定に基づいて、シフトクロック１５２の位相が変更される。シフトクロック１５２の１回のシフト量が大きいと、図１１（ｂ）に示されるようなタイミングになり、計数値１６４は比較回数値１７６と等しくなる。図１１に示すように、計数値１６４が０から比較回数値１７６に変化したときに、第２判定部８０は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７７】
図１２は、図１０に関連して説明した第３判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【００７８】
図１２（ａ）は、ある期間におけるシフトクロック１５２と遅延クロック１３８のタイミングを示す。シフトクロック１５２の位相と遅延クロック１３８の位相が、図１２（ａ）に示されるタイミングのとき、計数値１６４は比較回数値１７６と等しくなる。従って、遅延クロック１３８の位相とシフトクロック１５２の位相は一致していないと判定される。
位相不一致の判定に基づいて、遅延経路が変更される。遅延経路の遅延量が大きく変化すると、図１２（ｂ）に示されるようなタイミングになり、計数値１６４は０になる。図１２に示すように計数値１６４が比較回数値１７６から０に変化したときに、第３判定部８２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７９】
図１３は、位相変更制御部６２の１つの実施形態を示すブロック図である。図１３において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。この位相変更制御部６２は、ＮＡＮＤ回路１００ａ、１００ｂ及び位相比較インターバルカウンタ部９８を有する。
【００８０】
オフセット検出信号１７０が、位相比較インターバルカウンタ部９８及びＮＡＮＤ回路１００ｂに入力される。オフセット検出信号１７０が、最小遅延経路により生成される遅延クロック１３８の位相を検出していないことを示す論理値“０”のとき、位相変更制御部６２は、シフトクロック１５２の位相を変更することを要求する位相変更信号１５６をシフトクロック供給部５２に供給する。
【００８１】
オフセット検出信号１７０が論理値“１”のとき、位相比較インターバルカウンタ部９８は、所望する遅延時間のデータをロードする。例えば、シフトクロック１５２の位相を１０ｐｓ分位相シフトする場合、１回のシフトで２ｐｓ分位相がシフトするならば、５がカウンタにロードされ、位相変更信号１５６（１パルス）を出力する毎にダウンカウントする。カウント値が０になると、位相比較インターバルカウンタ部９８は、シフトクロック１５２の位相を、所望する遅延量だけシフトすることを要求する位相変更信号１５６を出力したことを示す（論理値“１”）判定イネーブル信号１６８を結果判定部５８に供給する。
【００８２】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致したことを示す（論理値“１”で示される）判定結果信号１６２が、位相比較インターバルカウンタ部９８に入力されると、位相比較インターバルカウンタ部９８は、新たに所望する遅延時間のデータをカウンタにロードする。そして、位相変更制御部６２は、位相変更信号１５６をシフトクロック供給部５２に出力する。
【００８３】
図１４は、リニアライズメモリ制御部６６の１つの実施形態のブロック図を示す。図１４において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。このリニアライズメモリ制御部６６は、遅延素子１３、リニアライズメモリ１６、ＡＮＤ回路２９、セレクタ２３ａ、２３ｂ、アドレス発生部１０２、遅延経路発生部１０４、選択レジスタ１０６及びインバータ１１６を有する。
【００８４】
選択レジスタ１０６は、セレクタ２３ａ及びセレクタ２３ｂの入力端子を切り替えるために設けられる。半導体デバイスの試験中は、選択レジスタ１０６のデータに基づいて、セレクタ２３ａの入力“１”及びセレクタ２３ｂの入力“０”が選択される。半導体デバイスの試験中は、リニアライズメモリ１６において、所望の遅延量を有する遅延経路データを格納しているアドレスが、セレクタ２３ａを介してリニアライズメモリ１６に供給される。リニアライズメモリ１６は、アドレスに格納された遅延経路データ１６０を可変遅延回路１０に出力する。
【００８５】
遅延経路判定中は、選択レジスタ１０６のデータに基づいて、セレクタ２３ａの入力“０”及びセレクタ２３ｂの入力“１”が選択される。経路変更信号１５８が、遅延経路発生部１０４に入力される。遅延経路発生部１０４は、経路変更信号１５８が供給されると遅延経路を特定するデータを生成し、リニアライズメモリ１６のデータ入力Ｄｎ及びセレクタ２３ｂの入力“１”に供給する。
【００８６】
アドレス発生部１０２は、位相の一致を示す判定結果信号１６２（論理値“１”）に基づいて、遅延経路のデータを格納するアドレスを、リニアライズメモリ１６のアドレス入力Ａｎにセレクタ２３ａを介して出力する。アドレス発生部１０２に入力される判定結果信号１６２は、遅延素子１３を介して入力されるので、遅延素子１３が有する遅延量だけ、遅延される。従って、遅延経路のデータが、リニアライズメモリ１６に格納された後、アドレス発生部１０２は、次に遅延経路のデータを格納するアドレスを出力する。
【００８７】
リニアライズメモリ１６は、判定結果信号１６２が位相の一致を示すとき（論理値“１”）、リニアライズメモリ１６のデータ入力Ｄｎに入力されている遅延経路のデータを、リニアライズメモリ１６のアドレスＡｎで指定されるアドレスに格納する。
【００８８】
ＡＮＤ回路２９は、リニアライズメモリ１６の全てのアドレス空間に遅延経路データが格納されたときに、遅延経路の判定を終了することを示す自動リニアライズ終了信号１７８をシーケンス制御部６０に出力する。本実施形態においては、５ビットのアドレスの論理積が取られるので３２個の遅延経路がリニアライズメモリ１６に格納されると自動リニアライズ終了信号１７８を出力する。
【００８９】
図１５は、本実施形態による遅延経路判定装置４８における遅延経路検出方法を説明するフローチャートである。図１５において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。以下に、図５に示された各構成により所定の遅延量を有する遅延経路を検出する方法について説明する。
【００９０】
ステップ３００で、可変遅延回路１０の最小遅延経路が選択される。ステップ３０１で、位相比較部５０は、遅延クロック１３８の位相とシフトクロック１５２の位相を比較して比較信号１５４を出力する（位相比較ステップ）。
【００９１】
ステップ３０２で、判定部５４は、比較信号１５４に基づいて、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定し、判定結果信号１６２を位相変更制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に出力する（判定ステップ）。
【００９２】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない場合、ステップ３０３で、位相変更制御部６２は、位相変更信号１５６をシフトクロック供給部５２に出力する。シフトクロック供給部５２は、位相変更信号１５６に基づいてシフトクロック１５２の位相をシフトする（位相シフトステップ）。位相を所定量シフトしたシフトクロック１５２は、ステップ３０１で、遅延クロック１３８と再度位相を比較される。位相比較ステップ（ステップ３０２）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致するまで行われる。
【００９３】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、オフセット検出部６４は、オフセット検出信号１７０（論理値“１”）を結果判定部５８及び位相変更制御部６２に出力する。それからステップ３０４で、リニアライズメモリ制御部６６は、リニアライズメモリ１６に最小遅延経路の遅延経路データを格納する（オフセット検出ステップ）。それから、リニアライズメモリ制御部６６は、リニアライズメモリ１６のアドレスをインクリメントする。位相変更制御部は、位相の一致を示す判定結果信号１６２及びオフセット検出信号１７０に基づいて、シフトクロック１５２の位相の変更を要求する位相変更信号１５６をシフトクロック供給部５２に出力する。
【００９４】
ステップ３０５で、シフトクロック供給部５２は、位相変更信号１５６に基づいて所定の遅延量だけ位相をシフトしたシフトクロック１５２を出力する。（位相シフトステップ）。位相変更信号１５６の１パルスが、シフトクロック１５２の位相を所定量シフトすることを示し、所定量の５倍のシフト量だけシフトクロック１５２をシフトするとき、位相変更制御部６２は、シフトクロック供給部５２に５パルスの位相変更信号１５６を出力する。このとき、位相変更制御部６２が有するダウンカウンタに５がロードされる。位相変更制御部６２は、位相変更信号１５６を出力する毎にカウンタ値をディクリメントする。ステップ３０６で、カウント値が０か否かを判定する。カウント値が０になったとき、位相変更制御部６２は、判定イネーブル信号１６８を結果判定部５８に出力する。
【００９５】
ステップ３０７で、位相比較部５０は、遅延クロック１３８の位相と、シフトクロック１５２の位相を比較して比較信号１５４を出力する（位相比較ステップ）。ステップ３０８で、判定部５４は、比較信号１５４に基づいて、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定し、判定結果信号１６２を位相変更制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に出力する（判定ステップ）。
【００９６】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない場合、ステップ３０９で、判定部５４は、経路変更信号１５８をリニアライズメモリ制御部６６に出力する。リニアライズメモリ制御部６６は、経路変更信号１５８に基づいて可変遅延回路１０の遅延経路を変更する（遅延経路変更ステップ）。ステップ３０７で、遅延経路を変更して得られる遅延クロック１３８の位相とシフトクロック１５２の位相が一致するまで行われる。
【００９７】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、ステップ３１０で、リニアライズメモリ制御部６６は、そのときの遅延経路のデータをリニアライズメモリ１６に格納する（遅延経路特定ステップ）。それから、リニアライズメモリ制御部６６は、リニアライズメモリ１６のアドレスをインクリメントする。
【００９８】
ステップ３１１で、リニアライズメモリ制御部６６は、リニアライズメモリ１６の空き容量の有無を検出する。リニアライズメモリ１６に空き容量がある場合、上記ステップ３０５〜３１１を繰り返し、遅延経路データをリニアライズメモリ１６に格納する。
【００９９】
リニアライズメモリ１６に空き容量が無くなった場合、ステップ３１２で、リニアライズメモリ制御部６６は、自動リニアライズの終了を示す自動リニアライズ終了信号１７８を、シーケンス制御部６０に出力する。自動リニアライズ終了信号１７８が出力されると、遅延時間判定装置４８は、自動リニアライズ処理を終了する。
【０１００】
図１６は、図１５に示したフローチャートにおける遅延クロック１３８の位相とシフトクロック１５２の位相の関係を示す。図１６において、遅延クロック１３８及びシフトクロック１５２のクロックの前縁のみを示す。図１６（ａ）は、図１５においてステップ３００〜３０４における位相シフトの方法を説明するための説明図である。可変遅延経路１０の最小遅延経路により遅延された遅延クロック１３８の位相と、シフトクロック１５２の位相を比較して、位相が一致するまでシフトクロック１５２の位相をシフトする。そして、遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、オフセット検出部６４は、最小遅延経路の遅延量を判定したことを示すオフセット検出信号１７０（論理値“１”）を出力する。
【０１０１】
図１６（ｂ）は、図１５においてステップ３０５及び３０６における位相シフトの方法を説明するための説明図である。シフトクロック１５２の位相を、所望する遅延時間に基づいてシフトする。例えば、１０ｐｓの遅延量を有する遅延経路を判定する場合、シフトクロック１５２の位相は、１０ｐｓ分シフトされる。
【０１０２】
図１６（ｃ）及び（ｄ）は、図１５においてステップ３０７〜３１１における位相シフトの方法を説明するための説明図である。遅延クロック１３８の位相と、シフトクロック１５２の位相が一致するまで遅延経路を変更する。
【０１０３】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致すると、リニアライズメモリ制御部６６は、このときの遅延経路のデータをリニアライズメモリ１６に格納し、リニアライズメモリ１６のアドレスをインクリメントする。遅延時間判定装置４８は、リニアライズメモリ１６の空き容量が無くなるまで、図１６（ｃ）及び（ｄ）を繰り返し行う。従って、本実施形態の遅延時間判定装置４８によると、シフトクロック１５２のシフト量を所定量ずつ増やし、それぞれのシフト量に対応する可変遅延回路１０の遅延素子（１２ａ〜１２ｎ）の組み合わせをリニアライズメモリ１６に各々格納することが可能となる。
【０１０４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０５】
【発明の効果】
上記説明から明らかなように、本発明によれば所望する遅延量を有する遅延経路を判定し、所望の遅延量を有する遅延経路を特定する遅延経路データをリニアライズメモリに格納することができる。
【図面の簡単な説明】
【図１】可変遅延回路１０のブロック図を示す。
【図２】従来の遅延時間判定装置４８のブロック図を示す。
【図３】リニアライズメモリ１６の遅延経路の格納の様子を示す。
【図４】本発明による遅延時間判定装置４８を有した半導体試験装置の１つの実施形態を示すブロック図である。
【図５】本発明による遅延時間判定装置４８の１つの実施形態を示すブロック図である。
【図６】位相変更信号１５６により指定される位相シフト要求回数と、シフトクロック１５２に生じる位相シフト量の関係を示す。
【図７】シフトクロック供給部５２の、１つの実施形態を示すブロック図である。
【図８】位相比較部５０の１つの実施形態を示すブロック図である。
【図９】位相比較部５０におけるシフトクロック１５２と遅延クロック１３８及び比較信号１５４のタイミングを示すタイミングチャートである。
【図１０】結果判定部５８の１つの実施形態を示ブロック図である。
【図１１】第２判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【図１２】第３判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【図１３】位相変更制御部６２の１つの実施形態を示すブロック図である。
【図１４】リニアライズメモリ制御部６６の１つの実施形態のブロック図を示す。
【図１５】本実施形態に係わる遅延経路判定装置４８における遅延経路検出方法を説明するフローチャートである。
【図１６】図１５に示したフローチャート模式化した図である。
【符号の説明】
１０…可変遅延回路、１２…遅延素子、１４…セレクタ、１６…リニアライズメモリ、１８…基準クロック発生部、２０…ＡＮＤ回路、２２…セレクタ、２４…パルス補正器、２６…ＯＲ回路、２８…周波数カウンタ、３０…コンピュータ、３１…遅延信号生成装置、３２…パターン発生器、３４…波形整形器、３６…デバイス接触部、３８…比較器、４０…被試験デバイス、４２…タイミング発生器、４８…遅延時間判定装置、５０…位相比較部、５２…シフトクロック供給部、５４…判定部、５６…比較信号計数部、５８…結果判定部、６０…シーケンス制御部、６２…位相比較制御部、６４…オフセット検出部、６６…リニアライズメモリ制御部、６８…シフトクロック補正部、７０…シフトクロック発生部、７２…位相ロック待ち部、７４…加算器、７６…位相シフト設定レジスタ、７８…第１判定部、８０…第２判定部、８２…第３判定部、８４…位相一致判定部、８６…判定結果信号出力部、８８…大小比較器、９０…ＪＫフリップフロップ、９２…ＥＮＯＲ回路、９４…ＮＯＲ回路、９６…フリップフロップ、９８…位相比較インターバルカウンタ部、１００…ＮＡＮＤ回路、１０２…アドレス発生部、１０４…遅延経路発生部、１０６…選択レジスタ、１０８…最大リミットレジスタ、１０８…最小リミットレジスタ、１１０…判定回路選択レジスタ、１１２…周期記憶部、１１４…遅延時間記憶部、１１６…インバータ、１３０…基準クロック、１３２…測定パルス、１３４…タイミングセット信号、１３８…遅延クロック、１４０…パターンデータ、１４２…整形パターンデータ、１４４…出力信号、１４６…期待値データ、１５２…シフトクロック、１５４…比較信号、１５６…位相変更信号、１５８…経路変更信号、１６０…遅延経路データ、１６２…判定結果信号、１６４…計数値、１６６…カウントイネーブル信号、１６８…判定イネーブル信号、１７０…オフセット検出信号、１７２…シフトクロックロック信号、１７４…判定終了信号、１７６…比較回数値、１７８…自動リニアライズ終了信号、１８２…判定開始信号、１８４…比較値
【発明の属する技術分野】
本発明は、遅延回路の遅延時間を判定する遅延時間判定装置に関し、特に複数の遅延経路を有する可変遅延回路において、入力信号を所望の時間遅延させる遅延経路を判定する遅延時間判定装置に関する。
【０００２】
【従来の技術】
近年、高速で動作する半導体デバイスの開発が盛んに進められている。それに伴い、高速デバイスを試験する半導体試験装置に、非常に厳しい動作タイミングの制御が要求されるようになってきている。特に、被試験デバイスに試験パターンを入力するタイミングは、被試験デバイスの入力特性に応じて、基準クロックに対して正確に遅延される必要がある。
【０００３】
図１は、半導体試験装置において、入力信号を所望の時間遅延させる可変遅延回路１０を示すブロック図である。この可変遅延回路１０は、遅延素子（１２ａ〜１２ｎ）、セレクタ（１４ａ〜１４ｎ）及びリニアライズメモリ１６を有する。この可変遅延回路１０においては、クロックが入力端から入力され、所望の時間遅延された遅延クロックが出力端から出力される。
【０００４】
リニアライズメモリ１６は、入力信号を所望の時間遅延させる遅延経路を特定するデータを、所定のアドレスに格納している。遅延経路のデータは、複数の遅延素子の組み合わせを示す。セレクタ（１４ａ〜１４ｎ）は、リニアライズメモリ１６から提供される遅延経路データ（１６０ａ〜１６０ｎ）に基づいて、各遅延素子（１２ａ〜１２ｎ）を通過したクロック、又は通過しないクロックのいずれかを選択し後段に出力する。例えば、所定の遅延時間を生成するために、各セレクタの前段にある遅延素子を使用する場合には、リニアライズメモリ１６の対応するビットに“０”が設定され、使用しない場合にはビットに“１”が設定される。
【０００５】
可変遅延回路１０に設けられる遅延素子（１２ａ〜１２ｎ）は、それぞれ数ピコ秒から数十ピコ秒、または数百ピコ秒の遅延時間を有するように設計される。従って、例えば１０、２０…７０ピコ秒の７種類の遅延時間を生成するためには、理論的には、１０、２０、４０ピコ秒の遅延時間を有する３種類の遅延素子を用いて組み合わせればよい。
【０００６】
しかしながら、現実には、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件などによって、遅延素子により実際に与えられる遅延時間と設計した遅延時間との間に誤差が生じる場合がある。この誤差を解消するために、所定の遅延時間を生成する最適な遅延経路を測定により求める必要がある。
【０００７】
図２は、可変遅延回路１０が有する各々の遅延経路の遅延時間を測定する従来の遅延時間判定装置４８を示すブロック図である。遅延時間判定装置４８は、パルス補正部２４、ＯＲ回路２５、周波数カウンタ２８及びコンピュータ３０（テスタコントローラ）を有する。
【０００８】
１つのパルスである測定パルス１３２が、ＯＲ回路２５を介して入力され、ＯＲ回路２５、可変遅延回路１０及びパルス補正部２４を含む閉回路を周回する。周回中、測定パルス１３２は、可変遅延回路１０において選択された遅延経路により遅延される。測定パルス１３２のパルス幅は、周回中に測定パルス１３２が通過する半導体ゲートの、立ち上がり時間と、立ち下がり時間の違いにより減少又は拡大してしまう。このため、測定パルス１３２のパルス幅を補正するパルス幅補正部２４が設けられる。測定パルス１３２の一定期間における周回数は、遅延経路を変更することにより変化する。周波数カウンタ２８は、一定期間における測定パルス１３２の周回数を測定し、最小の遅延量を有する最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差をコンピュータ３０に転送する。
【０００９】
コンピュータ３０は、最小遅延経路が選択されたときの周波数と、他の遅延経路が選択されたときの周波数との差に基づいて、所定の遅延時間に最も近い遅延量を有する遅延経路を選択する。選択した遅延経路が、リニアライズメモリ１６に格納される。
【００１０】
図３は、リニアライズメモリ１６に格納した遅延経路のデータを示す。リニアライズメモリ１６は、所望する遅延量を有する遅延経路のデータを格納している。また、本実施形態において、遅延経路のデータは、リニアライズメモリ１６のアドレスの増加に比例して遅延量が増加するように格納されている。例えば、図３（ａ）に示されるリニアライズメモリ１６のアドレス＃０、＃１、＃２…には、それぞれ０ｐｓ、１０ｐｓ、２０ｐｓ…の遅延量を有する遅延経路のデータが格納されている。遅延データと遅延量は、図３（ｂ）に示すように比例する。また、各遅延経路における遅延時間は、絶対的な遅延時間ではなく、可変遅延回路１０の最小遅延経路における遅延時間に対する、相対的な遅延時間で示すことが好ましい。
【００１１】
【発明が解決しようとする課題】
図２で示される遅延時間判定装置４８は、可変遅延経路１０が有する全ての遅延経路の遅延量を測定し、測定した遅延量をコンピュータ３０（テスタコンピュータ）に転送する。その後、コンピュータ３０を用いて、所望の遅延時間に最も近い遅延量を有する遅延経路のデータをリニアライズメモリ１６に格納する。各遅延経路の遅延量を測定するのに時間が掛かるので、リニアライズメモリ１６の補正にかかる時間が増大し、スループットの低下を引き起こす。
【００１２】
そこで本発明は、上記の課題を解決することのできる遅延時間判定装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【００１３】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態は、基準クロックの位相に対して、前記所望の遅延時間、位相を遅らせたシフトクロックを供給するシフトクロック供給部と、前記シフトクロックの位相と、前記基準クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部とを備えることを特徴とする遅延時間判定装置を提供する。
【００１４】
第１の形態の一つの態様においては、前記位相比較部は、前記遅延クロックのエッジのタイミングと前記シフトクロックのエッジのタイミングを比較して前記比較信号を出力してもよい。
【００１５】
第１の形態の別の態様においては、前記位相比較部は、前記遅延クロックが入力されるデータ入力と、前記シフトクロックが入力されるクロック入力とを有するフリップフロップを有してもよい。
【００１６】
第１の形態の更に別の態様においては、前記位相比較部は、前記比較信号をパルスとして出力してもよい。
【００１７】
第１の形態の更に別の態様においては、前記判定部は、所定の時間間隔における前記パルスを計数して得られる計数値を出力する比較信号計数部と、前記計数値に基づいて、前記遅延クロックの位相と前記シフトクロックの位相が一致しているか否かを判定する結果判定部とを備えてもよい。
【００１８】
第１の形態の更に別の態様においては、前記結果判定部は、前記計数値が所定の範囲内にあるときに前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第１判定部を有してもよい。
【００１９】
第１の形態の更に別の態様においては、前記遅延回路が、前記入力信号を遅延させる複数の異なる遅延経路を有し、前記遅延回路は、前記シフトクロックと前記遅延クロックが一致しない場合に、前記遅延経路を変更してもよい。
【００２０】
第１の形態の更に別の態様においては、前記シフトクロックの位相と前記遅延クロックの位相が一致しない場合に、前記シフトクロックの位相、または前記遅延経路のいずれか一方を変更してもよい。
【００２１】
第１の形態の更に別の態様においては、前記結果判定部は、前記所定の時間間隔において前記計数値が０であり、後の前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第２判定部を更に有してもよい。
【００２２】
第１の形態の更に別の態様においては、前記結果判定部は、前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなり、後の前記所定の時間間隔において前記計数値が０になった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第３判定部を更に有してもよい。
【００２３】
第１の形態の更に別の態様においては、前記入力信号を前記所望の遅延時間、遅延させる前記遅延経路を特定するデータを格納するリニアライズメモリを更に有してもよい。
【００２４】
第１の形態の更に別の態様においては、前記シフトクロックの位相と前記遅延クロックの位相が一致する場合に、前記リニアライズメモリに前記所望の遅延時間、前記入力信号を遅延させる前記遅延経路を特定するデータを格納させるリニアライズメモリ制御部を更に有してもよい。
【００２５】
第１の形態の更に別の態様においては、前記比較信号計数部に前記比較信号を前記所定の時間にわたり計数させるシーケンス制御部を更に備えてもよい。
【００２６】
第１の形態の更に別の態様においては、前記遅延経路が、所定の基準経路に設定されており、かつ前記シフトクロックの位相が前記遅延クロックの位相に一致しない場合に、前記シフトクロックの位相を変更して、前記遅延クロックの位相に一致させる位相変更制御部を更に備えてもよい。
【００２７】
本発明の第２の形態においては、入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定方法であって、基準クロックを前記所望の遅延時間に基づいて所定量、位相を遅らせたシフトクロックを発生する位相シフトステップと、前記基準クロックを前記遅延回路により遅延させて得られた遅延クロックの位相と、前記シフトクロックの位相を比較する位相比較ステップと、前記シフトクロックの位相と前記遅延クロックの位相が一致しているか否かを判定する判定ステップとを有し、前記遅延クロックの位相と前記シフトクロックの位相が一致するまで前記位相シフトステップ、前記位相比較ステップ及び前記判定ステップを繰り返すことを特徴とする遅延時間判定方法を提供する。
【００２８】
第２の形態の一つの態様においては、前記遅延回路が、前記入力信号を異なる前記遅延時間で遅延させる複数の遅延経路を有する場合に、前記遅延経路を変更する遅延経路変更ステップを更に有し、前記遅延クロックの位相と前記シフトクロックの位相が一致するまで、前記位相比較ステップ、前記判定ステップ及び前記遅延経路変更ステップを繰り返してもよい。
【００２９】
本発明の第３の形態においては、半導体デバイスを試験する半導体試験装置において、複数の遅延経路を有する可変遅延回路と、基準クロックの位相に対して、所望の遅延時間、位相を遅らせたシフトクロックを発生するシフトクロック発生部と、前記基準クロックを前記可変遅延回路により遅延させた遅延クロックの位相と、前記シフトクロックの位相を比較して得られる比較信号を出力する位相比較部と、前記比較信号に基づいて、前記可変遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部と、前記判定部の判定結果に基づいて、前記所望の遅延時間を生成するための遅延経路を格納するリニアライズメモリとを有するタイミング発生器と、半導体デバイスへ入力する試験パターンを発生するパターン発生器と、前記リニアライズメモリに格納された遅延経路により前記基準クロックを遅延させた遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス接触部と、前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備えることを特徴とする半導体試験装置を提供する。
【００３０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００３１】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３２】
図４は、半導体試験装置の１つの実施形態を示すブロック図である。この半導体試験装置は、パターン発生器３２、遅延信号生成装置３１、デバイス接触部３６及び比較器３８を備える。
【００３３】
デバイス接触部３６は、被試験デバイス４０の電極と電気的に接触して、被試験デバイス４０に信号の入出力をする。例えば、デバイス接触部３６は、被試験デバイス４０を差し込むことで、被試験デバイス４０と電気的に接触するコネクタであってもよい。被試験デバイス４０の試験をする場合、被試験デバイス４０は、デバイス接触部３６と電気的に接触するように取り付けられる。パターン発生器３２は、被試験デバイス４０に入力する試験パターンであるパターンデータ１４０及び、パターンデータ１４０を入力した被試験デバイス４０から出力されるべき期待値データ１４６を生成する。パターン発生器３２は、パターンデータ１４０を波形整形器３４に出力し、期待値データ１４６を比較器３８に出力する。また、パターン発生器３２は、被試験デバイス４０の動作特性に応じた遅延クロック１３８を生成することを指定するタイミングセット信号１３４をタイミング発生器４２に出力する。
【００３４】
タイミング発生器４２は、タイミングセット信号１３４に基づいて遅延クロック１３８を波形整形器３４に出力する。タイミング発生器４２は、タイミングセット信号１３４で指定される遅延量に基づいて、遅延クロック１３８を生成して波形整形器３４に供給する。
【００３５】
波形整形器３４は、タイミング発生器４２から供給される遅延クロック１３８に基づいて、パターンデータ１４０を整形し、被試験デバイス４０の動作特性に応じた整形パターンデータ１４２をデバイス接触部３６に出力する。デバイス接触部３６は、整形パターンデータ１４２を被試験デバイス４０に出力する。整形パターンデータ１４２を入力した被試験デバイス４０から供給される出力信号１４４は、デバイス接触部３６を介して比較器３８に入力される。比較器３８は、出力信号１４４とパターン発生器３２から供給される期待値データ１４６を比較して被試験デバイス４０の良否を判定する。
【００３６】
図５は、タイミング発生器４２の詳細な構成を示すブロック図である。タイミング発生器４２は、基準クロック発生部１８、可変遅延回路１０及び遅延時間判定装置４８を有する。また、遅延時間判定装置４８は、位相比較部５０、シフトクロック供給部５２、判定部５４、位相変更制御部６２、リニアライズメモリ制御部６６、シーケンス制御部６０及びオフセット検出部６４を備える。判定部５４は、比較信号計数部５６及び結果判定部５８を有する。リニアライズメモリ制御部６６は、リニアライズメモリ１６を有する。
【００３７】
基準クロック発生部１８が、基準クロック１３０を生成し、可変遅延回路１０と、遅延時間判定装置４８に設けられたシフトクロック供給部５２に供給する。可変遅延回路１０は、遅延経路データ１６０に指定された遅延経路により基準クロック１３０を遅延し、遅延クロック１３８を出力する。
【００３８】
位相変更制御部６２は、シフトクロック１５２の位相のシフト量（移動量）を指定する位相変更信号１５６を生成する。シフトクロック供給部５２は、基準クロック１３０の位相に対して、位相を所定量遅らせたシフトクロック１５２を、位相変更信号１５６に基づいて生成する。シフトクロック供給部５２は、位相変更信号１５６が１パルス入力される毎に位相を一定のシフト量シフトする。例えば、シフトクロック１５２が１回シフトすると、シフトクロック１５２の位相が２ｐｓ移動する場合、１０ｐｓ位相を遅らせたシフトクロック１５２を得るためには、５パルスの位相変更信号１５６が供給され、シフトクロック１５２の位相を５回シフトさせればよい。
【００３９】
シフトクロック供給部５２は、位相変更信号１５６で指定された位相のシフト量を有するシフトクロック１５２を生成するのに、一定の時間を要する。従って、位相変更信号１５６が供給されたタイミングから一定時間経過した後、シフトクロック供給部５２は、所定のシフト量を有するシフトクロック１５２が生成されたことを示す位相ロック信号１７２を、シーケンス制御部６０に供給する。
【００４０】
位相比較部５０は、シフトクロック１５２の位相と遅延クロック１３８の位相を比較して比較信号１５４を出力する。本実施形態において、位相比較部５０は、遅延クロック１３８のエッジのタイミングとシフトクロック１５２のエッジのタイミングを比較して比較信号１５４を出力する。
【００４１】
判定部５４における比較信号計数部５６は、シーケンス制御部６０からカウントイネーブル信号１６６が供給される期間にわたり、比較信号１５４のパルス数を計数して得られる計数値１６４を出力する。例えば、比較信号計数部５６は、カウントイネーブル信号１６６が供給される間、比較信号１５４のパルスの数をカウントするカウンタでよい。
【００４２】
また、判定部５４における結果判定部５８は、第１判定部７８、第２判定部８０及び第３判定部８２を有する。第１判定部７８、第２判定部８０及び第３判定部８２は、シーケンス制御部６０から判定開始信号１８２が供給されると、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定する。また、結果判定部５８は、遅延クロック１３８の位相とシフトクロック１５２の位相の一致または不一致を示す判定結果信号１６２を、位相比較制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に供給する。また、結果判定部５８は、位相の一致／不一致の判定が終了すると、次の判定ができることを示す判定終了信号１７４をシーケンス制御部６０に供給する。
【００４３】
オフセット検出部６４は、可変遅延回路１０において、所定の基準経路により生成される遅延クロック１３８の位相を検出したか否かを示すオフセット検出信号１７０を、結果判定部５８及び位相変更制御部６２に出力する。本実施形態において、基準経路は、最も短い遅延時間で入力信号を遅延させる最小遅延経路に設定される。図１で示される可変遅延回路１０ならば、最小遅延経路は、全てのセレクタ１４ａ、１４ｂ、１４ｃ及び１４ｎが入力“１”を選択して得られる経路である。
【００４４】
オフセット検出信号が、最小遅延経路により生成される遅延クロック１３８の位相を検出したことを示すとき、結果判定部５８は、判定結果信号１６２に基づいてリニアライズメモリ制御部６６に遅延経路の変更を要求する経路変更信号１５８を出力する。
【００４５】
位相変更制御部６２は、結果判定部５８から供給される判定結果信号１６２と、オフセット検出部６４から供給されるオフセット検出信号１７０に基づいて、シフトクロック１５２の位相を変更することを要求する位相変更信号１５６をシフトクロック供給部５２に出力する。また、位相変更制御部６２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かの判定を開始してもよいことを指定する判定イネーブル信号１６８を結果判定部５８に出力する。
【００４６】
リニアライズメモリ制御部６６は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していることを示す判定結果信号１６２に基づいて、リニアライズメモリ１６に、所望の遅延量を有する遅延経路を特定する遅延経路データを格納させる。また、リニアライズメモリ制御部６６は、結果判定部５８から供給される遅延経路の変更を要求する経路変更信号１５８に基づいて、遅延経路データ１６０を可変遅延回路１０に出力する。また、リニアライズメモリ制御部６６は、リニアライズメモリの全てのアドレス空間に遅延経路データが格納されると、遅延経路の判定を終了することを指定する自動リニアライズ終了信号１７８をシーケンス制御部６０に出力する。
【００４７】
シーケンス制御部６０は、位相比較部５０から供給される比較信号１５４を計数（カウント）することを比較信号計数部５６に指定するカウントイネーブル信号１６６を、判定終了信号１７４、位相ロック信号１７２、及び自動リニアライズ終了信号１７８に基づいて、比較信号計数部５６に供給する。例えば、シーケンス制御部６０は、遅延経路の判定が終了していないこと、シフトクロック１５２の位相が安定していること、および結果判定部５８が、次の判定ができる状態であることを確認した後、カウントイネーブル信号１６６を比較信号計数部５６に供給してもよい。
【００４８】
また、シーケンス制御部６０は、シフトクロック１５２のパルス数をカウントするカウンタ（図示せず）を有してもよく、カウントイネーブル信号１６６の供給を停止した後、カウントイネーブル信号１６６の供給期間における、シフトクロック１５２のパルス数を測定した比較回数値１７６を出力する。また、シーケンス制御部６０は、位相の一致／不一致の判定を開始することを要求する判定開始信号１８２を結果判定部５８に出力する。
【００４９】
本実施形態の遅延時間判定装置４８によると、所望する遅延量を有する可変遅延回路１０の遅延素子（１２ａ〜１２ｎ）の組み合わせをリニアライズメモリ１６に各々格納することが可能となる。タイミング発生器４２は、タイミングセット信号１３４により指定される遅延量を有する遅延経路をリニアライズメモリ１６に格納されている遅延経路データに基づいて可変遅延回路１０から選択し、タイミングセット信号１３４で指定される遅延クロック１３８を波形整形器３４に供給する。
【００５０】
シフトクロック供給部５２は、所定のシフト量を有するシフトクロック１５２を生成する必要がある。しかし、製造ばらつきなどにより理想のシフト量に対して異なるシフト量を有するシフトクロック１５２が生成される場合がある。
【００５１】
図６（ａ）は、位相変更信号１５６により指定される位相シフト要求回数（位相変更信号１５６のパルス数）と、シフトクロック１５２に生じる位相シフト量の関係を示す。直線Ａは、理想的な位相シフト要求回数と、位相シフト量の関係である。直線Ｂは、直線Ａに対して位相シフト量が大きく、直線Ｃは、直線Ａに対して位相シフト量が小さい。位相シフト要求回数と位相シフト量の関係が、直線Ｂまたは直線Ｃで示される場合、直線Ａに近づくように補正をする必要がある。
【００５２】
図６（ｂ）は、直線Ｂの補正方法を示す。直線Ｂを補正する場合、遅延時間判定装置４８は、所定の位相シフト要求回数で位相シフト量を減らすことで補正を行う。図６（ｃ）は、直線Ｃの補正方法を示す。直線Ｃを補正する場合、遅延時間判定装置４８は、所定の位相シフト要求回数で位相シフト量を増やすことで補正を行う。
【００５３】
図７は、シフトクロック供給部５２の、１つの実施形態を示すブロック図である。このシフトクロック供給部５２は、セレクタ２２ａ、２２ｂ、２２ｃ、ＯＲ回路２６、シフトクロック補正部６８、シフトクロック発生部７０、位相ロック待ち部７２、加算器７４及び位相シフト設定レジスタ７６を備える。
【００５４】
シフトクロック補正部６８は、位相変更信号１５６により指定されるシフト量と、実際のシフトクロック１５２におけるシフト量との誤差を補正するために設けられる。図６（ｂ）で示される補正をする場合、シフトクロック補正部６８はセレクタ２２ｃの入力０を選択し、補正値“０”をセレクタ２２ｂの入力１を介して加算器７４に出力する。図６（ｃ）で示される補正をする場合、シフトクロック補正部６８はセレクタ２２ｃの入力１を選択し、補正値“２”をセレクタ２２ｂの入力１を介して加算器７４に出力する。補正が必要で無い場合、シフトクロック補正部６８はセレクタ２２ｂの入力０を選択し、位相シフト量“１”を加算器７４に出力する。
【００５５】
加算器７４は、セレクタ２２ｂからの出力値と、位相シフト設定レジスタ７６から出力される設定値とを加算して、加算値をセレクタ２２ａの入力１に出力する。従って、本実施形態において、補正が必要でない場合、シフトクロック供給部５２は、位相変更信号１５６が供給される毎に、シフトクロック１５２の位相を１シフトずつインクリメントする。
【００５６】
セレクタ２２ａは、シフトクロック１５２の位相のシフト量を、自動的に設定する場合と、半導体試験装置全体を制御するテスタコントローラ（図示せず）を用いて手動で設定する場合を選択するために設けられている。自動的にシフトクロック１５２の位相のシフト量を設定する場合は、セレクタ２２ａの入力１が選択される。従って、位相シフト設定レジスタ７６は、加算器７４の出力値を格納する。位相シフト設定レジスタ７６は、格納されている設定値を、ＯＲ回路２６を介して供給される位相変更信号１５６のタイミングで、シフトクロック発生部７０に出力する。シフトクロック発生部７０は、位相シフト設定レジスタ７６から供給される設定値に基づいて、位相をシフトしたシフトクロック１５２を発生する。シフトクロック１５２の周期は、基準クロック１３０の整数倍の周期であり、可変遅延回路１０の遅延量より長い周期であることが好ましい。
【００５７】
また、テスタコントローラ（図示せず）を用いて、シフトクロック１５２の位相のシフト量を手動で設定する場合は、セレクタ２２ａの入力０が選択される。設定値であるＷＤＡＴＡは、テスタコントローラ（図示せず）から供給され、セレクタ２２ａの入力０を介して、位相シフト設定レジスタ７６に格納される。位相シフト設定レジスタ７６に格納された設定値は、ＯＲ回路２６を介して入力されるＷＣＭＤ信号のタイミングでシフトクロック発生部７０に出力される。
【００５８】
位相変更信号１５６が供給されたタイミングから一定時間経過した後、位相ロック待ち部７２は、位相シフト設定レジスタ７６から供給された設定値で指定されるシフト量を有するシフトクロック１５２を生成したことを示す位相ロック信号１７２をシーケンス制御部６０に出力する。
【００５９】
図８は、位相比較部５０の１つの実施形態を示すブロック図である。この位相比較部５０は、フリップフロップ９６及びＡＮＤ回路２１を有する。フリップフロップ９６は、可変遅延回路１０から出力される遅延クロック１３８を、シフトクロック供給部５２から出力されるシフトクロック１５２のパルスの立ち上がりで取り込み、その論理値を出力する。フリップフロップ９６は、データ入力部にシフトクロック１５２を入力し、クロック入力部に遅延クロック１３８を入力してもよい。ＡＮＤ回路２１は、フリップフロップ９６から出力される出力値と、シフトクロック１５２を反転した論理値との論理積を、シフトクロック１５２と同一の周期で出力する。
【００６０】
図９は、図８に関連して説明した位相比較部５０における、シフトクロック１５２と遅延クロック１３８及び比較信号１５４のタイミングを示すタイミングチャートである。図９（Ａ）及び図９（Ｂ）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない状態を示す。図９（Ｃ）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致している状態を示す。また、本タイミングチャートにおいて、シフトクロック１５２の周期は、基準クロック１３０の周期の２倍である。図９（Ａ）場合、計数値１６４は、カウントイネーブル信号１６６が供給される期間における、シフトクロック１５２のパルス数に等しくなる。また、図９（Ｂ）の場合、計数値１６４は０になる。
【００６１】
一方、図９（Ｃ）の場合、フリップフロップ９６は、遅延クロック１３８のパルスの立ち上がり期間における、遅延クロック１３８の電圧値に基づいて論理値を出力する。従って、比較信号１５４は、論理値“０”または“１”のいずれであるかが不定であり、常に論理値“１”または“０”となることはない。フリップフロップ９６から出力される論理値に含まれる論理値“１”または論理値“０”の割合は、フリップフロップ９６のしきい値電圧により決まる。従って、比較信号１５４をカウントして得られる計数値１６４が所定の範囲にあるときに、結果判定部５８が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定できる。例えば、比較回数値１７６が１００回のとき、所定の範囲は、１以上かつ９９以下に設定されてもよい。
【００６２】
図１０は、結果判定部５８の１つの実施形態を示すブロック図である。図１０において、図５における符号と同一の符号を付した構成は、図５において対応する構成と同一または同様の機能及び動作を実現する。この結果判定部５８は、第１判定部７８、第２判定部８０、第３判定部８２、位相一致判定部８４及び判定結果信号出力部８６を備える。第１判定部７８は、大小比較器８８ａ、８８ｂ、最大リミットレジスタ１０８ａ及び最小リミットレジスタ１０８ｂを有する。第２判定部８０は、ＪＫフリップフロップ９０ａ及びＥＮＯＲ回路９２を有する。第３判定部８２は、ＪＫフリップフロップ９０ｂ及びＮＯＲ回路９４を有する。位相一致判定部８４は、ＡＮＤ回路２０ａ、２０ｂ、２０ｃ及びＯＲ回路２７、並びに判定回路選択レジスタ１１０を有する。判定結果信号出力部８６は、ＡＮＤ回路２０ｄ及び２０ｅを有する。
【００６３】
比較信号計数部５６から供給される計数値１６４が、図９に関連して説明した所定の範囲内にあるときに、第１判定部７８は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。最大リミットレジスタ１０８ａには、所定の範囲の上限を示す上限値が格納されている。大小比較器８８ａは、比較信号計数部５６から供給される計数値１６４と最大リミットレジスタ１０８ａに格納されている上限値とを比較して、計数値１６４が最大リミットレジスタ１０８ａに格納されている上限値以下のときに論理値“１”を出力する。
【００６４】
最小リミットレジスタ１０８ｂには、所定の範囲の下限値が格納されている。大小比較器８８ｂは、比較信号計数部５６から供給される計数値１６４と最小リミットレジスタ１０８ｂに格納されている下限値を比較して、計数値１６４が最小リミットレジスタ１０８ｂに格納されている下限値以上のときに論理値“１”を出力する。例えば、所定の範囲を１以上９９以下に設定する場合、最大リミットレジスタ１０８ａには９９が格納され、最小リミットレジスタ１０８ｂには１が格納される。
【００６５】
ＡＮＤ回路２０ａは、大小比較器８８ａ及び８８ｂの出力値と判定回路選択レジスタ１１０の出力値との論理積を、ＯＲ回路２７を介して判定結果信号出力部８６に出力する。例えば、大小比較器８８ａ及び８８ｂの出力値が共に論理値“１”であり、判定回路選択レジスタ１１０からの出力値が論理値“１”のときに、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００６６】
ＡＮＤ回路２０ｄは、ＯＲ回路２７の出力値、位相変更制御部６２から供給される判定イネーブル信号１６８、及びシーケンス制御部６０から供給される判定開始信号１８２との論理積である判定結果信号１６２をリニアライズメモリ制御部６６、位相変更制御部６２及びオフセット検出部６４に出力する。
【００６７】
ＡＮＤ回路２０ｅは、ＯＲ回路２７の出力値を反転した値、オフセット検出部６４から供給されるオフセット検出信号１７０、位相変更制御部６２から供給される判定イネーブル信号１６８、及びシーケンス制御部６０から供給される判定開始信号１８２との論理積である判定終了信号１７４及び経路変更信号１５８を、それぞれシーケンス制御部６０及びリニアライズメモリ制御部６６に出力する。
【００６８】
第２判定部８０は、カウントイネーブル信号１６６が供給される所定の期間における比較信号１５４のパルス数のカウント値が０（計数値１６４が０）であり、後の期間における比較信号１５４のパルス数のカウント値が、カウントイネーブル信号１６６が比較信号計数部５６に供給される期間に、位相比較部５０に供給されるシフトクロック１５２のパルス数と等しい比較回数値１７６になった場合に、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００６９】
また、第３判定部８２は、カウントイネーブル信号１６６が供給される所定の期間における比較信号１５４のパルス数のカウント値が比較回数値１７６であり、後の期間における比較信号１５４のパルス数のカウント値が０になった場合に、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定する。
【００７０】
計数値１６４及び比較回数値１７６が一致したときに、ＥＮＯＲ回路９２は、論理値“１”をＡＮＤ回路２０ｂ及びＪＫフリップフロップ９０ａのＫ入力、並びにＪＫフリップフロップ９０ｂのＪ入力に出力する。そして、ＪＫフリップフロップ９０ｂは、論理値“１”を判定開始信号１８２のタイミングでＡＮＤ回路２０ｃに出力する。
【００７１】
計数値１６４が０のときに、ＮＯＲ回路９４は、論理値“１”をＡＮＤ回路２０ｃ及びＪＫフリップフロップ９０ａのＪ入力、並びにＪＫフリップフロップ９０ｂのＫ入力に出力する。そして、ＪＫフリップフロップ９０ｂは、論理値“１”を判定開始信号１８２のタイミングでＡＮＤ回路２０ｂに出力する。
【００７２】
ＪＫフリップフロップ９０ａの出力値が、論理値“１”であって、ＥＮＯＲ回路９２の出力値が論理値“１”になったとき、第２判定部８０は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７３】
ＪＫフリップフロップ９０ｂの出力値が、論理値“１”であって、ＮＯＲ回路９４の出力値が論理値“１”になったとき、第３判定部８２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７４】
判定回路選択レジスタ１１０は、第１判定部７８、第２判定部８０及び第３判定部８２のいずれの判定結果が有効であるかを指定する信号をＡＮＤ回路２０ａ、２０ｂ及び２０ｃに出力する。オフセット検出信号１７０が論理値“０”のとき、第１判定部７８及び第２判定部８０が有効になり、オフセット検出信号１７０が論理値“１”のとき第１判定部７８及び第３判定部８２が有効になることが好ましい。
【００７５】
図１１は、図１０に関連して説明した第２判定部８０が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【００７６】
図１１（ａ）は、ある期間におけるシフトクロック１５２と遅延クロック１３８のタイミングを示す。シフトクロック１５２の位相と遅延クロック１３８の位相が、図１１（ａ）に示されるタイミングのとき、計数値１６４は０になる。従って、遅延クロック１３８の位相とシフトクロック１５２の位相は一致していないと判定される。
位相不一致の判定に基づいて、シフトクロック１５２の位相が変更される。シフトクロック１５２の１回のシフト量が大きいと、図１１（ｂ）に示されるようなタイミングになり、計数値１６４は比較回数値１７６と等しくなる。図１１に示すように、計数値１６４が０から比較回数値１７６に変化したときに、第２判定部８０は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７７】
図１２は、図１０に関連して説明した第３判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【００７８】
図１２（ａ）は、ある期間におけるシフトクロック１５２と遅延クロック１３８のタイミングを示す。シフトクロック１５２の位相と遅延クロック１３８の位相が、図１２（ａ）に示されるタイミングのとき、計数値１６４は比較回数値１７６と等しくなる。従って、遅延クロック１３８の位相とシフトクロック１５２の位相は一致していないと判定される。
位相不一致の判定に基づいて、遅延経路が変更される。遅延経路の遅延量が大きく変化すると、図１２（ｂ）に示されるようなタイミングになり、計数値１６４は０になる。図１２に示すように計数値１６４が比較回数値１７６から０に変化したときに、第３判定部８２は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致したと判定する。
【００７９】
図１３は、位相変更制御部６２の１つの実施形態を示すブロック図である。図１３において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。この位相変更制御部６２は、ＮＡＮＤ回路１００ａ、１００ｂ及び位相比較インターバルカウンタ部９８を有する。
【００８０】
オフセット検出信号１７０が、位相比較インターバルカウンタ部９８及びＮＡＮＤ回路１００ｂに入力される。オフセット検出信号１７０が、最小遅延経路により生成される遅延クロック１３８の位相を検出していないことを示す論理値“０”のとき、位相変更制御部６２は、シフトクロック１５２の位相を変更することを要求する位相変更信号１５６をシフトクロック供給部５２に供給する。
【００８１】
オフセット検出信号１７０が論理値“１”のとき、位相比較インターバルカウンタ部９８は、所望する遅延時間のデータをロードする。例えば、シフトクロック１５２の位相を１０ｐｓ分位相シフトする場合、１回のシフトで２ｐｓ分位相がシフトするならば、５がカウンタにロードされ、位相変更信号１５６（１パルス）を出力する毎にダウンカウントする。カウント値が０になると、位相比較インターバルカウンタ部９８は、シフトクロック１５２の位相を、所望する遅延量だけシフトすることを要求する位相変更信号１５６を出力したことを示す（論理値“１”）判定イネーブル信号１６８を結果判定部５８に供給する。
【００８２】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致したことを示す（論理値“１”で示される）判定結果信号１６２が、位相比較インターバルカウンタ部９８に入力されると、位相比較インターバルカウンタ部９８は、新たに所望する遅延時間のデータをカウンタにロードする。そして、位相変更制御部６２は、位相変更信号１５６をシフトクロック供給部５２に出力する。
【００８３】
図１４は、リニアライズメモリ制御部６６の１つの実施形態のブロック図を示す。図１４において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。このリニアライズメモリ制御部６６は、遅延素子１３、リニアライズメモリ１６、ＡＮＤ回路２９、セレクタ２３ａ、２３ｂ、アドレス発生部１０２、遅延経路発生部１０４、選択レジスタ１０６及びインバータ１１６を有する。
【００８４】
選択レジスタ１０６は、セレクタ２３ａ及びセレクタ２３ｂの入力端子を切り替えるために設けられる。半導体デバイスの試験中は、選択レジスタ１０６のデータに基づいて、セレクタ２３ａの入力“１”及びセレクタ２３ｂの入力“０”が選択される。半導体デバイスの試験中は、リニアライズメモリ１６において、所望の遅延量を有する遅延経路データを格納しているアドレスが、セレクタ２３ａを介してリニアライズメモリ１６に供給される。リニアライズメモリ１６は、アドレスに格納された遅延経路データ１６０を可変遅延回路１０に出力する。
【００８５】
遅延経路判定中は、選択レジスタ１０６のデータに基づいて、セレクタ２３ａの入力“０”及びセレクタ２３ｂの入力“１”が選択される。経路変更信号１５８が、遅延経路発生部１０４に入力される。遅延経路発生部１０４は、経路変更信号１５８が供給されると遅延経路を特定するデータを生成し、リニアライズメモリ１６のデータ入力Ｄｎ及びセレクタ２３ｂの入力“１”に供給する。
【００８６】
アドレス発生部１０２は、位相の一致を示す判定結果信号１６２（論理値“１”）に基づいて、遅延経路のデータを格納するアドレスを、リニアライズメモリ１６のアドレス入力Ａｎにセレクタ２３ａを介して出力する。アドレス発生部１０２に入力される判定結果信号１６２は、遅延素子１３を介して入力されるので、遅延素子１３が有する遅延量だけ、遅延される。従って、遅延経路のデータが、リニアライズメモリ１６に格納された後、アドレス発生部１０２は、次に遅延経路のデータを格納するアドレスを出力する。
【００８７】
リニアライズメモリ１６は、判定結果信号１６２が位相の一致を示すとき（論理値“１”）、リニアライズメモリ１６のデータ入力Ｄｎに入力されている遅延経路のデータを、リニアライズメモリ１６のアドレスＡｎで指定されるアドレスに格納する。
【００８８】
ＡＮＤ回路２９は、リニアライズメモリ１６の全てのアドレス空間に遅延経路データが格納されたときに、遅延経路の判定を終了することを示す自動リニアライズ終了信号１７８をシーケンス制御部６０に出力する。本実施形態においては、５ビットのアドレスの論理積が取られるので３２個の遅延経路がリニアライズメモリ１６に格納されると自動リニアライズ終了信号１７８を出力する。
【００８９】
図１５は、本実施形態による遅延経路判定装置４８における遅延経路検出方法を説明するフローチャートである。図１５において図５における符号と同一の符号を付した構成は、図５において対応する同一または同様の機能及び動作を実現する。以下に、図５に示された各構成により所定の遅延量を有する遅延経路を検出する方法について説明する。
【００９０】
ステップ３００で、可変遅延回路１０の最小遅延経路が選択される。ステップ３０１で、位相比較部５０は、遅延クロック１３８の位相とシフトクロック１５２の位相を比較して比較信号１５４を出力する（位相比較ステップ）。
【００９１】
ステップ３０２で、判定部５４は、比較信号１５４に基づいて、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定し、判定結果信号１６２を位相変更制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に出力する（判定ステップ）。
【００９２】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない場合、ステップ３０３で、位相変更制御部６２は、位相変更信号１５６をシフトクロック供給部５２に出力する。シフトクロック供給部５２は、位相変更信号１５６に基づいてシフトクロック１５２の位相をシフトする（位相シフトステップ）。位相を所定量シフトしたシフトクロック１５２は、ステップ３０１で、遅延クロック１３８と再度位相を比較される。位相比較ステップ（ステップ３０２）は、遅延クロック１３８の位相とシフトクロック１５２の位相が一致するまで行われる。
【００９３】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、オフセット検出部６４は、オフセット検出信号１７０（論理値“１”）を結果判定部５８及び位相変更制御部６２に出力する。それからステップ３０４で、リニアライズメモリ制御部６６は、リニアライズメモリ１６に最小遅延経路の遅延経路データを格納する（オフセット検出ステップ）。それから、リニアライズメモリ制御部６６は、リニアライズメモリ１６のアドレスをインクリメントする。位相変更制御部は、位相の一致を示す判定結果信号１６２及びオフセット検出信号１７０に基づいて、シフトクロック１５２の位相の変更を要求する位相変更信号１５６をシフトクロック供給部５２に出力する。
【００９４】
ステップ３０５で、シフトクロック供給部５２は、位相変更信号１５６に基づいて所定の遅延量だけ位相をシフトしたシフトクロック１５２を出力する。（位相シフトステップ）。位相変更信号１５６の１パルスが、シフトクロック１５２の位相を所定量シフトすることを示し、所定量の５倍のシフト量だけシフトクロック１５２をシフトするとき、位相変更制御部６２は、シフトクロック供給部５２に５パルスの位相変更信号１５６を出力する。このとき、位相変更制御部６２が有するダウンカウンタに５がロードされる。位相変更制御部６２は、位相変更信号１５６を出力する毎にカウンタ値をディクリメントする。ステップ３０６で、カウント値が０か否かを判定する。カウント値が０になったとき、位相変更制御部６２は、判定イネーブル信号１６８を結果判定部５８に出力する。
【００９５】
ステップ３０７で、位相比較部５０は、遅延クロック１３８の位相と、シフトクロック１５２の位相を比較して比較信号１５４を出力する（位相比較ステップ）。ステップ３０８で、判定部５４は、比較信号１５４に基づいて、遅延クロック１３８の位相とシフトクロック１５２の位相が一致しているか否かを判定し、判定結果信号１６２を位相変更制御部６２、オフセット検出部６４及びリニアライズメモリ制御部６６に出力する（判定ステップ）。
【００９６】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致していない場合、ステップ３０９で、判定部５４は、経路変更信号１５８をリニアライズメモリ制御部６６に出力する。リニアライズメモリ制御部６６は、経路変更信号１５８に基づいて可変遅延回路１０の遅延経路を変更する（遅延経路変更ステップ）。ステップ３０７で、遅延経路を変更して得られる遅延クロック１３８の位相とシフトクロック１５２の位相が一致するまで行われる。
【００９７】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、ステップ３１０で、リニアライズメモリ制御部６６は、そのときの遅延経路のデータをリニアライズメモリ１６に格納する（遅延経路特定ステップ）。それから、リニアライズメモリ制御部６６は、リニアライズメモリ１６のアドレスをインクリメントする。
【００９８】
ステップ３１１で、リニアライズメモリ制御部６６は、リニアライズメモリ１６の空き容量の有無を検出する。リニアライズメモリ１６に空き容量がある場合、上記ステップ３０５〜３１１を繰り返し、遅延経路データをリニアライズメモリ１６に格納する。
【００９９】
リニアライズメモリ１６に空き容量が無くなった場合、ステップ３１２で、リニアライズメモリ制御部６６は、自動リニアライズの終了を示す自動リニアライズ終了信号１７８を、シーケンス制御部６０に出力する。自動リニアライズ終了信号１７８が出力されると、遅延時間判定装置４８は、自動リニアライズ処理を終了する。
【０１００】
図１６は、図１５に示したフローチャートにおける遅延クロック１３８の位相とシフトクロック１５２の位相の関係を示す。図１６において、遅延クロック１３８及びシフトクロック１５２のクロックの前縁のみを示す。図１６（ａ）は、図１５においてステップ３００〜３０４における位相シフトの方法を説明するための説明図である。可変遅延経路１０の最小遅延経路により遅延された遅延クロック１３８の位相と、シフトクロック１５２の位相を比較して、位相が一致するまでシフトクロック１５２の位相をシフトする。そして、遅延クロック１３８の位相とシフトクロック１５２の位相が一致した場合、オフセット検出部６４は、最小遅延経路の遅延量を判定したことを示すオフセット検出信号１７０（論理値“１”）を出力する。
【０１０１】
図１６（ｂ）は、図１５においてステップ３０５及び３０６における位相シフトの方法を説明するための説明図である。シフトクロック１５２の位相を、所望する遅延時間に基づいてシフトする。例えば、１０ｐｓの遅延量を有する遅延経路を判定する場合、シフトクロック１５２の位相は、１０ｐｓ分シフトされる。
【０１０２】
図１６（ｃ）及び（ｄ）は、図１５においてステップ３０７〜３１１における位相シフトの方法を説明するための説明図である。遅延クロック１３８の位相と、シフトクロック１５２の位相が一致するまで遅延経路を変更する。
【０１０３】
遅延クロック１３８の位相とシフトクロック１５２の位相が一致すると、リニアライズメモリ制御部６６は、このときの遅延経路のデータをリニアライズメモリ１６に格納し、リニアライズメモリ１６のアドレスをインクリメントする。遅延時間判定装置４８は、リニアライズメモリ１６の空き容量が無くなるまで、図１６（ｃ）及び（ｄ）を繰り返し行う。従って、本実施形態の遅延時間判定装置４８によると、シフトクロック１５２のシフト量を所定量ずつ増やし、それぞれのシフト量に対応する可変遅延回路１０の遅延素子（１２ａ〜１２ｎ）の組み合わせをリニアライズメモリ１６に各々格納することが可能となる。
【０１０４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１０５】
【発明の効果】
上記説明から明らかなように、本発明によれば所望する遅延量を有する遅延経路を判定し、所望の遅延量を有する遅延経路を特定する遅延経路データをリニアライズメモリに格納することができる。
【図面の簡単な説明】
【図１】可変遅延回路１０のブロック図を示す。
【図２】従来の遅延時間判定装置４８のブロック図を示す。
【図３】リニアライズメモリ１６の遅延経路の格納の様子を示す。
【図４】本発明による遅延時間判定装置４８を有した半導体試験装置の１つの実施形態を示すブロック図である。
【図５】本発明による遅延時間判定装置４８の１つの実施形態を示すブロック図である。
【図６】位相変更信号１５６により指定される位相シフト要求回数と、シフトクロック１５２に生じる位相シフト量の関係を示す。
【図７】シフトクロック供給部５２の、１つの実施形態を示すブロック図である。
【図８】位相比較部５０の１つの実施形態を示すブロック図である。
【図９】位相比較部５０におけるシフトクロック１５２と遅延クロック１３８及び比較信号１５４のタイミングを示すタイミングチャートである。
【図１０】結果判定部５８の１つの実施形態を示ブロック図である。
【図１１】第２判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【図１２】第３判定部８２が、遅延クロック１３８の位相とシフトクロック１５２の位相が一致していると判定するときの、遅延クロック１３８とシフトクロック１５２のタイミングを示す。
【図１３】位相変更制御部６２の１つの実施形態を示すブロック図である。
【図１４】リニアライズメモリ制御部６６の１つの実施形態のブロック図を示す。
【図１５】本実施形態に係わる遅延経路判定装置４８における遅延経路検出方法を説明するフローチャートである。
【図１６】図１５に示したフローチャート模式化した図である。
【符号の説明】
１０…可変遅延回路、１２…遅延素子、１４…セレクタ、１６…リニアライズメモリ、１８…基準クロック発生部、２０…ＡＮＤ回路、２２…セレクタ、２４…パルス補正器、２６…ＯＲ回路、２８…周波数カウンタ、３０…コンピュータ、３１…遅延信号生成装置、３２…パターン発生器、３４…波形整形器、３６…デバイス接触部、３８…比較器、４０…被試験デバイス、４２…タイミング発生器、４８…遅延時間判定装置、５０…位相比較部、５２…シフトクロック供給部、５４…判定部、５６…比較信号計数部、５８…結果判定部、６０…シーケンス制御部、６２…位相比較制御部、６４…オフセット検出部、６６…リニアライズメモリ制御部、６８…シフトクロック補正部、７０…シフトクロック発生部、７２…位相ロック待ち部、７４…加算器、７６…位相シフト設定レジスタ、７８…第１判定部、８０…第２判定部、８２…第３判定部、８４…位相一致判定部、８６…判定結果信号出力部、８８…大小比較器、９０…ＪＫフリップフロップ、９２…ＥＮＯＲ回路、９４…ＮＯＲ回路、９６…フリップフロップ、９８…位相比較インターバルカウンタ部、１００…ＮＡＮＤ回路、１０２…アドレス発生部、１０４…遅延経路発生部、１０６…選択レジスタ、１０８…最大リミットレジスタ、１０８…最小リミットレジスタ、１１０…判定回路選択レジスタ、１１２…周期記憶部、１１４…遅延時間記憶部、１１６…インバータ、１３０…基準クロック、１３２…測定パルス、１３４…タイミングセット信号、１３８…遅延クロック、１４０…パターンデータ、１４２…整形パターンデータ、１４４…出力信号、１４６…期待値データ、１５２…シフトクロック、１５４…比較信号、１５６…位相変更信号、１５８…経路変更信号、１６０…遅延経路データ、１６２…判定結果信号、１６４…計数値、１６６…カウントイネーブル信号、１６８…判定イネーブル信号、１７０…オフセット検出信号、１７２…シフトクロックロック信号、１７４…判定終了信号、１７６…比較回数値、１７８…自動リニアライズ終了信号、１８２…判定開始信号、１８４…比較値
Claims (17)
- 入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定装置であって、
基準クロックの位相に対して、前記所望の遅延時間、位相を遅らせたシフトクロックを供給するシフトクロック供給部と、
前記シフトクロックの位相と、前記基準クロックを前記遅延回路により遅延させた遅延クロックの位相とを比較して得られる比較信号をパルスとして出力する位相比較部と、
所定の時間間隔における前記パルスを計数して得られる計数値を出力する比較信号計数部と、前記計数値に基づいて、前記遅延クロックの位相と前記シフトクロックの位相が一致しているか否かを判定する結果判定部とを有し、前記比較信号に基づいて、前記遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部と、
前記比較信号計数部に前記比較信号を前記所定の時間にわたり計数させるシーケンス制御部を備え、
前記シフトクロック供給部は、前記シフトクロックの位相が前記遅延クロックの位相と一致しない場合に発生される、前記シフトクロックの位相の変更を指示する位相変更信号が１パルス入力される毎に位相を一定のシフト量シフトし、
前記シフトクロック供給部は、前記位相変更信号が供給されたタイミングから一定時間経過した後、所定のシフト量を有するシフトクロックが生成されたことを示す位相ロック信号を、前記シーケンス制御部に供給することを特徴とする遅延時間判定装置。 - 前記結果判定部は、前記計数値が所定の範囲内にあるときに前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第１判定部を有することを特徴とする請求項１に記載の遅延時間判定装置。
- 前記結果判定部は、前記所定の時間間隔において前記計数値が０であり、後の前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第２判定部を更に有することを特徴とする請求項１または２に記載の遅延時間判定装置。
- 前記結果判定部は、前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなり、後の前記所定の時間間隔において前記計数値が０になった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第３判定部を更に有することを特徴とする請求項１から３のいずれかに記載の遅延時間判定装置。
- 前記位相比較部は、前記遅延クロックのエッジのタイミングと前記シフトクロックのエッジのタイミングを比較して前記比較信号を出力することを特徴とする請求項１から４のいずれかに記載の遅延時間判定装置。
- 前記位相比較部は、前記遅延クロックが入力されるデータ入力と、前記シフトクロックが入力されるクロック入力とを有するフリップフロップを有することを特徴とする請求項１から５のいずれかに記載の遅延時間判定装置。
- 前記遅延回路が、前記入力信号を遅延させる複数の異なる遅延経路を有し、前記遅延回路は、前記シフトクロックと前記遅延クロックが一致しない場合に、前記遅延経路を変更することを特徴とする請求項１から６のいずれかに記載の遅延時間判定装置。
- 前記シフトクロックの位相と前記遅延クロックの位相が一致しない場合に、前記シフトクロックの位相、または前記遅延経路のいずれか一方を変更することを特徴とする請求項７に記載の遅延時間判定装置。
- 前記遅延経路が、所定の基準経路に設定されており、かつ前記シフトクロックの位相が前記遅延クロックの位相に一致しない場合に、前記シフトクロックの位相を変更して、前記遅延クロックの位相に一致させる位相変更制御部を更に備えることを特徴とする請求項７または８に記載の遅延時間判定装置。
- 前記入力信号を前記所望の遅延時間、遅延させる前記遅延経路を特定するデータを格納するリニアライズメモリを更に有することを特徴とする請求項７から９のいずれかに記載の遅延時間判定装置。
- 前記シフトクロックの位相と前記遅延クロックの位相が一致する場合に、前記リニアライズメモリに前記所望の遅延時間、前記入力信号を遅延させる前記遅延経路を特定するデータを格納させるリニアライズメモリ制御部を更に有することを特徴とする請求項１０に記載の遅延時間判定装置。
- 入力信号を遅延させる遅延回路の遅延時間が、所望の遅延時間と等しいか否かを判定する遅延時間判定方法であって、
シフトクロックの位相が遅延クロックの位相と一致しない場合に発生される、前記シフトクロックの位相の変更を指示する位相変更信号が１パルス入力される毎に位相を一定のシフト量シフトし、基準クロックを前記所望の遅延時間に基づいて所定量、位相を遅らせた前記シフトクロックを発生する位相シフトステップと、
前記基準クロックを前記遅延回路により遅延させて得られた前記遅延クロックの位相と、前記シフトクロックの位相を比較してパルスとして出力する位相比較ステップと、
計数値に基づいて、前記シフトクロックの位相と前記遅延クロックの位相が一致しているか否かを判定する判定ステップとを備え、
前記位相シフトステップは、前記位相変更信号が供給されたタイミングから一定時間経過した後、所定のシフト量を有するシフトクロックが生成されたことを示す位相ロック信号を発生する位相ロック信号発生ステップを更に有し、
前記位相比較ステップは、前記位相ロック信号に応じて、所定の時間間隔における前記パルスを計数して得られる前記計数値を出力する計数値出力ステップを更に有し、
前記遅延クロックの位相と前記シフトクロックの位相が一致するまで前記位相シフトステップ、前記位相比較ステップ、及び前記判定ステップを繰り返すことを特徴とする遅延時間判定方法。 - 前記遅延回路が、前記入力信号を異なる前記遅延時間で遅延させる複数の遅延経路を有する場合に、
前記遅延経路を変更する遅延経路変更ステップを更に有し、
前記遅延クロックの位相と前記シフトクロックの位相が一致するまで、前記位相比較ステップ、前記判定ステップ及び前記遅延経路変更ステップを繰り返すことを特徴とする請求項１２に記載の遅延時間判定方法。 - 半導体デバイスを試験する半導体試験装置において、
複数の遅延経路を有する可変遅延回路と、
シフトクロックの位相が遅延クロックの位相と一致しない場合に発生される、前記シフトクロックの位相の変更を指示する位相変更信号が１パルス入力される毎に位相を一定のシフト量シフトし、基準クロックの位相に対して、所望の遅延時間、位相を遅らせた前記シフトクロックを発生するシフトクロック供給部と、
前記基準クロックを前記可変遅延回路により遅延させた前記遅延クロックの位相と、前記シフトクロックの位相を比較して得られる比較信号をパルスとして出力する位相比較部と、
所定の時間間隔における前記パルスを計数して得られる計数値を出力する比較信号計数部と、前記計数値に基づいて、前記遅延クロックの位相と前記シフトクロックの位相が一致しているか否かを判定する結果判定部とを有し、前記比較信号に基づいて、前記可変遅延回路の前記遅延時間が、前記所望の遅延時間と等しいか否かを判定する判定部と、
位相ロック信号に応じて、前記比較信号計数部に前記比較信号を前記所定の時間にわたり計数させるシーケンス制御部と、
前記判定部の判定結果に基づいて、前記所望の遅延時間を生成するための遅延経路を格納するリニアライズメモリとを有するタイミング発生器と、
半導体デバイスへ入力する試験パターンを発生するパターン発生器と、
前記リニアライズメモリに格納された遅延経路により前記基準クロックを遅延させた遅延クロックと前記試験パターンに基づいて、被試験半導体デバイスに適用するように前記試験パターンを整形した整形試験パターンを出力する波形整形器と、
前記被試験半導体デバイスを載置し、前記整形試験パターンを前記被試験半導体デバイスに入力するデバイス接触部と、
前記整形試験パターンを入力した前記被試験半導体デバイスから出力される出力信号と、前記パターン発生器から出力される前記被試験半導体デバイスから出力されるべき期待値を比較して前記被試験半導体デバイスの良否を判定する比較器とを備え、
前記シフトクロック供給部は、前記位相変更信号が供給されたタイミングから一定時間経過した後、所定のシフト量を有するシフトクロックが生成されたことを示す前記位相ロック信号を、前記シーケンス制御部に供給することを特徴とする半導体試験装置。 - 前記結果判定部は、前記計数値が所定の範囲内にあるときに前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第１判定部を有することを特徴とする請求項１４に記載の半導体試験装置。
- 前記結果判定部は、前記所定の時間間隔において前記計数値が０であり、後の前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第２判定部を更に有することを特徴とする請求項１４または１５に記載の半導体試験装置。
- 前記結果判定部は、前記所定の時間間隔において前記計数値が前記所定の時間間隔における前記シフトクロックのパルス数と等しくなり、後の前記所定の時間間隔において前記計数値が０になった場合に、前記遅延クロックの位相と前記シフトクロックの位相が一致していると判定する第３判定部を更に有することを特徴とする請求項１４から１６のいずれかに記載の半導体試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37146899A JP4394788B2 (ja) | 1999-05-10 | 1999-12-27 | 遅延時間判定装置 |
| DE10023483A DE10023483C2 (de) | 1999-05-10 | 2000-05-10 | Vorrichtung und Verfahren zum Einstellen der Verzögerung eines Eingangssignals |
| US09/568,339 US6651179B1 (en) | 1999-05-10 | 2000-05-10 | Delay time judging apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12866599 | 1999-05-10 | ||
| JP11-128665 | 1999-05-10 | ||
| JP37146899A JP4394788B2 (ja) | 1999-05-10 | 1999-12-27 | 遅延時間判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001027660A JP2001027660A (ja) | 2001-01-30 |
| JP4394788B2 true JP4394788B2 (ja) | 2010-01-06 |
Family
ID=26464273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37146899A Expired - Fee Related JP4394788B2 (ja) | 1999-05-10 | 1999-12-27 | 遅延時間判定装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6651179B1 (ja) |
| JP (1) | JP4394788B2 (ja) |
| DE (1) | DE10023483C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4526211B2 (ja) * | 2001-06-12 | 2010-08-18 | 株式会社アドバンテスト | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
| US7146517B2 (en) * | 2002-05-02 | 2006-12-05 | Cray, Inc. | Clock pulse shaver with selective enable pulse width |
| JP4425537B2 (ja) | 2002-10-01 | 2010-03-03 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| JP4109951B2 (ja) * | 2002-10-01 | 2008-07-02 | 株式会社アドバンテスト | マルチストローブ装置、試験装置、及び調整方法 |
| US7406646B2 (en) | 2002-10-01 | 2008-07-29 | Advantest Corporation | Multi-strobe apparatus, testing apparatus, and adjusting method |
| JP4002811B2 (ja) | 2002-10-04 | 2007-11-07 | 株式会社アドバンテスト | マルチストローブ生成装置、試験装置、及び調整方法 |
| JP2004170314A (ja) | 2002-11-21 | 2004-06-17 | Advantest Corp | 試験装置、試験方法、及び電流測定器 |
| CN100563103C (zh) * | 2003-12-18 | 2009-11-25 | 爱德万测试株式会社 | 延迟电路以及测试装置 |
| US7257508B2 (en) * | 2005-09-09 | 2007-08-14 | Advantest Corporation | Timing generator, and timing generating method |
| JPWO2010021131A1 (ja) * | 2008-08-19 | 2012-01-26 | 株式会社アドバンテスト | 試験装置および試験方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989000311A1 (en) * | 1987-06-30 | 1989-01-12 | Unisys Corporation | Automatic clock de-skewing on a circuit board |
| JPH0652707B2 (ja) * | 1988-10-11 | 1994-07-06 | キヤノン株式会社 | 面位置検出方法 |
| US5036528A (en) * | 1990-01-29 | 1991-07-30 | Tandem Computers Incorporated | Self-calibrating clock synchronization system |
| US5118975A (en) | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| DE4132325C2 (de) * | 1991-09-27 | 1998-05-14 | Siemens Nixdorf Inf Syst | Anordnung zum automatischen Taktabgleich bei integrierten Schaltkreisen |
| FR2710800B1 (fr) * | 1993-09-27 | 1995-12-15 | Sgs Thomson Microelectronics | Ligne à retard numérique. |
| US5838179A (en) * | 1996-07-03 | 1998-11-17 | General Signal Corporation | Clock compensation circuit |
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| US6127865A (en) * | 1997-05-23 | 2000-10-03 | Altera Corporation | Programmable logic device with logic signal delay compensated clock network |
| US5920207A (en) * | 1997-11-05 | 1999-07-06 | Hewlett Packard Company | Asynchronous phase detector having a variable dead zone |
| US6232806B1 (en) * | 1998-10-21 | 2001-05-15 | International Business Machines Corporation | Multiple-mode clock distribution apparatus and method with adaptive skew compensation |
-
1999
- 1999-12-27 JP JP37146899A patent/JP4394788B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-10 US US09/568,339 patent/US6651179B1/en not_active Expired - Fee Related
- 2000-05-10 DE DE10023483A patent/DE10023483C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10023483A1 (de) | 2000-11-23 |
| DE10023483C2 (de) | 2003-07-10 |
| JP2001027660A (ja) | 2001-01-30 |
| US6651179B1 (en) | 2003-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080616 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091016 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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