CN100563103C - 延迟电路以及测试装置 - Google Patents

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Abstract

本发明提供一种延迟电路，其对应于所期望的延迟时间设定使输入信号延迟且输出，包括：延迟元件，其使该输入信号延迟一以所施加的供给电流为基准的延迟时间且输出该输入信号；电流供给部，其产生该供给电流；电压产生部，其产生一种对应于该延迟时间设定的基本电压；以及控制部，其使电流供给部产生供给电流，根据电流供给部的特性，使基本电压变换成控制电压，以供给至电流供给部。电流供给部具有所定的导电特性且具有第1MOS电晶体，其供给汲极电流至延迟元件以作为该供给电流。该控制部产生第1MOS电晶体在饱和区域动作时的第1控制电压，该第1控制电压可供给至第1MOS电晶体的闸极端。

Description

延迟电路以及测试装置
技术领域
本发明涉及一种使输入信号延迟所期望的时间所用的延迟电路，产生所期望的时序(timing)所用的时序产生器以及电子装置测试用的测试装置。本发明特别是涉及一种可变延迟量小-且不需线形化(linearize)记忆体的小电路规模的延迟电路。通过参照以下申请案所记载的内容，则由参照文件的组成所确认的指定图组合至本案中而成为本案的记载的一部份。
特愿2003-421617    申请日  平成15年12月18日
背景技术
先前半导体装置的电子装置测试用的测试装置以所期望的时序将信号供给至半导体装置中。例如，测试装置具备时序产生器以产生一种时序规定用的时序信号。
请参阅图11是具备先前的测试装置的时序产生器300的构成的一例。时序产生器300具有：计数器310，时序记忆体312，互斥的逻辑和电路314，逻辑积电路316，线形化记忆体318以及可变延迟电路320。
计数器310，互斥的逻辑和电路314以及逻辑积电路316产生所施加的基准时脉Ref Clk的周期的整数倍的延迟。即，计数器310接收基准时脉Ref Clk，输出该基准时脉的脉波数已计数后的计数值。时序记忆体312接收时序设定信号TS，且使该时序设定信号的上位位元所对应的控制信号输出至互斥的逻辑和电路314，该时序设定信号TS显示该时序产生器300应产生的时序信号的时序。
例如，时序设定信号应使基准时脉延迟且是显示延迟量用的资料，时序记忆体312使该延迟量以该基准时脉的周期除算后的商输出至互斥的逻辑和电路314。该互斥的逻辑和电路314在由计数器310所施加的计数值和由时序记忆体312所施加的值相一致时输出高(H)逻辑的信号。而且，逻辑积电路316输出一种由互斥的逻辑和电路314所施加的信号和基准时脉所形成的逻辑积。
又，时序记忆体312使时序设定信号的下位位元所对应的控制信号输出至线形化记忆体318。例如，时序记忆体312使时序信号所示的延迟量以基准时脉的周期除算后的余数所对应的延迟设定资料供给至线形化记忆体318。
该线形化记忆体318以所施加的延迟设定资料为基准来控制可变延迟电路320中的延迟量。可变延迟电路320使该逻辑积电路316所输出的信号被延迟且输出至外部以作为时序信号。
该线形化记忆体318.储存着微小可变延迟电路320中的延迟设定资料线形化所对应的控制资料。
请参阅图12是先前的可变延迟电路320的构成图。可变延迟电路320具有多个缓冲器324，多工器322以及微小延迟部330。多个缓冲器324以直列方式连接且使逻辑积电路316所输出的信号顺次地被延迟。多工器322以线形化记忆体318所施加的控制资料为基准来选取任意一个缓冲器324所输出的信号，且将该信号输出至微小延迟部330。因此可产生该缓冲器324中的延迟量的整数倍的延迟。
微小延迟部330中的延迟步骤所具有的延迟较缓冲器324中的延迟还小。最大延迟所产生的延迟大约等于一段缓冲器324的延迟。此时，微小延迟部330的最大延迟量对缓冲器324的一段延迟而言理想情况下是设计成较冗长，以便能吸收制造上的偏差等等。微小延迟部330例如可由缓冲器326和可变电容328所构成，通过对应于控制资料来改变该可变电容中的容量，则可生成所期望的微小延迟。
先前的微小延迟部330中的延迟时间是由缓冲器326对可变电容328进行充放电时的电流以及可变电容328的容量来决定。因此，会由于过程偏差，电压或温度的变动而使充放电电流和容量改变。于是，微小延迟部330中的延迟量会有误差的情况发生。
请参阅图13是线形化记忆体318中所显示的对该微小延迟部330中所施加的控制资料在微小延迟部330中所造成的延迟量。由于上述的原因，微小延迟部330中所造成的延迟量对典型值而言会变动0.6～1.5倍的程度。此时，延迟量的变动的最大值和最小值的比成为2～3倍的程度，延迟量的变动不能忽视。
对上述的延迟量的变动而言，过程或电压、温度等的值每个都须对微小延迟部330中所造成的延迟量作实测，使线形化记忆体318中所施加的延迟设定资料和实际的量成为相等，以便可使延迟设定资料和控制资料互相对应而储存在线形化记忆体318中。然而，如上所述，由于延迟量的变动的最大值和最小值的比是2～3倍的程度，该线形化记忆体318中所储存的控制资料的位元数在与该延迟设定资料相比时会增大数个位元。因此，线形化记忆体318有必要多储存电压或温度的变动被补偿时所需的部份的资料。
例如，若基准时脉的周期是4nS，微小延迟部330的延迟分解能是
Figure C20048003767700081
则线形化记忆体318的位址对应于12位元(4096字(word))，控制资料为了补正该变动而须增大位元数，因此需要15位元。总之，线形化记忆体318成为一种需要4096w×15bit大小的记忆体，这样会占据时序产生器300的电路规模的大部份。
发明内容
因此，本发明的目的是提供一种延迟电路和测试装置以解决上述问题。该目的以申请专利范围独立项中所述特征的组合来达成。又，各附属项中规定本发明的更有利的具体例子。
为了解决上述问题，在本发明的第1形式中提供一种延迟电路，其对应于所期望的延迟时间设定而使输入信号延迟且输出，该延迟电路具备：延迟元件，其使输入信号延迟一段以所施加的供给电流为基准的延迟时间且输出该已延迟的输入信号；电流供给部，其产生一种供给电流；电压产生部，其产生一种对应于该延迟时间设定的基本电压；以及控制部，其对应于电流供给部中应产生该供给电流的电流供给部的特性而使基本电压变换成控制电压，以供给至电流供给部。
电流供给部具有所定的导电特性且具有第1MOS电晶体，其供给汲极电流至延迟元件以作为该供给电流。控制部产生第1MOS电晶体在饱和区域动作时的第1控制电压，该电压亦可供给至第1MOS电晶体的闸极端。
控制部具有第3MOS电晶体，其以该基本电压为基准来控制该控制部所产生的控制电流的大小。该控制部亦可以该控制电流为基准来产生第1控制电压。
延迟元件是一种反向器，其对应于输入信号通过对输出电容进行充放电而使输入信号延迟且输出。第1MOS电晶体使该反向器的输出电容充电用的充电电流供给至反向器。电流供给部更具有第2MOS电晶体，其使反向器的输出电容放电用的放电电流供给至该反向器。控制部以该控制电流为基准而产生第2MOS电晶体在饱和区域动作时的第2控制电压，该电压亦可供给至第2MOS电晶体的闸极端。
第1MOS电晶体是p通道MOS电晶体，第2MOS电晶体是n通道MOS电晶体。第1MOS电晶体和第2MOS电晶体在施加同一闸极电压和汲极电压时汲极电流亦可成为大约相同。
电压产生部亦可具有：基本电流源，其产生预定的基本电流；以及电流电压变换部，其以延迟时间设定为基准来使基本电流放大，以该已放大的基本电流为基准而产生基本电压。
电流电压变换部亦可具有：多个延迟量变换电流产生电路，其以各别不同的倍率来放大该基本电流；选择部，其以所期望的延迟时间设定为基准，由多个延迟量变换电流产生电路来选择1个或多个延迟量变换电流产生电路；以及变换器，以选择部所选择的延迟量变换电流产生电路所放大的电流的和为基准来产生基本电压。
电流电压变换部更具有偏移(offset)电流产生电路，其产生第1MOS电晶体在饱和区域中动作时应有的预定的偏移电流。变换器更能以该偏移电流为基准而产生基本电压。
延迟量变换电流产生电路具有：延迟量变换电流路，其与变换器在电性上相连接；以及虚拟(dummy)电流路，其与该延迟量变换电流路并列地设置着且在电性上未与变换器相连接。该选择部使已选取的延迟量变换电流产生电路所放大的电流流过该延迟量变换电流路而供给至变换器，未选取的延迟量变换电流产生电路所放大的电流亦可流过该虚拟电流路。
第3MOS电晶体的汲极端被供应以该控制电流，闸极端则被供应以控制该控制电流用的基本电压。控制部亦可以由该控制电流所生成的位于第3MOS电晶体的汲极端和源极端之间的电位差为基准来产生第1控制电压。
第3MOS电晶体的闸极端和第1MOS电晶体的闸极端在电性上亦可相连接。
控制部更可具有第4MOS电晶体，其将该控制电流供给至源极端。控制部亦可以由该控制电流所生成的位于第4MOS电晶体的汲极端和源极端之间的电位差为基准来产生第2控制电压。
第4MOS电晶体的闸极端，第4MOS电晶体的汲极端和第2MOS电晶体的闸极端在电性上亦可相连接。
第4MOS电晶体是p通道MOS电晶体，第3MOS电晶体可为n通道MOS电晶体。
偏移电流产生电路在延迟时间设定的范围中使第3MOS电晶体和第4MOS电晶体在线性区域中动作，且亦可产生使第1MOS电晶体和第2MOS电晶体应在饱和区域中动作时所需大小的偏移电流。
第3MOS电晶体的汲极端被供应以该控制电流，闸极端则被供应以控制该控制电流用的基本电压。控制部亦可以由该控制电流所生成的位于第3MOS电晶体的汲极端和源极端之间的电位差为基准来产生第2控制电压。
第2MOS电晶体和第3MOS电晶体连接成电流镜，流过第3MOS电晶体中的控制电流所对应的大小的供给电流亦可流过第2MOS电晶体。
控制部更可具有第4MOS电晶体，其将该控制电流供给至源极端。控制部亦可以由该控制电流所生成的位于第4MOS电晶体的汲极端和源极端之间的电位差为基准来产生第1控制电压。
第1MOS电晶体和第4MOS电晶体连接成电流镜，流过第4MOS电晶体中的控制电流所对应的大小的供给电流亦可流过第1MOS电晶体。
第4MOS电晶体是p通道MOS电晶体，第3MOS电晶体可为n通道MOS电晶体。
偏移电流产生电路在延迟时间设定的范围中亦可产生第1MOS电晶体，第2MOS电晶体，第3MOS电晶体和第4MOS电晶体在饱和区域中动作时应有的大小的偏移电流。
基本电流源对应于延迟时间设定的分解能以产生不同大小的多种基本电流。电流电压变换部对应于延迟时间设定以使基本电流放大，亦能以已放大的多种基本电流的和为基准来产生基本电压。
基本电流源具有：第1基准电流源，其产生预定大小的第1基准电流；第2基准电流源，其产生基准电流的整数分之1倍大小的第2基准电流；以及多个基本电流变换部，其以第1基准电流和第2基准电流为基准，以各别产生不同大小的基本电流。基本电流变换部亦可包含：第1放大部，其使第1基准电流放大成整数倍的大小；第2放大部，其使第2基准电流放大成整数倍的大小；以及基准电流合成部，其产生第1放大部已放大的第1基准电流和第2放大部已放大的第2基准电流的和以作为基本电流。
基本电流源亦可具有：电流源，其产生预定大小的第1基本电流；以及电流分流部，其使第1基本电流分流至并列设置的多个电晶体中，以产生第1基本电流的整数分之1倍大小的第2基本电流。
电流电压变换部以延迟时间设定为基准使多种基本电流中最小的基本电流被放大。偏移电流产生电路亦可分别使多种基本电流被放大以产生该偏移电流。
偏移电流产生电路至少包含多种基本电流中最大的基本电流，使一种或多种基本电流放大以产生该偏移电流。电流电压变换部至少包含多种基本电流中最小的基本电流，其亦可以延迟时间设定为基准使一种或多种基本电流被放大。
在本发明的第2形式中提供一种电子装置测试用的测试装置，其具有：图样产生器，其产生电子装置测试用的测试图样；波形整形器，其对该测试图样进行整形以供给至电子装置；以及时序产生器，其对该波形整形器供给测试图样至电子装置时的时序进行控制。时序产生器具有：延迟元件，其使基准时脉延迟一段以所施加的供给电流为基准的延迟时间且输出至波形整形器，以控制该测试图样供给时的时序；电流供给部，其产生该供给电流；电压产生部，其产生一种对应于该延迟时间设定的基本电压；以及控制部，其对应于电流供给部中应产生该供给电流的电流供给部的特性而使基本电压变换成控制电压，以供给至电流供给部。
又，上述的发明的概要未列举本发明的必要的特征的全部，这些特征群的下位组合(sub-combination)亦为本发明的范围。
依据本发明，可提供一种电路规模小-且精确度良好地使信号被延迟的延迟电路。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是绘示本发明的实施形式中相关的测试装置100的构成的一例。
图2是具有时序产生器16的微小可变延迟电路20的构成的一例。
图3是显示一缓冲器176中的电源电流与延迟量的关系。
图4是功能上作为时序产生器16用的延迟电路的构成的一例。
图5是延迟部26的构成的另一例。
图6是图4所示的延迟部26及图5所示的延迟部26的特性的一例。图6(a)是图4所示的延迟部26的特性，图6(b)是图5所示的延迟部26的特性。
图7是基本电流源22的构成的另一例。
图8是基本电流源22的构成的又另一例。
图9是电流电压变换部24的构成的另一例。
图10是电流电压变换部24的构成的又另一例。
图11是具备先前的测试装置的时序产生器300的构成的一例。
图12是先前的可变延迟电路300的构成。
图13是线形化记忆体318中所显示的对该微小延迟部330中所施加的控制资料在微小延迟部330中所造成的延迟量。
10：图样产生器                12：波形整形器
14：判定部                    16：时序产生器
20：微小可变延迟电路          22：基本电流源
23：电压产生部                24：电流电压变换部
26：延迟部                    34：偏移电流产生电路
40：延迟量变换电流产生电路    48：反向器电路
49：电压变换电路              50：虚拟电晶体
52：变换电晶体                54：p-MOS电晶体(第4MOS电晶体)
56：p-MOS电晶体(第1MOS电晶体)
64：n-MOS电晶体(第3MOS电晶体)
66：n-MOS电晶体(第2MOS电晶体)
68：延迟元件                  71：基准电流源
72：基本电流变换部            80：放大部
96：第1电流分流部             98：电流镜电路
100：测试装置                 102：第2电流分流部
132：偏移电流产生电路         134：放大部
154：粗偏移电流产生电路       156：精偏移电流产生电路
158：粗放大部            160：精放大部
200：电子装置            300：时序产生器
310：计数器              312：时序记忆体
314：互斥的逻辑和电路    316：逻辑积电路
318：线形化记忆体        320：可变延迟电路
322：多工器              324，326：缓冲器
328：可变电容            330：先前的微小延迟部
具体实施方式
以下将依据本发明的实施形式来说明本发明，但以下的实施形式不是用来限定各申请专利范围中所述的本发明。又，实施形式中所说明的特征的组合的全部不限于本发明的解决手段所必须者。
请参阅图1是绘示本发明的实施形式中相关的测试装置100的构成的一例。该测试装置100例如可测试半导体元件等的电子装置200。在本例中，该测试装置100具备图样产生器10，波形整形器12，时序产生器16以及判定部14。
图样产生器10产生该电子装置200试验用的测试图样，且供给至波形整形器12中。波形整形器12使已接收的测试图样被整形后的测试信号对应于由时序产生器16所施加的时序而供给至电子装置200中。
时序产生器16例如以延迟电路使所施加的基准时脉只延迟所期望的延迟量以供给至波形整形器12，以控制波形整形器12中测试信号供给时的时序。该波形整形器16可具有与图11中互相关连而加以说明的时序产生器300大约相同的功能和构成。相对于时序产生器300的构成而言，本例的时序产生器16具有图2中后述的微小可变延迟电路20以取代微小延迟部330。
又，判定部14通过电子装置对应于测试信号所输出的输出信号与由图样产生器10所施加的期待值信号的比较来判定电子装置200的良否。
请参阅图2是具有时序产生器16的微小可变延迟电路20的构成的一例。微小可变延迟电路20具有：第1暂存器162，第2暂存器164，第1DAC168，第2DAC166，加算部170，偏压电路172，缓冲器176以及电流源174，178。本例中的微小可变延迟电路20产生一种与由时序记忆体312所施加的延迟设定资料成比例的电流，通过对应于该电流来抑制缓冲器176的电源电流，以控制该延迟量。缓冲器176使逻辑积电路316所输出的信号被延迟且输出，又，电流源174，178规定了该缓冲器176的电源电流。
请参阅图13所示，本例中的微小可变延迟电路20在延迟量的变动成为最大(slow)时的电压、温度的条件下由各构成元件所形成，使由时序记忆体312所施加的延迟设定资料与实际的延迟量成为相等。因此，第1暂存器162和第2暂存器164在延迟量的变动成为最大(slow)时的电压、温度的条件下储存着已设定的控制资料，使由时序记忆体312所施加的延迟设定资料与实际的延迟量成为相等。
第1DAC168接收由时序记忆体312而来的延迟设定资料，以产生一种与该延迟设定资料成比例的电流。又，第2暂存器164将第1DAC168所输出的电流作补正时所需的补正值储存起来。例如，储存着已预先测定的程序(process)偏差，电压，温度等的变动所造成的延迟量的变动率。第1DAC168以该变动率为基准来控制该延迟设定资料和该输出电流之比。通过此种控制，则可产生该延迟量的变动被补正后的电流。
偏压电路172通过加算部以接收由第1DAC168所输出的电流，以该输出电流为基准来控制电流源174，178供给至缓冲器176中的电源电流。通过此种控制，则可控制该缓冲器176中的延迟量使其成为大约与延迟设定资料相等的所期望的延迟量。
又，缓冲器176例如由CMOS电路所形成，所施加的电源电流与延迟量的关系是由双曲线来表示。第2DAC166应使缓冲器176可在电源电流与延迟量的关系成近似直线的区域中动作，以产生一种偏移电流。加算部170使该偏移电流加算至第1DAC168的输出电流以输出至偏压电路172。
请参阅图3是显示一缓冲器176中的电源电流与延迟量的关系。图3中的横轴显示缓冲器176中所施加的电源电流，纵轴显示延迟量。如前所述，第2DAC166产生一种偏移电流，其使缓冲器176的动作区域在图3所示的A-B间的直线近似区域中偏移。例如，第2DAC166产生点A所对应的偏移电流。又，第1暂存器162预先储存着该偏移电流产生用的设定值。该设定值通过缓冲器176的特性等来预先设定。
因此，依据本例中的微小可变延迟电路20，只需要该补正用的第1暂存器162和第2暂存器164。电路的构成不需记忆量大的线形化记忆体318，因此可补偿延迟量的变动。
请参阅图4是微小可变延迟电路20的详细的构成的一例。微小可变延迟电路20具有：电压产生部23，其产生一种对应于延迟时间设定的基本电压；以及延迟部26。电压产生部23具有基本电流源22和电流电压变换部24。又，图4所示的S0～S 5对应于图2中所说明的显示该”延迟时间设定”所用的延迟设定资料。偏移电流产生电路34对应于图2中所说明的第2DAC166。延迟量变换电流产生电路40对应于图2中所说明的第1DAC168。电压变换电路49和延迟部26对应于图2中的加算部170，偏压电路172以及电流源174，178。
基本电流源22产生一预定的直流基本电流。而且，电流电压变换部24以该基本电流源22所生成的基本电流为基准以产生基本电压而供给至延迟部26。此时，电流电压变换部24施加时序产生器16中所期望的延迟时间设定以产生一种对应于该延迟时间设定的位准的基本电压。本例中，电流电压变换部24产生基本电流的k～k+63倍的任意的整数倍的大小的电流，将所产生的电流变换成电压以产生基本电压。如图4所示，电流电压变换部24接受S0～S5为止的6位元的2进数所表示的0～63为止的倍率以作为延迟时间设定。
延迟部26使输入信号只延迟该已施加的基本电压所对应的延迟量且将该输入信号输出。其次，就基本电流源22，电流电压变换部24以及延迟部26的详细的构成和动作来说明。
基本电流源22具有p-MOS电晶体28和n-MOS电晶体32。此处，p-MOS电晶体是p通道型MOS电晶体，n-MOS电晶体是n通道型MOS电晶体。
p-MOS电晶体28的源极端施加一预定的源极电压VD，闸极端和汲极端相连接。又，n-MOS电晶体32的闸极端施加一预定的闸极电压VG，汲极端连接至p-MOS电晶体28的汲极端，源极端施加一预定的源极电压VS。通过此种构成，基本电流源22可产生一预定的基本电流，使p-MOS电晶体28的汲极电压和闸极电压输出至电流电压变换部24以作为预定的电压。
电流电压变换部24具有：偏移电流产生电路34，多个延迟量变换电流产生电路(40-0～40-5，以下总称为40)以及电压变换电路49，且该电流电压变换部24由基本电流产生一种对应于延迟时间设定的基本电压。
又，在本例中，电流电压变换部24虽然具有6个延迟量变换电流产生电路40，但延迟量变换电流产生电路40的个数不限于6个。电流电压变换部24具有一种数目对应于必要的延迟时间设定范围及延迟时间设定分解能的延迟量变换电流产生电路40。
偏移电流产生电路34及多个延迟量变换电流产生电路40对该源极电压VD所施加的端点而言分别以并列方式而设置着。偏移电流产生电路34产生基本电流的k倍大的偏移电流。在本例中，偏移电流产生电路34具有k个并列而设的p-MOS电晶体36以及k个并列而设的p-MOS电晶体38。各别的p-MOS电晶体36的源极端施加源极电压VD，汲极端是与p-MOS电晶体38的源极端相连接。本说明书中的p-MOS电晶体分别具有大约相同的特性，且p-MOS电晶体分别具有大约相同的导电特性。又，p-MOS电晶体36的闸极端连接至p-MOS电晶体28的闸极端。通过此种构成，该偏移电流产生电路34中流过该基本电流的k倍大的偏移电流。
各别的延迟量变换电流产生电路40-x分别以不同的倍率来放大该基本电流。本例中各别的延迟量变换电流产生电路40-x分别产生基本电流的2x倍大的电流。又，各别的延迟量变换电流产生电路40-x中分别施加该延迟时间设定的Sx的位元。各别的延迟量变换电流产生电路40-x具有虚拟电流路和延迟量变换电流路。所施加的位元是0时，则所产生的电流流过该虚拟电流路，所施加的位元是1时，则所产生的电流流过该延迟量变换电流路。
本例中各别的延迟量变换电流产生电路40-x具有：2x个并列而设的p-MOS电晶体42-x，2x个并列而设的在功能上作为该虚拟电流路用的p-MOS电晶体44-x，2x个并列而设的在功能上作为该延迟量变换电流路用的p-MOS电晶体46-x以及反向器电路48-x。
p-MOS电晶体42-x与p-MOS电晶体36一样，源极端施加源极电压VD，闸极端连接至p-MOS电晶体28的闸极端。总之，2x个并列而设的p-MOS电晶体42-x中所流过的电流的总和成为基本电流的2x倍。
p-MOS电晶体44-x及p-MOS电晶体46-x对p-MOS电晶体42-x而言是以直列方式而设置着，延迟时间设定的Sx的位元输入至p-MOS电晶体44-x的闸极端，延迟时间设定的Sx的反转位元经由反向器电路48-x而输入至p-MOS电晶体46-x的闸极端。总之，p-MOS电晶体42-x中所流过的电流对应于延迟时间设定的Sx而流过p-MOS电晶体44-x或p-MOS电晶体46-x中的任一个电晶体。
因此，多个反向器电路48以所期望的延迟时间设定为基准而由多个延迟量变换电流产生电路40中已分别放大的多种电流选取一种或多种电流，已选取的电流流过延迟量变换电流路，未选取的电流流过虚拟电流路，该多个反向器电路48在功能上作为选择部。
电压变换电路49以各别的延迟量变换电流产生电路40流过该延迟量变换电流路的电流的总和为基准以产生基本电压。电压变换电路49具有虚拟电晶体50和变换电晶体52。虚拟电晶体50的汲极端被供应以各别的延迟量变换电流产生电路40的已流过该虚拟电流路的电流的总和。该变换电晶体52被供应以各别的延迟量变换电流产生电路40的已流过该延迟量变换电流路的电流的总和。又，该变换电晶体52的源极端被施加一预定的源极电压VS，汲极端与闸极端相连接，以选择部所选取的延迟量变换电流产生电路40所放大的电流的和为基准来产生该基本电压，该变换电晶体52在功能上是一种变换器。
通过以上的构成，该变换电晶体52的闸极电压成为一种对应于延迟时间设定的电压。电压变换电路49使变换电晶体52的闸极电压供给至延迟部26以作为基本电压。依据本例中的电流电压变换部24，可产生所期望的延迟时间设定所对应的基本电压。又，多个延迟量变换电流产生电路40中的消耗电流不管该延迟时间设定成多少都成为一定。又，偏移电流产生电路34中所流过的偏移电流对应于延迟部26的特性而为一种预定的一定值。因此，即使在实际动作中在延迟时间设定已改变时，电流电压变换部24中的消耗电流的总和仍可保持一定，发热量等亦可保持一定。因此，通过延迟时间设定使各别的电晶体的特性不变动，则能精确度优良地产生一与该延迟时间设定相对应的基本电压。
延迟部26具有：延迟元件68；供给电流至该延迟元件68中所用的电流供给部；以及控制该电流供给部所用的控制部。在本例中，控制部是由p-MOS电晶体54(第4MOS电晶体)，n-MOS电晶体58以及n-MOS电晶体64(第3MOS电晶体)所构成。电流供给部是由p-MOS电晶体56(第1MOS电晶体)以及n-MOS电晶体66(第2MOS电晶体)所构成。
本例中该延迟元件68是一种由p-MOS电晶体60和n-MOS电晶体62所构成的反向器，对应于输入信号通过输出电容的充放电，则可使输入信号延迟且被输出。又，延迟元件68中的延迟时间由于是与输出电容的充放电时间有关，其因此是一种以电流供给部所施加的供给电流为基准的延迟时间，输入信号会被延迟且输出。在本例中，p-MOS电晶体56供给该延迟元件68的输出电容充电用的充电电流，n-MOS电晶体66供给该延迟元件68的输出电容放电用的放电电流。
在本例中，基准时脉施加至延迟元件68中以作为输入信号。又，延迟元件68是与反向器并列而设在反向器与输出端之间，该延迟元件68另亦可具有电容量可变的电容器。此时，理想情况下是以所期望的延迟时间设定的可变范围为基准来控制该电容器的容量。
控制部中流过一种与所施加的基本电压相对应的控制电流。又，电流供给部的各别的电晶体是与控制部的电晶体连接成电流镜，以产生一种与控制电流大约相同的供给电流。因此，电流电压变换部24中通过产生一种对应于所期望的延迟时间设定的基本电压，则可容易地控制该延迟元件68中的延迟量。
控制部对应于电流供给部中应产生该供给电流的电流供给部的特性而使由电流电压变换部24所施加的基本电压变换成控制电压，以供给至电流供给部。控制部的各别的电晶体中流过一种与所施加的基本电压相对应的控制电流，以产生一种以该控制电流为基准的控制电压。此时，控制部产生p-MOS电晶体56在饱和区域动作时的第1控制电压，该第1控制电压在理想情况下是供给至p-MOS电晶体56的闸极端。又，控制部产生n-MOS电晶体66在饱和区域动作时的第2控制电压，该第2控制电压在理想情况下是供给至n-MOS电晶体66的闸极端。
p-MOS电晶体54的源极端施加一预定的源极电压VD，闸极端和汲极端在电性上相连接。总之，p-MOS电晶体54的功能是在汲极端和源极端之间作为一种对应于控制电流的电位差而产生的电阻。p-MOS电晶体54以该电位差为基准来产生p-MOS电晶体56所产生的供给电流受控制时所用的第1控制电压。又，p-MOS电晶体54的汲极端经由n-MOS电晶体58而与n-MOS电晶体64的汲极端在电性上相连接。
n-MOS电晶体64的源极端施加一预定的源极电压VS。又，该变换电晶体52的闸极端和汲极端在电性上相连接。由该变换电晶体52施加基本电压至n-MOS电晶体64的闸极端，以便对应于该基本电压来限制该控制电流的大小。总之，n-MOS电晶体64与该变换电晶体52一样其功能是在汲极端和源极端之间作为一种对应于控制电流的电位差而产生的电阻。该变换电晶体52以该电位差为基准来产生n-MOS电晶体66所产生的供给电流受控制时所用的第2控制电压。
p-MOS电晶体54和p-MOS电晶体56以及n-MOS电晶体64和n-MOS电晶体66如图所示分别连接成电流镜，以分别产生大约相同的汲极电流。又，在延迟部26中施加一种与各别的n-MOS电晶体及p-MOS电晶体相同的闸极电压及汲极电压时，则理想情况下具有使汲极电流成为大约相同的特性。例如，各别的电晶体在该条件下可具有使该汲极电流成为大约相同的闸极宽度和闸极长度。又，亦可使用并列而设的p-MOS电晶体群以作为1个p-MOS电晶体。
又，在另一例子中，例如，n-MOS电晶体64是n个并列而设的n-MOS电晶体群，n-MOS电晶体66亦可以是m个并列而设的n-MOS电晶体群。因此，通过连接成电流镜的各别的MOS电晶体的并列数的调整，则可使控制电流和供给电流的比成为n∶m，以产生所期望的供给电流。
又，电流电压变换部24的偏移电流产生电路34在延迟时间设定的范围中理想情况下是产生p-MOS电晶体(54，56)及n-MOS电晶体(64，66)在饱和区域动作时所需大小的上述偏移电流。此处，所谓饱和区域是指：例如MOS电晶体的汲极端-源极端间的电位差在较由闸极端-源极端间的电位差减去由MOS电晶体的特性所决定的门限(threshold)电压后的电压还大的状态时进行动作的区域。由于电流供给部的各别的电晶体可在饱和区域中动作，则对延迟时间设定的变动而言该供给电流的大小是直线地变动。因此，可精确度良好地控制该延迟元件68中的延迟量。各别的电晶体在饱和区域中动作用的偏移电流值通过预先测定而可容易地决定。
请参阅图5是延迟部26的构成的另一例。本例中的延迟部26在与图4中已说明的延迟部26的构成相比较时，p-MOS电晶体54，n-MOS电晶体64，p-MOS电晶体56以及n-MOS电晶体66的各别的闸极的连接是不同的。其它的构成由于与图4中已说明的延迟部26的构成相同，此处省略其说明。
在本例中，n-MOS电晶体64的闸极端和p-MOS电晶体56的闸极端在电性上相连接。即，n-MOS电晶体64以该控制电流所产生的位于汲极端和源极端之间的电位差为基准而产生p-MOS电晶体56控制用的第1控制电压。
又，p-MOS电晶体54的闸极端和汲极端以及n-MOS电晶体66的闸极端在电性上相连接。即，p-MOS电晶体54以汲极端和源极端之间的电位差为基准来产生n-MOS电晶体66控制用的第2控制电压。
在图4中，虽然控制部中流过的控制电流和电流供给部所产生的供给电流大约相同，但本例中电流供给部可产生一种与该控制电流不同的供给电流。又，本例中，偏移电流产生电路34在延迟时间设定的范围中会产生一种使n-MOS电晶体64和p-MOS电晶体54在线性区域中动作，且使p-MOS电晶体56和n-MOS电晶体66在饱和区域中动作时所需大小的偏移电流。此处所谓线性区域是指：例如MOS电晶体的汲极端-源极端间的电位差在较由闸极端-源极端间的电位差减去由MOS电晶体的特性所决定的门限(threshold)电压后的电压还小的状态时进行动作的区域。
依据本例，由于电流供给部的各别的电晶体可在饱和区域中动作，则对延迟时间设定的变动而言该供给电流的大小是直线地变动。因此，可精确度良好地控制该延迟元件68中的延迟量。又，由于控制部的各别的电晶体可在线性区域中动作，则控制部中的消耗电流量可减低。
请参阅图6是图4所示的延迟部26及图5所示的延迟部26的特性的一例。图6(a)是图4所示的延迟部26的特性，图6(b)是图5所示的延迟部26的特性。如前所述，延迟部26的功能是作为电流源而使p-MOS电晶体56和n-MOS电晶体66在饱和区域中动作。
在图4所示的延迟部26中，p-MOS电晶体54和p-MOS电晶体56连接成电流镜。又，该变换电晶体52，n-MOS电晶体64以及n-MOS电晶体66亦连接成电流镜。因此，这些电晶体全部是在饱和区域中动作。
为了使该变换电晶体52在饱和区域中动作，则需使该变换电晶体52中流过一种使成为饱和时所需的电流，所消耗的电力因此较大。然而，连接成电流镜后的电晶体在饱和区域动作时，如图6(a)所示，n-MOS电晶体64中电流Ids或电压Vds即使在发生ΔI，ΔV的变动或发生偏差时，该n-MOS电晶体66中的线性仍可保持着。
对此而言，图5中所示的延迟部26中，p-MOS电晶体54以及p-MOS电晶体56，n-MOS电晶体66以及n-MOS电晶体64由于分别对p-通道和n-通道的闸极电位作切换，则该变换电晶体52，n-MOS电晶体64以及p-MOS电晶体54分别在不饱和区域中动作。
由于该变换电晶体52在不饱和区域中动作，则该变换电晶体52中的消耗电力可减少。然而，此时如图6(b)所示，p-MOS电晶体54中电流Ids或电压Vds在发生ΔI，ΔV的变动或发生偏差时，该n-MOS电晶体66中的线性不能保持着。
因此，各别的延迟部26具有不同的消耗电力和线性特性。于是可对应于该微小可变延迟电路20的目的而使用适当的延迟部26。
请参阅图7是基本电流源22的构成的另一例。本例中的基本电流源22对应于延迟时间设定的分解能而产生不同大小的多个基本电流。使用本例中的基本电流源22时，电流电压变换部24理想情况下是具有图9或图10中后述的构成。图4中已说明的基本电流源22和电流电压变换部24以一个基本电流为基准以产生基本电压。因此，基本电压的分解能通过预定的基本电流的大小来决定。对此而言，本例中的基本电流22可产生大小可任意调整的多种基本电流。此时，电流电压变换部24由于可将大小不同的多种基本电流作为分解能以产生基本电压，则可在更广的范围中以细的分解能来控制该延迟部26中的延迟量。
本例中的基本电流22具有大小可任意调整的电流源70以及多个基本电流变换部(72-1～72-3，以下总称为72)。电流源70具有多个基准电流源，其可分别产生不同大小的基准电流。本例中，电流源70具有第1基准电流源71-1，第2基准电流源71-2以及第3基准电流源71-3。第1基准电流源71-1具有a个并列而设的p-MOS电晶体74-1和a个并列而设的n-MOS电晶体78-1。又，第2基准电流源71-2具有a个并列而设的p-MOS电晶体74-2和b个并列而设的n-MOS电晶体78-2。又，第3基准电流源71-3具有a个并列而设的p-MOS电晶体74-3和c个并列而设的n-MOS电晶体78-3(但a，b，c是满足a＜b＜c的整数)。
各别的p-MOS电晶体74连接成电流镜，各别的基准电流源中流过大约相同的电流a×I0。第1基准电流源71-1使第1基准电流a×I0流过并列而设的a个n-MOS电晶体78-1的各个电晶体以产生第1基准电流I0。
又，第2基准电流源71-2使电流a×I0流过并列而设的b个n-MOS电晶体78-2的各个电晶体，以产生第1基准电流的b分之a倍的第2基准电流。即，一个n-MOS电晶体78-2中所流过的电流a×I0/b成为第2基准电流。
又，第3基准电流源71-3使电流a×I0流过并列而设的c个n-MOS电晶体78-3的各个电晶体，以产生第1基准电流的c分之a倍的第3基准电流。即，一个n-MOS电晶体78-3中所流过的电流a×I0/c成为第3基准电流。
而且，多个基本电流变换部72以第1基准电流，第2基准电流以及第3基准电流为基准以各别产生大小不同的基本电流。各别的基本电流变换部72具有对应于多个基准电流源的多个放大部以及p-MOS电晶体。本例中，基本电流变换部72具有第1放大部80-1，第2放大部80-2以及第3放大部80-3。
第1放大部80-1具有多个n-MOS电晶体(92-1～92-m，以下总称为92)以及多个开关(90-1～90-m，以下总称为90)。n-MOS电晶体92分别与n-MOS电晶体78-1连接成电流镜。又，开关90是与各别的n-MOS电晶体92相对应而设计，以决定相对应的n-MOS电晶体92中流过的电流是否进行切换。通过控制多个开关90以及控制一种与第1基准电流同一大小的电流所流过的n-MOS电晶体92的个数，则可产生一种使第1基准电流放大至任意整数倍的电流。
又，第2放大部80-2和第3放大部80-3具有一种与第1放大部80-1同样的构成，以分别产生一种使第2基准电流和第3基准电流放大至任意整数倍的电流。
而且，p-MOS电晶体81产生第1放大部80-1，第2放大部80-2以及第3放大部80-3所分别产生的电流之和以作为基本电流，且输出该基本电流所对应的电压。通过此种构成，则基本电流变换部72可产生任意大小的基本电流。又，多个基本电流变换部72通过分别独立地动作，使基本电流源22可容易地产生多个基本电流，其分别具有任意的大小。通过基本电流源22所产生的基本电流的大小，则可决定该延迟部26中的延迟量的分解能，但依据本例中的基本电流源22，则可产生必要的延迟量的分解能所适合的基本电流。又，由于产生大小不同的多个基本电流，则在广范围中即使需要细的分解能时亦可在延迟时间设定上形成对应。
请参阅图8是基本电流源22的构成的又另一例。即使在本例中的基本电流源22，亦可与图7中的基本电流源22一样对应于延迟时间设定的分解能，以产生大小不同的多个前述的基本电流。又，即使在使用本例中的基本电流源22时，电流电压变换部24理想情况下是具有图9或图10中后述的构成。
本例中的基本电流源22具有电流源94，多个电流分流部(96，102)，电流镜电路98。电流源94具有p-MOS电晶体104和n-MOS电晶体108。p-MOS电晶体104和n-MOS电晶体108以直列方式设在预定的汲极电位VD和预定的源极电位VS之间，以产生预定大小的第1基本电流。
第1电流分流部96使第1基本电流分流过并列而设的多个电晶体，以产生第1基本电流的整数分之1倍大的第2基本电流。在本例中，第1电流分流部96具有p-MOS电晶体110，多个n-MOS电晶体112以及多个n-MOS电晶体114。
p-MOS电晶体110是与p-MOS电晶体104连接成电流镜且流有第1基本电流。而且，多个n-MOS电晶体114对p-MOS电晶体110而言是以直列方式连接着且这些电晶体114分别并列而设置着以分流着第1基本电流。又，多个n-MOS电晶体112是与多个n-MOS电晶体114相对应而设置着，以切换相对应的n-MOS电晶体114中是否分流过第1基本电流。然而，本例中n-MOS电晶体112经常使相对应的n-MOS电晶体114中有分流流过以产生第2基本电流。与图7中所说明的放大部80一样，通过使第1基本电流被分流时用的n-MOS电晶体114的个数的控制，则可控制n-MOS电晶体114中所流过的第2基本电流使成为第1基本电流的l/w(但w是任意的整数)倍的大小。
电流镜电路98是与n-MOS电晶体114连接成电流镜且具有：n-MOS电晶体124，其中流过第2基本电流；以及p-MOS电晶体118，其以直列方式而与n-MOS电晶体124相连接且流过第2基本电流。而且，p-MOS电晶体118是与图9和图10中后述的电流电压变换部24的p-MOS电晶体连接成电流镜。
如图9和图10所示，基本电流源22和电流电压变换部24通过p-MOS电晶体同时连接成电流镜以使基本电流流过。通过使用本例中的电流镜电路98，即使就像第1电流分流部96那样使用n-MOS电晶体以产生基本电流时，电流电压变换部24中的p-MOS电晶体中亦可容易地流过基本电流。
又，第2电流分流部102就像第1电流分流部96一样使第2基本电流分流过并列而设的多个电晶体，以产生第2基本电流的整数分之1倍大的第3基本电流。在本例中，第2电流分流部102具有：n-MOS电晶体130，多个p-MOS电晶体128以及多个p-MOS电晶体126。
n-MOS电晶体130是与n-MOS电晶体114连接成电流镜且流有第2基本电流。而且，多个p-MOS电晶体126是与多个n-MOS电晶体114一样分流着第2基本电流。多个p-MOS电晶体128使”第2基本电流是否分流”可切换至相对应的p-MOS电晶体126中。依据本例中的基本电流源22，能以小的电路规模产生大小不同的多种基本电流。
请参阅图9是电流电压变换部24的构成的另一例。本例中的电流电压变换部24接收大小不同的多个基本电流，对应于延迟时间设定使各别的基本电流被放大，以放大后的多个基本电流的和为基准以产生一种施加至该延迟部26中的基本电流。
本例中的电流电压变换部24具有多个偏移电流产生电路(132-1～132-3，以下总称为132)，放大部134，虚拟电晶体50以及变换电晶体52。该虚拟电晶体50和变换电晶体52的功能是与图4中已说明的虚拟电晶体50和变换电晶体52的功能相同。
各别的偏移电流产生电路132由图7或图8中已说明的基本电流源22接收不同大小的基本电流，已接收的基本电流分别被放大，已放大的偏移电流的和供给至该变换电晶体52。例如，多个偏移电流产生电路132可对应于图7中已说明的多个基本电流变换部72而设置，或亦可分别对应于图8中已说明的电流源94，第2电流分流部102以及电流镜电路98而设置。在本例中，偏移电流产生电路(132-1～132-3)是以对应于基本电流变换部(72-1～72-3)而设的情况来说明。
各别的偏移电流产生电路132具有多个p-MOS电晶体(136-1～136-m，以下总称为136)以及多个p-MOS电晶体(138-1～138-m，以下总称为138)。
多个p-MOS电晶体136是与相对应的基本电流变换部72的p-MOS电晶体81分别连接成电流镜。而且，多个p-MOS电晶体138对应于多个p-MOS电晶体136而设置着，以对”相对应的p-MOS电晶体136中是否流过电流”进行切换。通过流过电流的p-MOS电晶体136的个数的控制，则可生成一种对应于基本电流的任意整数倍的大小的偏移电流。
依据本例中的多个偏移电流产生电路132，通过多个基本电流分别任意地放大之后，则可在最大的基本电流的放大范围中产生一种偏移电流，其可使最小的基本电流发生变化以作为分解能。
又，放大部134接收多个基本电流变换部72中任一个所产生的基本电流，对应于延迟时间设定而使已接收的基本电流被放大。放大部134可具有图4中所说明的电流电压变换部24中除了偏移电流产生电路34，虚拟电晶体50以及变换电晶体52以外的构成和功能。又，放大部134能以延迟时间设定为基准使多个基本电流中最小的基本电流被放大。依据本例中的电流电压变换部24，偏移电流可设定成所期望的电流。
请参阅图10是电流电压变换部24的构成的又另一例。本例中的电流电压变换部24接收大小不同的多个基本电流，对应于延迟时间设定使各别的基本电流被放大，以已放大的多个基本电流的和为基准来产生一种施加至延迟部26中的基本电压。即，本例中的电流电压变换部24以多个阶段来设定该偏移电流和该基本电压。
本例中的电流电压变换部24具有粗偏移电流产生电路154，精偏移电流产生电路156，粗放大部158，精放大部160，虚拟电晶体50以及变换电晶体52。虚拟电晶体50以及变换电晶体52的功能是与图4中已说明的虚拟电晶体50以及变换电晶体52相同。又，本例中基本电流源22是以图8中所示的构成来说明。
粗偏移电流产生电路154和精偏移电流产生电路156至少包含多个基本电流中最大的基本电流，使一个或多个基本电流放大而产生该偏移电流，以产生一种使各别不同的基本电流放大至任意整数倍的偏移电流，然后供给至该变换电晶体52中。例如，粗偏移电流产生电路154使第1基本电流放大，精偏移电流产生电路156使第3基本电流放大。本例中，粗偏移电流产生电路154产生一种以第1基本电流作为分解能的偏移电流，精偏移电流产生电路156产生一种以较第1基本电流足够小的第3基本电流作为分解能的偏移电流。
粗偏移电流产生电路154由多个基本电流中接收最大的基本电流，以产生一种使已接收的基本电流放大成任意整数倍的偏移电流。粗偏移电流产生电路154具有一与图9中已说明的偏移电流产生电路132相同的功能和构成，且该粗偏移电流产生电路154具有多个p-MOS电晶体162，其与电流源94的p-MOS电晶体104连接成电流镜。
又，精偏移电流产生电路156接收一种较该粗偏移电流产生电路154所接收的基本电流还小的基本电流，以产生一种使已接收的基本电流放大成任意整数倍的偏移电流。然而，本例中的精偏移电流产生电路156所产生的偏移电流较粗偏移电流产生电路154所接收的第1基本电流还小。本例中的精偏移电流产生电路156具有p-MOS电晶体166，多个p-MOS电晶体168，多个p-MOS电晶体170以及多个p-MOS电晶体171。
p-MOS电晶体166是与电流源94的p-MOS电晶体104连接成电流镜。即，p-MOS电晶体166使多个p-MOS电晶体168中所流过的电流之和的最大值限制于第1基本电流。又，多个p-MOS电晶体168对p-MOS电晶体166而言是以直列方式各别地并列而连接着。各电晶体168各别与第2电流分流部102的p-MOS电晶体126-0连接成电流镜且各别流过一种与第3基本电流相同的电流。
多个p-MOS电晶体170各别连接至虚拟电晶体50，多个p-MOS电晶体171各别连接至变换电晶体52。而且，对应于所施加的偏移时间设定(sb1～sbj)，使各别的p-MOS电晶体168所接收的基本电流供给至虚拟电晶体50中或选择成供给至该变换电晶体52中。因此，一方面可使精偏移电流产生电路156中的消耗电流成为一定，且另一方面可使该偏移时间设定所对应的电流供给至该变换电晶体52中。依据本例中的粗偏移电流产生电路154和精偏移电流产生电路156，在由粗偏移电流产生电路154所放大的第1基本电流的最小放大范围至最大放大范围为止的区间中，可容易地产生一种偏移电流，其可使精偏移电流产生电路156所放大的第3基本电流发生变化以作为分解能。此时，精偏移电流产生电路156可产生的电流的最大值可与粗偏移电流产生电路154所产生的电流的分解能大约相同。
粗放大部158和精放大部160于多个基本电流中至少包含最小的基本电流，以延迟设定时间为基准来放大一个或多个基本电流以供给至该变换电晶体52。本例中粗放大部158和精放大部160具有相同的构成。例如，粗放大部158接收第2基本电流，精放大部160接收第3基本电流，且分别以延迟时间设定为基准来进行放大。即，可进行一种多个阶段的延迟时间设定的对应。例如，由粗放大部158所放大的第2基本电流的最小放大范围至最大放大范围为止的区间中，可产生一种电流，其可使精放大部160所放大的第3基本电流发生变化以作为分解能。此时，精放大部160可产生的电流的最大值可与粗放大部158所产生的电流的分解能大约相同。又，本例中的粗放大部158和精放大部160所分别产生的电流较粗偏移电流产生电路154所接收的第1基本电流还小。
粗放大部158和精放大部160具有：p-MOS电晶体172，多个p-MOS电晶体174，多个p-MOS电晶体176以及多个p-MOS电晶体178。
p-MOS电晶体172是与电流源94的p-MOS电晶体104连接成电流镜。又，多个p-MOS电晶体174具有和图4中所说明的多个p-MOS电晶体42相同的功能，多个p-MOS电晶体176具有与多个p-MOS电晶体44相同的功能，多个p-MOS电晶体178具有与多个p-MOS电晶体46相同的功能。各别的p-MOS电晶体174是与电流镜电路98的p-MOS电晶体118或第2电流分流部102的p-MOS电晶体126-0连接成电流镜，以接收第2基本电流或第3基本电流。
而且，多个p-MOS电晶体176和多个p-MOS电晶体178对应于所施加的延迟时间设定而将各别的p-MOS电晶体174所接收的基本电流供给至虚拟电晶体50，或亦可选择成供给至该变换电晶体52。因此，一方面可使放大部中的消耗电流保持一定，且另一方面可使对应于延迟时间设定的电流供给至该变换电晶体52。又，依据本例中的粗放大部158和精放大部160，可对应于该延迟时间设定在大的基本电流的放大范围中供给一种电流至该变换电晶体52，该电流可使小的基本电流发生变化以作为分解能。
又，各别的基本电流的大小在理想情况下是预先初始化(initialize)，以形成阶段间的线性(linearity)关系。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述的申请专利范围所界定的为准。
产业上的可利用性
就像以上已说明的一样，本发明提供一种电路规模小的延迟电路，其可精确度良好地使信号延迟。

Claims (23)

1.一种延迟电路，其对应于所期望的延迟时间设定使输入信号延迟且输出，其特征在于其包括：
延迟元件，其使所述输入信号延迟一段以所施加的供给电流为基准的时间且输出所述输入信号；
电流供给部，其产生所述供给电流；
电压产生部，其产生一种对应于所述延迟时间设定的基本电压，所述电压产生部包括：
基本电流源，对应于所述延迟时间设定的分解能以产生不同大小的多种基本电流；以及
电流电压变换部，对应于所述延迟时间设定以使基本电流放大，且以已放大的基本电流之和为基准来产生所述基本电压，所述电流电压变换部包括：
多个延迟量变换电流产生电路，其以不同的倍率来放大所述基本电流；
选择部，其以所述延迟时间设定为基准来选择1个或多个延迟量变换电流产生电路；以及
变换器，以所述选择部所选择的所述延迟量变换电流产生电路所放大的电流之和为基准来产生所述基本电压；
所述延迟量变换电流产生电路包括：
延迟量变换电流路，其与所述变换器在电性上相连接；以及
虚拟电流路，其与所述延迟量变换电流路并列地设置着且在电性上未与所述变换器相连接，其中，所述选择部使已选取的延迟量变换电流产生电路所放大的电流流过所述延迟量变换电流路而供给至变换器，未选取的延迟量变换电流产生电路所放大的电流则流过所述虚拟电流路；以及
控制部，其对应于所述电流供给部中应产生所述供给电流的所述电流供给部的特性而使基本电压变换成控制电压，以供给至所述电流供给部。
2.根据权利要求1所述的延迟电路，其特征在于其中：
所述电流供给部具有所定的导电特性且具有第1MOS电晶体，所述第1MOS电晶体供给汲极电流至所述延迟元件以作为所述供给电流，且
所述控制部产生所述第1MOS电晶体在饱和区域动作时的第1控制电压，所述第1控制电压供给至所述第1MOS电晶体的闸极端。
3.根据权利要求2所述的延迟电路，其特征在于其中：
所述控制部具有第3MOS电晶体，所述第3MOS电晶体以所述基本电压为基准来控制所述控制部所产生的控制电流的大小，且
所述控制部以所述控制电流为基准来产生所述第1控制电压。
4.根据权利要求3所述的延迟电路，其特征在于其中：
所述延迟元件是一种反向器，所述反向器对应于所述输入信号通过对输出电容进行充放电而使所述输入信号延迟且输出，
所述第1MOS电晶体使充电电流供给至所述反向器，以对于所述反向器的所述输出电容进行充电，
所述电流供给部更具有第2MOS电晶体，所述第2MOS电晶体使放电电流供给至所述反向器，以对于所述反向器的输出电容进行放电，以及
所述控制部以所述控制电流为基准而产生所述第2MOS电晶体在饱和区域动作时的第2控制电压，所述第2控制电压可供给至第2MOS电晶体的闸极端。
5.根据权利要求4所述的延迟电路，其特征在于其中：
所述第1MOS电晶体是p通道MOS电晶体，所述第2MOS电晶体是n通道MOS电晶体，以及
所述第1MOS电晶体和所述第2MOS电晶体在施加同一闸极电压和汲极电压时汲极电流成为相同。
6.根据权利要求4所述的延迟电路，其特征在于其中：
所述电流电压变换部更具有偏移电流产生电路，所述偏移电流产生电路产生所述第1MOS电晶体在饱和区域中动作时应有的预定的偏移电流，以及
所述变换器更以所述偏移电流为基准而产生所述基本电压。
7.根据权利要求6所述的延迟电路，其特征在于其中：
所述第3MOS电晶体的汲极端被供应给所述控制电流，闸极端则被供应给控制所述控制电流用的基本电压，
所述控制部以由所述控制电流所生成的位于所述第3MOS电晶体的汲极端和源极端之间的电位差为基准，来产生所述第1控制电压。
8.根据权利要求7所述的延迟电路，其特征在于其中：
所述第3MOS电晶体的闸极端和所述第1MOS电晶体的闸极端在电性上相连接。
9.根据权利要求8所述的延迟电路，其特征在于其中：
所述控制部更具有第4MOS电晶体，所述第4MOS电晶体的源极端被供应给所述控制电流，以及
所述控制部由所述控制电流所生成的位于所述第4MOS电晶体的汲极端和源极端之间的电位差为基准，来产生所述第2控制电压。
10.根据权利要求9所述的延迟电路，其特征在于其中：
所述第4MOS电晶体的闸极端，所述第4MOS电晶体的汲极端和所述第2MOS电晶体的闸极端在电性上相连接。
11.根据权利要求10所述的延迟电路，其特征在于其中：
所述第4MOS电晶体是p通道MOS电晶体，所述第3MOS电晶体为n通道MOS电晶体。
12.根据权利要求11所述的延迟电路，其特征在于其中：
所述偏移电流产生电路在所述延迟时间设定的范围中使所述第3MOS电晶体和所述第4MOS电晶体在线性区域中动作，且产生使所述第1MOS电晶体和所述第2MOS电晶体应在饱和区域中动作时所需大小的所述偏移电流。
13.根据权利要求6所述的延迟电路，其特征在于其中：
所述第3MOS电晶体的汲极端被供应给所述控制电流，闸极端则被供应给控制所述控制电流用的基本电压，以及
所述控制部由所述控制电流所生成的位于所述第3MOS电晶体的汲极端和源极端之间的电位差为基准，来产生所述第2控制电压。
14.根据权利要求13所述的延迟电路，其特征在于其中：
所述第2MOS电晶体和所述第3MOS电晶体连接成电流镜。
15.根据权利要求14所述的延迟电路，其特征在于其中：
所述控制部更具有第4MOS电晶体，所述第4MOS电晶体的源极端被供应给所述控制电流，以及
所述控制部由所述控制电流所生成的位于所述第4MOS电晶体的汲极端和源极端之间的电位差为基准，来产生所述第1控制电压。
16.根据权利要求15所述的延迟电路，其特征在于其中：
所述第1MOS电晶体和所述第4MOS电晶体连接成电流镜。
17.根据权利要求16所述的延迟电路，其特征在于其中：
所述第4MOS电晶体是p通道MOS电晶体，所述第3MOS电晶体是n通道MOS电晶体。
18.根据权利要求15所述的延迟电路，其特征在于其中：
所述偏移电流产生电路在所述延迟时间设定的范围中产生所述第1MOS电晶体，所述第2MOS电晶体，所述第3MOS电晶体和所述第4MOS电晶体在饱和区域中动作时应有的大小的所述偏移电流。
19.根据权利要求1所述的延迟电路，其特征在于其中：
所述基本电流源包括：
第1基准电流源，其产生预定大小的第1基准电流；
第2基准电流源，其产生基准电流的整数分之1倍大小的第2基准电流；以及
多个基本电流变换部，其以所述第1基准电流和所述第2基准电流为基准，以产生不同大小的基本电流，
所述基本电流变换部包含：
第1放大部，其使所述第1基准电流放大成整数倍的大小；
第2放大部，其使所述第2基准电流放大成整数倍的大小；以及
基准电流合成部，其产生所述第1放大部已放大的第1基准电流及所述第2放大部已放大的第2基准电流之和以作为所述基本电流。
20.根据权利要求1所述的延迟电路，其特征在于其中：
所述基本电流源具有：
电流源，其产生预定大小的第1基本电流；以及
电流分流部，其使所述第1基本电流分流至并列设置的多个电晶体中，以产生所述第1基本电流的整数分之1倍大小的第2基本电流。
21.根据权利要求6所述的延迟电路，其特征在于其中：
所述电流电压变换部以所述延迟时间设定为基准，使多种基本电流中最小的基本电流被放大，以及
所述偏移电流产生电路分别使多种基本电流被放大以产生所述偏移电流。
22.根据权利要求6所述的延迟电路，其特征在于其中：
所述偏移电流产生电路至少包含：
多种基本电流中最大的基本电流，且使一种或多种基本电流放大以产生所述偏移电流，以及
所述电流电压变换部至少包含：
多种基本电流中最小的基本电流，且以所述延迟时间设定为基准使一种或多种基本电流被放大。
23.一种测试装置，其特征在于其包括：
图样产生器，其产生电子装置测试用的测试图样；
波形整形器，其对所述测试图样进行整形以供给至所述电子装置；以及
时序产生器，其对所述波形整形器供给所述测试图样至所述电子装置时的时序进行控制，
时序产生器包括：(a)延迟元件，其使基准时脉延迟一段以所施加的供给电流为基准的延迟时间且输出至所述波形整形器，以控制所述测试图样供给时的时序；(b)电流供给部，其产生所述供给电流；(c)电压产生部，其产生一种对应于所述延迟时间设定的基本电压，所述电压产生部包括：
基本电流源，对应于所述延迟时间设定的分解能以产生不同大小的多种基本电流；以及
电流电压变换部，对应于所述延迟时间设定以使基本电流放大，且以已放大的基本电流之和为基准来产生所述基本电压，所述电流电压变换部包括：
多个延迟量变换电流产生电路，其以不同的倍率来放大所述基本电流；
选择部，其以所述延迟时间设定为基准来选择1个或多个延迟量变换电流产生电路；以及
变换器，以所述选择部所选择的所述延迟量变换电流产生电路所放大的电流之和为基准来产生所述基本电压；
所述延迟量变换电流产生电路包括：
延迟量变换电流路，其与所述变换器在电性上相连接；以及
虚拟电流路，其与所述延迟量变换电流路并列地设置着且在电性上未与所述变换器相连接，其中，所述选择部使已选取的延迟量变换电流产生电路所放大的电流流过所述延迟量变换电流路而供给至变换器，未选取的延迟量变换电流产生电路所放大的电流则流过所述虚拟电流路；以及
控制部，其对应于所述电流供给部中应产生所述供给电流的所述电流供给部的特性而使基本电压变换成控制电压，以供给至所述电流供给部。
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