JP4388995B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

Description

本発明は、コンピュータやテレビなどの画像表示に用いるプラズマディスプレイパネルの駆動方法および画像表示装置に関する。

近年、コンピュータやテレビなどの画像表示機器にプラズマディスプレイパネル（以下、ＰＤＰと略す）が用いられている。現在主流と成っている交流面放電型ＰＤＰは、前面ガラス基板上に走査電極および維持電極がストライプ状に配設され当該電極を覆うように誘電体層および保護膜層が積層されてなる前面パネルと、背面ガラス基板上にアドレス電極がストライプ状に配設され、当該アドレス電極を覆うように保護層が形成され、保護層上に隔壁が形成された背面パネルとが貼り合わせられて構成されている。

隔壁の内壁には通常、カラー表示のため、赤、緑、青の三色の蛍光体層が塗布されている。隔壁で区切られた放電空間には、放電ガスが封入されている。
ＮＴＳＣ方式でテレビ映像を表示する場合、１秒間に６０フレームの画像を表示するが、ＰＤＰでは元来、点灯あるいは非点灯の２階調しか階調表現できないため、１フレームを複数のサブフィールド（以下、Ｓ．Ｆ．と記載する）に分割し、その組み合わせによって中間色を表現する方式が用いられている。例えば、各Ｓ．Ｆ．の放電維持期間に印加する維持パルス数の比を、１，２，４，８，１６，３２，６４，１２８のように２進数モードで重み付けをおこなうことによって、赤、緑、青の各色を２５６階調で表現する。

各Ｓ．Ｆ．はさらに、書き込み放電を起こすのに必要な壁電荷を弱放電によって蓄積する初期化期間、書き込み放電によって点灯させるセルの選択を行なう書き込み期間、書き込み放電をおこなったセルのみ発光を維持させる維持動作をおこなう維持期間、直前の維持期間において維持動作をおこなったセルに対してのみ選択的に消去放電を発生させて、壁電荷を消去させる消去動作をおこなう消去期間に分割されており、初期化、書き込み、維持、消去という一連のシーケンスによって画像表示を行なう。

このようなＰＤＰにおいて、大型で薄型軽量化を実現するだけでなく、より高画質を実現するため高精細化への要望も高まっており、それに応えるための開発がなされている。
例えば、初期化パルスとして、特許文献１，２に示されるように、緩やかな傾斜で電位が変化するランプ波形部分を有する初期化パルスを印加することによって、放電セル内に微弱放電を発生させて所望の壁電荷を蓄積し、それによって、次の書き込み動作を安定して行なう技術が知られている。

また、特許文献１，２に示されるように、すべての放電セルに対して初期化放電を発生させる全セル初期化と、前のＳ．Ｆ．で維持放電を経験したセルに対して選択的に初期化放電を発生させる選択初期化とを組み合わせて用いる技術もあり、例えば、１ＴＶフィールド内の最初のＳ．Ｆ．では全セル初期化を行い、２番目以降のＳ．Ｆ．では選択初期化を行なうことによって、コントラストを良好にすることができる。

また、ＰＤＰの高精細化に伴って、セル開口率が減少するため、輝度が低下して映像が全体的に暗くなる傾向がある。そこで、可視光の発光を担うキセノンやクリプトンの分圧比あるいは放電ガスの全圧を高く設定することによって最高輝度を確保して高画質表示する技術も注目されている。例えば、全圧を１８０Ｔｏｒｒ以上７５０Ｔｏｒｒ以下とし、キセノン分圧比を１０％、１５％、２０％、３０％、５０％、８０％、９０％、９５％、９８％、１００％としたものが検討されている。
特開２０００−２１４８２３号公報 特開２００５−３２１６８０号公報 電気学会技術報告 第６８８号 第１９頁 ２．８表 ＩＤＷ‘０４ ＰＤＰ７−２

上記のようにランプ波形部分を有する初期化パルスを印加することによって、本来、放電セル内に弱放電を発生させて所望の壁電荷を蓄積するのであるが、初期化期間に、電離増倍が時間的に急激に進展する強い放電（以下、強放電と記載する）が発生してしまうことがある。強放電が発生すると、放電セル内の電界を打ち消すような過剰の壁電荷が蓄積されるため、初期化期間終了時に所望の壁電位よりも高い壁電位が形成される。それによって、書き込みしない放電セルでも、維持期間において維持発光してしまうことで画像表示を正常に行なえなくなり、画像にチラツキ、ザラツキなどが生じる（特許文献１参照）。また強放電が発生すると、黒輝度が上昇しコントラスト比が著しく低下し、低階調表現が多い映像を表示する場合には画質が著しく劣化する。

このような問題に対して、強放電が起きやすい電極間の電位差を下げることにより、初期化期間での強放電の発生を低減する技術が知られている（特許文献２参照）。
例えば、図６に示す例では、走査電極ＳＣＮ1〜mに印加する初期化パルスの電圧がピークを迎える付近の時間帯において、アドレス電極Ｄ1〜mに、初期化パルスと同極性の電圧を印加することにより、強放電が起き易い電極間（走査電極とアドレス電極間）の電位差を、放電が発生する電位差よりも十分に小さくしており、これによって強放電の発生を低減することができる。

しかしながら、初期化パルス印加時に電極間の電位差を小さくすることは、書き込み動作を正常に行うためのセル内電圧を十分に確保することができず、正常な画像表示を行えないという課題がある。
次にＰＤＰの高精細化に伴う課題について説明する。ＰＤＰの高精細化にともない、１放電セルの体積が小さくなり、放電セルの体積に対する表面積の割合が増加するので、壁面での荷電粒子の再吸収および弾性衝突に起因した発熱によるエネルギー損失が増大する結果、初期化期間前に放電セル内部の荷電粒子数が少なくなる。また、荷電粒子数が少ないと、各期間での駆動電圧を高く設定する必要があるが、駆動電圧を高くすると電極周辺の放電空間および電極表面での電界強度が強くなるので、電離増倍が時間的に急激に進む確率が高くなる。その結果、初期化期間において強放電が発生しやすくなる。

また、キセノンやクリプトンなどの分圧比が高くなることによっても、強放電が発生しやすくなる。
これは、キセノンやクリプトンなど原子番号の大きい元素は、第一イオン化エネルギーが小さいため、第一イオン化エネルギーが大きいヘリウム、ネオン、アルゴンと比べて、２次電子放出係数が非常に小さい（非特許文献１参照）。そのため、保護膜表面から放電空間に供給される電子の絶対数が少なくなり、放電開始に必要な閾値電圧が高くなり、セル内に強い電界が発生し、強放電が発生しやすくなる。

従って、高精細なＰＤＰやキセノンやクリプトンなどの分圧比が高いＰＤＰでは、上記強放電の発生が顕著になるため、従来技術のように電極間の電位差を縮めても、初期化期間における強放電の発生を抑えることは難しい。
本発明は、上記課題に鑑み、ＰＤＰを駆動する時に、初期化期間に強放電が発生するのを抑え、それによって、画像のチラツキやザラツキなどをなくし、高精細で高画質な表示を可能とすることを目的とする。

上記目的を達成するため本発明は、１ＴＶフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを構成するサブフィールドは、初期化期間、書き込み期間、維持期間の中で（ａ）初期化期間と書き込み期間、（ｂ）初期化期間と維持期間、（ｃ）初期化期間と書き込み期間と維持期間のいずれか一つを有する方式で駆動することによって画像表示する駆動方法において、サブフィールドの初期化期間に、電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下である傾斜部分を有する初期化パルスを第１電極に印加してＰＤＰを駆動するときに、初期化期間に先行するサブフィールドが（ａ）初期化期間と書き込み期間を有する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ｂ）初期化期間と維持期間または（ｃ）初期化期間、書き込み期間と維持期間を有する場合は当該維持期間の後、初期化パルスの傾斜部が開始される前に、第１電極と対向する第２電極に、初期化パルスと同極性のプライミングパルスを印加することとした。

このプライミングパルスは、初期化パルスの傾斜部が開始される直前に印加することが好ましい。
ここで、（ａ）初期化期間と書き込み期間を有する場合とは、初期化期間と書き込み期間を有するが維持期間を有さない場合を意味し、（ｂ）初期化期間と維持期間を有する場合とは、初期化期間と維持期間を有するが書き込み期間を有さない場合を意味する。従って、プライミングパルスは、初期化期間に先行するサブフィールドが維持期間を有さない場合は当該サブフィールドの書き込み期間の後、当該初期化期間に先行するサブフィールドが維持期間を有する場合は当該維持期間の後に印加される。

なお、いうまでもなく、１ＴＶフィールドを構成する複数のサブフィールドに、初期化期間、書き込み期間、維持期間の中で、（ａ）初期化期間と書き込み期間を有するサブフィールド、（ｂ）初期化期間と維持期間を有するサブフィールド、（ｃ）初期化期間と書き込み期間と維持期間を有するサブフィールドが混在されていてもよい。
また「サブフィールドの初期化期間」は、全セル初期化期間、選択初期化期間のいずれでもよい。

また、「電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下である傾斜部分」に関しては、電圧がなめらかに変化するランプ波形や鈍波である場合以外に、電圧が階段状に変化する階段状波形である場合でも、平均電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下であれば、この傾斜部分に該当する。
第２電極に印加するプライミングパルスの電圧の大きさとしては、当該パルスによって放電セルで放電が生じる閾値電圧よりも大きく設定することが好ましい。あるいは、放電セルで放電が発生する閾値電圧をＶｆとするとき、プライミングパルスの電圧を０．１Ｖｆ以上Ｖｆ未満に設定してもよい。

また、初期化パルスを印加するときに第２電極に対して第１電極にかかる電圧の最大値をＶmax，最小値をＶminとするとき、プライミングパルスの電圧は、Ｖmin以上Ｖmax以下とすることが好ましい。
ＰＤＰが放電電極対とアドレス電極を備えた３電極構造の場合、放電電極対の一方に初期化パルスを印加し、アドレス電極に初期化パルスと同極性のプライミングパルスを印加することが好ましい。

ここで、初期化パルスと同極性のプライミングパルスによって、アドレス電極と放電電極対の他方との間に形成される電圧は、放電セルで放電が発生する閾値電圧よりも大きいこと、あるいは、放電セルで放電が発生する閾値電圧をＶｆとするとき、０．１Ｖｆ以上Ｖｆ未満であることが好ましい。
また、アドレス電極に、初期化パルスと同極性のプライミングパルスが印加されているときに、放電電極対の他方に、初期化パルスと反対極性のプライミングパルスを印加する。 この初期化パルスと反対極性のプライミングパルスは、ランプ波形部分を有する場合があってもよい。

上記目的を達成するため、サブフィールドの初期化期間に、電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下である傾斜部分を有する初期化パルスを第１電極に印加し、当該初期化期間に先行するサブフィールドに維持期間を設けていない場合には書き込み期間が終了した後、維持期間を設けている場合には維持期間が終了した後、初期化パルスの傾斜部が開始される前に、第２電極をフローティングにしてもよい。

ここで、第１電極に初期化パルスと同極性の電圧が印加されているときに第２電極をフローティングにすることが好ましい。

上記本発明によれば、初期化期間に先行するサブフィールドが（ａ）初期化期間と書き込み期間を有する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ｂ）初期化期間と維持期間または（ｃ）初期化期間、書き込み期間と維持期間を有する場合は当該維持期間の後に、第２電極に、初期化パルスと同極性のプライミングパルスを印加する。すなわち、初期化期間に先行するサブフィールドが、維持期間を有さない場合は当該サブフィールドの書き込み期間の後、当該初期化期間に先行するサブフィールドが維持期間を有する場合は当該維持期間の後に、第２電極に、初期化パルスと同極性のプライミングパルスを印加するので、このプライミングパルス印加によってプライミング放電が発生して、放電空間に存在する荷電粒子密度が高められる（このような動作を「プライミング動作」と記載する）。従って、初期化パルスの傾斜部が印加されるときに、微弱放電が発生しやすい状態となり、強放電の発生が抑えられる。

強放電の発生が抑えられることによって、画像のチラツキ、ザラツキなどが飛躍的に改善され高精細の画像表示ができるとともに、コントラスト比が向上する。
上記効果を得るうえで、プライミングパルスを、初期化パルスの傾斜部が開始される直前に印加することが好ましい。
従来技術のように、初期化パルスの傾斜部が印加されているときに第２電極に初期化パルスと同極性のパルスを印加した場合、全セル初期化動作の場合には第１電極と第２電極との間の電位差が小さくなり、選択初期化動作の場合には第１電極と第２電極との間の電位差が大きくなるので、いずれの場合も初期化動作による壁電荷形成を過不足なく正常に行うことができず、後続する書き込み動作を正常に行えないという不具合が生じ得る。これに対して本発明では、第１電極に初期化パルスの傾斜部が印加されているときには、プライミングパルスはすでに終了しているので、第１電極と第２電極との間の電位差は初期化動作に所望の電位差に保持される。従って、プライミングパルスの印加によって初期化動作での壁電荷形成が妨げられることもない。

上記本発明では、プライミングパルスが、初期化パルスの傾斜部が開始される前に印加されているので、第１電極に初期化パルスの傾斜部が印加されているときには、プライミングパルスはすでに終了している。
従って、上記従来技術のように初期化パルスの傾斜部が印加されているときに、第２電極にパルスが印加されることで、第１電極と第２電極との間の電位差が小さくなることはなく、本来の壁電荷形成が妨げられることもない。

ここで、プライミングパルスの電圧を、当該パルスによって放電セルで放電が生じる閾値電圧よりも大きく設定すれば、プライミング動作を確実に行うことができる。
一方、プライミングパルスの電圧を、放電セルで放電が発生する閾値電圧をＶｆとするとき、０．１Ｖｆ以上Ｖｆ未満に設定すれば、プライミング供給に伴う発光が抑えられるので、コントラスト比を良好にすることができる。

特に、プライミングパルスの電圧を０．５Ｖｆ以上Ｖｆ未満に設定すれば、プライミング動作に伴う発光を抑える効果と、プライミング動作による強放電抑止効果の両方が期待できる。
ＰＤＰが放電電極対とアドレス電極を備えた３電極構造の場合、放電電極対の一方に初期化パルスを印加し、アドレス電極に初期化パルスと同極性のプライミングパルスを印加すれば、放電電極対の他方とアドレス電極との間でプライミング放電を発生させることができる。すなわち、初期化パルスを印加する電極はプライミング放電には用いず、それ以外の電極間でプライミング放電を行なうことができる。これによって、プライミング放電自体が強放電になるのを防止する効果を奏する。

ここで、アドレス電極に初期化パルスと同極性のプライミングパルスが印加されているときに、放電電極対の他方に、初期化パルスと反対極性のプライミングパルスを印加すれば、アドレス電極に印加するプライミングパルスの電圧は小さくても、放電電極対の他方とアドレス電極との間でプライミング放電を確実に発生させることができる。
この初期化パルスと反対極性のプライミングパルスに対して、緩やかに変化するランプ波形部分を設けることにより、プライミング放電に伴う発光や矩形波のような急激な電圧変化に伴う誤放電を抑えることができる。

また、初期化期間に先行するサブフィールドが（ａ）初期化期間と書き込み期間を有する場合は当該書き込み期間の後、当該初期化期間に先行するサブフィールドが（ｂ）初期化期間と維持期間または（ｃ）初期化期間、書き込み期間と維持期間を有する場合は当該維持期間の後、初期化パルスの傾斜部が開始される前に、第１電極が複数あり、各々異なる極性の電圧が印加されている場合には、第２電極をフローティングにすれば、第２電極の電位が第１電極の一方に印加される電圧と部分的に同極性に変化する。従って、この部分的に電圧変化した第２電極部分と反対極性の電圧が印加されている第１電極の他方との間でプライミング放電を発生させることが可能である。

また、第1電極に初期化パルスと同極性の電圧が印加されているときに第２電極をフローティングにすれば、第２電極の電位が、第１電極に印加される電圧と同極性の方向に変化するので、この第２電極の電位変化によってプライミング放電を発生させることが可能である。
プライミング放電が発生すれば、初期化パルスの傾斜部が印加されるときに、放電空間に存在する荷電粒子密度が高められ、微弱放電が発生しやすい状態となっているので、強放電の発生が抑えられる。

また、このように第２電極をフローティングにすれば、第２電極にプライミングパルスを印加する必要がないので、電力消費の増加を抑えながらプライミング放電を発生させることができる。
本発明は、初期化期間における強放電を抑止する技術として有効である。特に高精細ＰＤＰ、高全圧比あるいは高キセノン分圧比による高輝度高効率ＰＤＰに対して効果が期待できる。

本発明を実施するＰＤＰ装置は、画像を表示する領域を持つＰＤＰ１と、当該ＰＤＰ１を駆動する駆動部とから構成されている。
（パネル構成）
ＰＤＰ１のセル構成，電極配置などを説明する。ただし、本発明を適用できるＰＤＰはこれに限定されることはなく、一般的な交流面放電型ＰＤＰを用いることができる。

図１に示すように、前面パネルＰＡ１と背面パネルＰＡ２とが互いに貼り合わせられて構成されている。
前面パネルＰＡ１は、前面ガラス基板１１上に、走査電極１９ａ及び維持電極１９ｂからなる放電電極対が複数ストライプ状に配設され、走査電極１９ａおよび維持電極１９ｂを覆うように誘電体層１７および保護層１８が積層形成されて構成されている。走査電極１９ａは、透明電極１９ａ1および金属電極１９ａ2で形成され、維持電極１９ｂも透明電極１９ｂ1，金属電極１９ｂ2で形成されている。

背面パネルＰＡ２は、背面ガラス基板１２上にアドレス電極１４が複数ストライプ状に配設され、アドレス電極１４を覆うように保護層１３が形成され、保護層１３上に隔壁１５が形成されて構成されている。
上記放電電極対とアドレス電極１４とは立体交差しており、各交差箇所に放電セルが形成されている。上記隔壁１５は、アドレス電極１４に沿ってストライプ状に形成されたり、各放電セルの放電空間２０を箱状に囲むように形成されている。

隔壁１５の内面には、蛍光体層１６が塗布されている。通常カラー表示のため、赤、緑、青の三色の蛍光体層が順に配置されている。
隔壁１５で区切られた放電空間２０には放電ガスが封入されている。この放電ガスは、ヘリウム、ネオン、アルゴン、クリプトン、キセノンなどから選択される混合ガスであって、通常、６７ｋＰａ程度の圧力で封入されている。

図２は、ＰＤＰ１の全体的な電極配置図である。
ＰＤＰ１には、行方向にｎ本の走査電極ＳＣＮ1〜nおよびｎ本の維持電極ＳＵＳ1〜nが交互に配設され、列方向にｍ本のアドレス電極Ｄ1〜mが配設されている。
（ＰＤＰ１の駆動方法）
ＰＤＰ１を駆動する階調表現方式について説明する。

元来、ＰＤＰでは点灯あるいは非点灯の２階調しか階調表現できないため、ＰＤＰを駆動するのに一般的にサブフィールド方式が用いられている。例えば、テレビ映像表示する場合、ＮＴＳＣ方式における映像は１秒間６０ＴＶフィールドで構成されており、１ＴＶフィールドを複数のサブフィールド（以下、「Ｓ．Ｆ．」と記載する）に分割することによって、赤、緑、青の各色の点灯時間を時分割し、その組み合わせによって中間色を表現する方式が用いられている。たとえば、１フレームを８つのＳ．Ｆ．に分割し、各Ｓ．Ｆ．で印加する維持パルス数の比を、１，２，４，８，１６，３２，６４，１２８のように２進数モードで重み付けを行ない、点灯するＳ．Ｆ．の組み合わせにより２５６階調を表現する。

図４は、ＰＤＰ１を駆動する階調表現方式を説明する図である。
放電セルの放電動作を制御するために、各Ｓ．Ｆ．は、初期化期間，書き込み期間，維持期間，消去期間に分割され、一連のシーケンスによって画像表示をおこなう。
以下、各期間についてさらに詳しく説明する。
図５は、各駆動回路が各電極に印加する駆動電圧波形を示すチャートであって、１ＴＶフィールドの中の第１Ｓ．Ｆ．と第２Ｓ．Ｆ．について示している。

初期化期間：
初期化期間においては、すべての走査電極ＳＣＮ1〜nに一括して初期化パルスを印加することによって弱放電を発生させ、後に続く書き込み期間の動作に適した壁電荷を蓄積する（書き込み放電を制御するのに適した壁電位を形成する。）。
本実施形態においては、１ＴＶフィールド内で先頭の第１Ｓ．Ｆ．では、全セル初期化期間３１が設けられ、すべての放電セルに初期化放電を発生させる全セル初期化パルスを印加する。一方、第２Ｓ．Ｆ．以降では、選択初期化期間３６が設けれ、先行するＳ．Ｆ．で維持放電を経験した放電セルのみで初期化放電を発生させる選択初期化パルスを印加する。

第１Ｓ．Ｆ．で印加する全セル初期化パルスは、図７に示されるように、前半に、接地電位０（Ｖ）から正電位Ｖａ（Ｖ）に変化する部分（図７で期間ｔ1〜ｔ2）、その後、正の傾きで緩やかに（傾き０．１〜１０Ｖ／μｓｅｃ）電位Ｖｈ（Ｖ）へと変化するランプ波形部分Ｓ1（図７で期間ｔ3〜ｔ4）を有する。
このとき、維持電極ＳＵＳ１〜nおよびアドレス電極Ｄ1〜mは基本的に接地電位０（Ｖ）に保持する。詳しくは、後の実施例で説明するが、ランプ波形部分Ｓ1が開始される前にアドレス電極Ｄ1〜mにプライミングパルスを印加することが望ましく、図７に示す実施例では、期間ｔ2〜ｔ3においてアドレス電極Ｄ1〜mにプライミングパルスを印加している。

全セル初期化パルスの後半には、負の傾きで電位Ｖc（Ｖ）から電位Ｖbt（Ｖ）に向かって緩やかに（傾き０．１〜１０Ｖ／μｓｅｃ）下降するランプ波形部分Ｓ2（図７で期間ｔ4〜ｔ5）を備える。
電圧Ｖｈの値は、走査電極ＳＣＮ1〜nと、維持電極ＳＵＳ1〜n及びアドレス電極Ｄ1〜mのいずれかとの間で放電が開始する最低電圧（閾値電圧）Ｖｆ以上であり、電圧Ｖbtも、走査電極と維持電極およびアドレス電極との間で放電が開始する閾値電圧以下である。

ランプ波形部分Ｓ1では、放電空間２０内の電位差が放電開始の電位差よりも高くなって、放電空間２０に微弱な気体放電（電離増倍が時間的に緩やかに進展する弱放電）が発生し、当該部弱放電により発生した電荷が、放電空間２０を囲む壁面におけるアドレス電極、走査電極、維持電極周辺に壁電荷として蓄積される。この壁電荷が蓄積されるとき、放電空間２０および電極表面の電界を弱めるように、走査電極ＳＣＮ1〜n付近の保護層１８表面には負電荷が、維持電極ＳＵＳ１〜n付近の保護層１８表面およびアドレス電極Ｄ1〜m付近の蛍光体層１６表面には正電荷が蓄積される。

ランプ波形部分Ｓ2では、走査電極の印加電圧が正電圧から負電圧に入れ替わり、ここでは弱放電が発生し、この弱放電によって、走査電極ＳＣＮ1〜n付近の保護層１８表面に蓄積された負電荷および維持電極ＳＵＳ１〜n付近の保護層１８表面に蓄積された正壁電荷が弱められる。
このように２回の微弱放電で全ての放電セルが初期化されて、走査電極とアドレス電極および維持電極間に書き込み動作に適した壁電位が形成される。

一方、第２Ｓ．Ｆ．以降において走査電極ＳＣＮ１〜nに印加する選択初期化パルスは、図１１，１２に示されるように、電圧Ｖq（Ｖ）から電圧Ｖbt（Ｖ）に向かって緩やかに（傾き０．１〜１０Ｖ／μｓｅｃ）下降するランプ波形部分Ｓ3（図１１で期間ｔ24〜ｔ25）を有する。
このとき、維持電極ＳＵＳ1〜nは電圧Ｖｈ（Ｖ）に保持し、アドレス電極Ｄ1〜mは基本的に接地電位０（Ｖ）に保持する。

実施例５，６で後述するが、ランプ波形部分Ｓ3が開始される前にアドレス電極Ｄ1〜mにプライミングパルスを印加することが望ましく、図１１に示す例では、期間ｔ22〜ｔ23においてアドレス電極Ｄ1〜mにプライミングパルスを印加している。
選択初期化パルスの印加によって、前のサブフィールドの維持期間で維持放電を行った放電セルでは、選択的に微弱な初期化放電が発生し、走査電極ＳＣＮ１〜n上および維持電極ＳＵＳ１〜n上の壁電圧が弱められ、アドレス電極Ｄ１〜m上の壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールドで書込み放電および維持放電を行わなかった放電セルでは、放電することがなく、前のサブフィールドの初期化期間終了時における壁電圧の状態がそのまま保たれる。

なお、初期化パルスの電圧波形は、上記のようなものに限定されることなく、走査電極とアドレス電極との間の電位差が緩やかに（電圧変化率０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下で）上昇あるいは下降して、この電圧が緩やかに変化する期間内に微弱放電が連続的に発生する状態を実現できるものであれば同様に実施可能であって、電圧が緩やかに変化する期間に先立って、アドレス電極Ｄ１〜mにプライミングパルスを印加することによって、初期化動作時に強放電が発生するのを抑えることができる。

例えば初期化パルスは、図２１に示すように、鈍波あるいは階段状波形であっても、また、ランプ波形、鈍波、階段状波を複数組み合わせた波形であってもよく、電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下である傾斜部分を備えていればよい。
書き込み期間３２：
書き込み期間３２では、書き込み放電によって点灯させるセルの選択をおこなう。すなわち、走査電極ＳＣＮ1〜nに、アドレス電極Ｄ1〜mおよび維持電極ＳＵＳ1〜nによりも低い電圧の走査パルスを印加し、さらに点灯させる放電セルのアドレス電極にのみ、走査電極とアドレス電極との間に前記壁電位と同符号の電圧差が生じるような電圧Ｖwでアドレスパルスを印加することによって、書き込み放電を起こさせる。

これにより、点灯させる放電セルでは、蛍光体層１６表面および維持電極付近の保護層１３表面には負電荷、走査電極付近の保護層１３表面には正電荷が壁電荷として蓄積される。そして、書き込み期間３２が終了し、すべての電極が接地された状態では、壁電荷により走査電極と維持電極間に維持放電を起こすのに必要な壁電位が形成される。
維持期間３３：
維持期間３３では、走査電極ＳＣＮ1〜nと維持電極ＳＵＳ1〜nに維持パルスを印加して、書き込み期間３２で書き込み放電をおこなったセルのみ発光を維持させる維持動作をおこなう。すなわち、まず走査電極ＳＣＮ1〜nに正の維持パルスを印加し放電を起こし、その後、走査電極ＳＣＮ1〜nと維持電極ＳＵＳ1〜nに交互に極性が入れ替わるように維持パルス印加することにより断続的に発光を維持させる。

消去期間３４：
消去期間３４では、直前の維持期間において維持動作をおこなった放電セルのみに選択的に消去放電を発生させて、壁電荷を消去させる消去動作をおこなう。消去期間３４では、維持電極ＳＵＳ1〜nに走査電極ＳＣＮ1〜nとの位相差時間幅の狭い消去電圧を印加することにより、不完全な放電を発生させ壁電荷を一部消滅させ、次のＳ．Ｆ．の初期化動作に備える。

（駆動部の構成）
駆動部の構成について説明する。
図３は、この表示駆動部の構成を示すブロック図である。
この駆動部は、走査電極駆動回路２１、維持電極駆動回路２２、アドレス電極駆動回路２３、タイミング発生部２４、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換部２５、走査数変換部２６、サブフィールド変換部２７、ＡＰＬ（Ａｖｅｒａｇｅｄ Ｐｉｃｔｕｒｅ Ｌｅｖｅｌ）検出部２８などを備えている。

駆動部において、映像信号ＶＤは、Ａ／Ｄ変換部２５に入力され、水平同期信号Ｈおよび垂直同期信号Ｖは、Ａ／Ｄ変換部２５、走査数変換部２６およびサブフィールド変換部２７に入力される。また、垂直同期信号Ｖはタイミング発生部２４にも入力される。
Ａ／Ｄ変換部２５は、入力された映像信号ＶＤをデジタル信号の画像データへと変換し、変換後の画像データを走査数変換部２６およびＡＰＬ検出部２８へと出力する。

走査数変換部２６は、Ａ／Ｄ変換部２５から受け付けた画像データをＰＤＰ１の画素数に応じた画像データへと変換し、サブフィールド変換部２７へと出力する。サブフィールド変換部２７は、サブフィールドメモリ（不図示）を備え、走査数変換部２６から転送されてくる画像データをＰＤＰ１に階調表示させるための各サブフィールドでの放電セルの点灯／非点灯を示す２値データの集合であるサブフィールドデータに変換し、一旦サブフィールドメモリに格納する。そして、タイミング発生部２４からのタイミング信号に基づきサブフィールドデータを走査電極駆動回路２１へと出力する。

ＡＰＬ検出部２８は画像データの平均輝度レベルを検出する。駆動部では、検出した平均輝度レベルに基づいて駆動波形を制御するのに用いることができる。
タイミング発生部２４は、垂直同期信号Ｖから一定時間経過した時点でフィールド開始信号を生成し、このフィールド開始信号を起点に各サブフィールドの初期化期間、書き込み期間、維持期間の開始を指示するタイミング信号を生成する。さらに、各期間の開始を指示するタイミング信号を起点としてクロックをカウントすることにより、各駆動回路２１〜２３にパルス発生のタイミングを指示するタイミング信号を生成し、これら各種タイミング信号を各駆動回路２１〜２３に出力する。

そのため、タイミング発生部２４には、各サブフィールドの開始から各パルス立ち上がりまでの時間及びパルス立下りまでの設定時間がクロックＣＬＫの数に換算されて格納されていて、サブフィールドの開始と同時に、時間カウンタＣＴをリセットして、時間カウンタＣＴが各設定時間になると、各駆動回路２１〜２３に、パルスの立ち上がりあるいは立下りの指示をする。

各駆動回路２１〜２３は、公知のドライバＩＣなどを備え、タイミング発生部２４から送られてくるタイミング信号に基づいて以下のようにＰＤＰ１に駆動パルスを印加する。
走査電極駆動回路２１は、タイミング発生部２４から送られてくるタイミング信号に基づいて、走査電極ＳＣＮ1〜nに、振幅Ｖｈ（Ｖ）の走査パルス、振幅Ｖｍ（Ｖ）の維持パルスなどを印加する。

維持電極駆動回路２２は、タイミング発生部２４から送られてくるタイミング信号に基づいて、維持電極ＳＵＳ1〜ＳＵＳｎに、振幅Ｖｍ（Ｖ）の維持パルスなどを印加する。
アドレス電極駆動回路２３は、書き込み期間に、タイミング発生部２４から送られてくるタイミング信号に応じて、アドレス電極Ｄ１〜mの中から、サブフィールドデータに基づいて選択したものにアドレスパルスを印加する。

また後述するように、アドレス電極駆動回路２３は、先行するサブフィールドに維持期間が設けられていない場合には当該サブフィールドの書き込み期間が終了した後、先行するサブフィールドに維持期間が設けられている場合には当該維持期間が終了した後に、初期化期間のランプ波形部分Ｓ1に先行して、タイミング発生部２４から送られてくるタイミング信号に基づいて、アドレス電極Ｄ１〜mに一括してプライミングパルスを印加することによって、プライミング動作を行なう。このプライミングパルスの印加は、初期化期間の初期或は初期化期間の前に行うことが好ましい。

このプライミング動作によって初期化動作を安定して行なうことができる。
以下、実施例１〜７で、プライミング動作に関して詳述する。
〔実施例１〕
図５，図７は、実施例１にかかる駆動波形のタイミングチャートであって、図７では第１Ｓ．Ｆ．の全セル初期化期間３１だけを示している。

本実施例では、第１Ｓ．Ｆ．の全セル初期化期間３１の中で、全セル初期化パルスのランプ波形部分Ｓ1に先行するプライミング期間に、アドレス電極Ｄ1〜mに初期化パルスと同極性のプライミングパルス（電圧Ｖpr）を印加する。
このとき維持電極ＳＵＳ1〜nは、上述したように接地電位０（Ｖ）に保持されるので、アドレス電極Ｄ1〜m側に対して維持電極ＳＵＳ1〜n側が負電圧となる。従って、維持電極ＳＵＳ1〜n付近で、蛍光体層１６と比べて２次電子放出係数の大きい保護層１８から放電空間２０へ電子が放出されてプライミング放電が発生する。

上記プライミングパルスの立下り時点は、ランプ波形部分Ｓ1の開始点ｔ3とほぼ同じか開始点ｔ3よりも前にすることが好ましい。この理由は次の通りである。
初期化パルスのランプ波形部分Ｓ1が印加されているときに、アドレス電極Ｄ1〜mにプライミングパルスが印加されていると、走査電極とアドレス電極との間の電位差が小さくなり、初期化動作による壁電荷形成を十分に行うことができず、後続する書き込み動作を正常におこなえないという不具合が生じ得る。これに対して、プライミングパルスの立下り時点を、ランプ波形部分Ｓ1の開始点ｔ3とほぼ同じか開始点ｔ3よりも前にすれば、走査電極とアドレス電極との間の電位差は初期化動作に所望の電位差に保持される。従って、プライミングパルスの印加によって初期化動作での壁電荷形成が妨げられることがない。

（プライミング放電による効果）
全セル初期化パルスのランプ波形部分で初期化動作がなされるときに、放電空間２０に存在する荷電粒子が乏しいと、弱放電が生じにくく、強放電が生じやすいが、本実施例では、上記のようにランプ波形部分Ｓ1に先立ってプライミング放電を発生させているので、放電空間２０に対して荷電粒子が十分に供給されることで、初期化動作時に弱放電が発生しやすくなる。従って、走査電極とアドレス電極間に強放電が発生するのを抑えるだけでなく、走査電極と維持電極間に強放電が発生するのも抑えることができる。

これによって、全セル初期化期間３１の終了時には、書き込みに適した壁電荷が蓄積されるため、書き込み期間での点灯あるいは非点灯セルの選択不良が抑えられ、画像のチラツキ、ザラツキなどが飛躍的に改善される。
一般的に高精細ＰＤＰでは、放電セルの体積に対する表面積の割合が大きいので、壁面での荷電粒子の再吸収および弾性衝突が大きくなり、初期化期間前に放電セル内部の荷電粒子数が少なくなるため、初期化パルスを印加するときに走査電極と維持電極間で強放電が発生しやすい。またキセノン分圧が高いＰＤＰにおいても強電界のために強放電が発生しやすくなる。従って特に高精細ＰＤＰやキセノン分圧が高いＰＤＰにおいては、上記のように強放電を抑えることで画質向上の効果が大きい。

また、仮に初期化パルスが印加される走査電極ＳＣＮ1〜nと維持電極ＳＵＳ1〜nとの間でプライミング放電を発生させた場合には、プライミング放電自体が強放電になりやすいけれども、本実施例では、維持電極ＳＵＳ1〜nとアドレス電極Ｄ1〜mとの間でプライミング放電が発生するので、走査電極ＳＣＮ1〜nはプライミング放電に直接関与しない。従って、プライミング放電自体が強放電になりにくい。

プライミングパルスの電圧Ｖprは、アドレスパルスの電圧Ｖwと同じ大きさにしてもよいが、電圧Ｖwとは別個に、プライミング放電に適した範囲内に設定することが好ましい。
プライミングパルスの電圧Ｖprの大きさとしては、維持電極ＳＵＳ１〜ｎとアドレス電極Ｄ1〜mとの間で放電が開始する閾値電圧以上に設定することが、プライミング放電を確実に発生させる上で好ましい。

一方、プライミングパルスの電圧Ｖprを０．１Ｖｆ以上Ｖｆ未満（ただしＶｆは、走査電極ＳＣＮ1〜nと、維持電極ＳＵＳ1〜n及びアドレス電極Ｄ1〜mのいずれかとの間で放電が開始する閾値電圧）に設定すれば、プライミング放電に伴う発光が抑えられるので、コントラスト比を良好にすることができる。特に、プライミングパルスの電圧Ｖprを０．５Ｖｆ以上Ｖｆ未満に設定すれば、プライミング動作に伴う発光を抑える効果と、プライミング動作による強放電抑止効果の両方が期待できる。

また、プライミングパルスの電圧Ｖprの大きさは、全セル初期化期間３１に、走査電極ＳＣＮ1〜nに印加される電圧の最大値をＶmax，最小値をＶminとするとき、Ｖmin以上Ｖmax以下（Ｖmin≦Ｖpr≦Ｖmax）に設定することが好ましい。
ここでは、図７からわかるようにＶmax＝Ｖh、Ｖmin＝Ｖbtであるから、電圧ＶprをＶbt以上Ｖh以下（Ｖbt≦Ｖpr≦Ｖh）に設定することが好ましい。

（プライミングパルスによる効果の確認実験）
本実施例のようにプライミングパルスを印加する駆動方法と、プライミングパルスを印加しない従来例１の駆動方法とで、以下のようにして、強放電の発生しやすさを比較した。
ＰＤＰ駆動時に、初期化パルスの電圧変化の傾きを変えて、強放電が発生するか否かをＡＰＤと目視の両方により判定した。

パネルを構成する保護層の材料組成や電極配置を変えて、書き込み動作時の放電開始時間の統計的ばらつき時間Ｔsを変化させ、統計的ばらつき時間Ｔsに対して効果確認実験を行った。
「電圧の傾き」は、電極にかかる電圧の時間的変化であって、この電圧の傾きはｐ型半導体、ＭＯＳＦＥＴおよびボリューム抵抗を組み合わせた回路構成によって調節する。

ＡＰＤによる放電形態の測定は、光信号の受信部として利用されている近赤外線用のフォトダイオード（以下、ＡＰＤを記載する）を用いて、キセノンの励起状態間の遷移で放射される近赤外線の発生量を測定することによって、初期化期間および消去期間における放電形態を測定した。
この測定によって、発生する放電の形態が、弱放電か強放電かを確認することができる。

また、消灯時に強放電が発生すると可視光の発光が強くなるので、放電の形態（強弱）は目視でも確認できる。
図１３は、全セル初期化期間において正常に弱放電が発生した時のＡＰＤ出力波形の一例を示す。
図１３において、全セル初期化期間中の時間帯Ｔ１では、放電空間２０内の電位差が放電開始の電位差よりも高くなり、また、時間帯Ｔ２では、走査電極の印加電圧が正電圧から負電圧に入れ替わり、時間帯Ｔ１で蓄積された壁電荷のうち余分な壁電荷が取り除かれるが、図１３のようなＡＰＤ出力波形によれば、時間的に急激な電離増倍はなく、緩やかに進展する弱放電が安定して起こっていることがわかる。

図１４は、全セル初期化期間において強放電が発生した時のＡＰＤ出力波形の一例を示す。
図１４に示すＡＰＤ出力波形によれば、全セル初期化期間中の時間帯Ｔ３で、時間的に急激な電離増倍が進展してしまい、強放電が発生していることがわかる。また、時間帯Ｔ４でも、時間帯Ｔ３で蓄積された過剰な壁電荷により、走査電極の電圧が最高電圧から下がったとき、あるいは負電圧がかかったときに強放電が発生していることがわかる。

上記の方法で、放電の強弱をＡＰＤによりモニタリングしながら、ボリューム抵抗によって電圧傾きを変化させ、強放電と弱放電の切り替わる傾きを限界傾きとした。
「限界傾き」は、強放電の起こしやすさの指標となり、限界傾きが大きい場合には、強放電が発生しにくく、限界傾きが小さい場合には強放電が発生しやすいことを意味する。
図２０には、従来例１と実施例１の駆動方法において、初期化動作のランプ電圧の限界傾きを測定した結果を示しており、放電開始時間の統計的ばらつき時間Ｔsごとに限界傾きをプロットしている。

図２０の結果から、従来例１の場合、放電開始時間の統計的ばらつき時間Ｔｓが大きいものでは、限界傾きは小さいが、一方、実施例１では、統計的ばらつき時間Ｔｓに関わらず、限界傾きは大きく、従来例１と比較すると傾き限界が１０倍以上となっていることがわかる。
この結果から以下のように考察される。

一般的に統計的ばらつき時間Ｔｓは、強放電を起こす確率と関係があり、統計的ばらつき時間Ｔｓが大きいと強放電を起こす確率は高くなる。すなわち、放電開始時間の統計的ばらつき時間Ｔｓは、放電空間２０を取り囲む材料や電極配置に依存し、放電空間２０を取り囲む材料の表面から放電空間２０に供給される電子が不十分な場合、放電空間２０内部にて電子数密度が不十分となり、強い電界がかかる領域が時間的にも空間的にもまばらに発生する。それによって、急激な電離増倍が不規則に発生しやすくなるので、放電開始時間の統計的ばらつき時間Ｔｓが大きくなるが、強放電を起こす確率はさらに高くなる。

これに対して本実施例の駆動方法では、初期化動作の前にプライミングパルスを印加することによって、放電空間２０内部にて電子数密度が増えるため、強放電を起こす確率が低く抑えられていると考えられる。
（プライミングパルスを印加する駆動部の構成）
第１Ｓ．Ｆ．で、上記のようにプライミング期間（t2〜t3）に電圧Ｖprのプライミングパルスを発生させる回路部分について、その具体例を説明する。

図２２は、プライミングパルスを発生させる回路の一例を示す図であり、図２３は、その動作を説明するタイミングチャートである。
タイミング発生部２４は、第１Ｓ．Ｆ.では、図２２に示す回路を用いて、プライミングパルスを発生させる。
図２２に示すように、この回路は、所定の時定数のパルスを発生するワンショットマルチＭ１、アンド回路Ａ１，Ａ２，Ａ３、カウンタＣＴ１，ＣＴ２、フリップフロップ回路ＦＦを備えている。ワンショットマルチＭ１には、垂直同期信号Ｖsyncが入力される。ここでは各映像フィールドは垂直同期信号Ｖsyncを起点として開始すると想定し、垂直同期信号ＶsyncによってワンショットマルチＭ１のパルスが立ち上がることとする。ただし、第１Ｓ．Ｆ．の開始時点が垂直同期信号Ｖsyncより遅れる場合、その遅延量に相当する遅延回路を介して同期信号ＶsyncをワンショットマルチＭ１に与えても良い。ワンショットマルチＭ１の時定数は、１フィールドの時間以内で適当な時間に設定すればよく、通常は第１Ｓ．Ｆ．の時間程度に設定する。

図２３において、Ｐ１はワンショットマルチＭ１が発生するパルスを示し、ＣＬＫはクロックパルスを示し、Ｖsyncは垂直同期信号を示している。
このような構成の回路において、アンド回路Ａ１，Ａ２は、ワンショットマルチＭ１がパルスＰ１を発生しており且つカウンタＣＴ１，ＣＴ２がそれぞれの最大カウント数をカウントするまではゲートを開き、クロックパルスをカウンタＣＴ１，ＣＴ２に供給する。

カウンタＣＴ１の最大カウント数（以下「第１設定値」という）は、アンド回路Ａのゲートが開いてから、プライミングパルスの立ち上がり時ｔ2までの時間に相当するカウント数に設定され、カウンタＣＴ２の最大カウント数（以下「第２設定値」という）は、アンド回路Ａ２のゲートが開いてから、プライミングパルスの立ち下がり時ｔ3までの時間に相当するカウント数に設定されている。

カウンタＣＴ１のカウント数が第１設定値に達すると、カウンタＣＴ１の出力がＨレベルに転じ、フリップフロップＦＦをセットする。一方、カウンタＣＴ２のカウント数が第２設定値に達すると、カウンタＣＴ２の出力がＨレベルに転じ、フリップフロップＦＦをリセットする。
この結果、フリップフロップＦＦのＱ端子からの出力は、カウンタＣＴ１が第１の設定値に達した後、カウンタＣＴ２が第２の設定値に達するまでの間だけ立ち上がっているので、時刻ｔ2に立ち上がり時刻ｔ3で立ち下がるプライミングパルス（電圧Ｖpr）が形成される。

カウンタＣＴ１，ＣＴ２のカウント数が各設定値に達して、カウンタＣＴ１，ＣＴ２の出力がＨレベルに転ずると、アンド回路Ａ１，Ａ２の入力がＬレベルに転じるため、アンドゲートを閉じる。そのため、カウンタＣＴ１，ＣＴ２へのクロック供給は絶たれ、各カウンタのカウント数は設定値のまま保持される。しかし、やがてプライミングパルスが立ち下がり、更にワンショットマルチＭ１のパルスが立ち下がると、アンド回路Ａ３の出力がＨレベルに転じ、各カウンタＣＴ１，ＣＴ２のリセット端子に加えられる。この結果、各カウンタＣＴ１，ＣＴ２がリセットされ、カウント数をゼロとする。

この状態は、次の垂直同期信号Ｖsyncが立ち上がるまでに完了するので、次の垂直同期信号Ｖsyncが到来すると、再び上記と同様な動作を繰り返し、フリップフロップＦＦからプライミングパルスが出力されることとなる
次に図１５，１６を参照しながら、アドレス電極Ｄ1〜mに対して、書き込み期間にはアドレスパルス（電圧Ｖw）を印加し、プライミング期間には、電圧Ｖwとは別の電圧Ｖprでプライミングパルスを印加するためのアドレス電極駆動回路２３の構成について説明する。

図１５，１６は、アドレス電極駆動回路２３の構成を示す図であって、２種類の電源ＰＷ１（電圧Ｖw），ＰＷ２（電圧Ｖpr）を備え、各々別系統で出力を制御することによって、電圧Ｖwと電圧Ｖprでアドレス電極Ｄ1〜mに出力できるようになっている。
図１５に示す回路では、電源端子（Ｖｗ）とグラウンド０（Ｖ）との間に、ハイサイドスイッチング素子Ｔａおよびローサイドスイッチング素子Ｔｂを直列に接続し、保護用の２個のダイオードのうちハイサイドスイッチング素子に並列の保護ダイオードＤｂを取り外し、電源ＰＷ２から電源ＰＷ１への逆流防止用の保護ダイオードＤａが介挿されているアドレス電極駆動回路部ＤＤを備え、制御端子Ｈで、ハイサイドスイッチング素子Ｔａを制御し、制御端子Ｌ１でローサイドスイッチング素子Ｔｂを制御するようになっている。

アドレス電極駆動回路部ＤＤは、従来からＰＤＰに用いられているアドレス電極駆動回路と同様であって、サブフィールド変換部２７からのサブフィールドデータが入力され、アドレス電極Ｄ１〜mの中からサブフィールドデータに基づいて選択したものにアドレスパルスＶwを電源ＰＷ1により印加する。
そして、このアドレス電極駆動回路部ＤＤに対して、その出力端子Ｖoutの前に、プライミング動作をおこなう電圧Ｖprを出力する電源ＰＷ２と、その出力を制御するスイッチング素子Ｔｃを付加した回路構成である。

このようなアドレス電極駆動回路２３において、書き込み期間においては、制御端子ＳＷでスイッチング素子ＴｃをＯＦＦにした状態で、アドレス電極駆動回路部ＤＤにおいて、ハイサイドスイッチング素子Ｔａとローサイドスイッチング素子ＴｂのＯＮ／ＯＦＦ動作によって、アドレス電極に電圧Ｖwのアドレスパルスを印加する。
一方、プライミング期間には、ハイサイドスイッチング素子Ｔａとローサイドスイッチング素子ＴｂをＯＦＦにした状態で、スイッチング素子ＴｃをＯＮすることにより電圧Ｖprのプライミングパルスを印加にする。

図１６は、アドレス電極駆動回路部ＤＤのローサイドを、接地電位０（Ｖ）から電圧Ｖw分だけ棚上げする回路構成である。
この回路では、電圧Ｖｐｒとグランド０（Ｖ）との間に、ハイサイドスイッチング素子Ｔａおよびローサイドスイッチング素子Ｔｂを直列に接続した組み合わせ回路Ａを備え、組み合わせ回路Ａの出力端子と電源ＰＷ１との間に、チャージポンプ用のコンデンサーＣ、接地電位棚上げのタイミング調整用スイッチング素子Ｔｃおよび逆流防止用のダイオードＤａを備えた組み合わせ回路Ｂが介挿されている。チャージポンプ用コンデンサーＣは一例であり、電圧Ｖｗを安定して出力するための回路、たとえばＤＣ−ＤＣコンバーターであってもよい。

組み合わせ回路Ａの出力をアドレス電極駆動回路ＤＤのローサイドへ、組み合わせ回路Ｂの出力をアドレス電極駆動回路ＤＤのハイサイドに接続する。
このようなアドレス電極駆動回路２３において、書き込み期間には、組み合わせ回路Ａのローサイドスイッチング素子ＴｂをＯＮにした状態で、アドレス電極に電圧Ｖwのアドレスパルスを印加するための制御をアドレス電極駆動回路部ＤＤによりおこなう。一方、プライミング期間には、組み合わせ回路Ａのローサイドスイッチング素子ＴｂをＯＦＦ、アドレス電極駆動回路部ＤＤのハイサイドに接続されているスイッチング素子ＴｃをＯＦＦした状態で、組み合わせ回路Ａのハイサイドスイッチング素子ＴａをＯＮし、アドレス電極駆動回路部ＤＤのローサイド接地電位が安定した後に、スイッチング素子ＴｃをＯＮすることにより電圧Ｖpr分の重畳をおこない、電圧Ｖｗ＋Ｖｐｒのプライミングパルスを印加する。

また、本実施例では、プライミング期間３５において、維持電極ＳＵＳ1〜nを接地電位０（Ｖ）にし、アドレス電極Ｄ1〜mに正電圧Ｖprを印加することによってプライミング放電を行なったが、アドレス電極Ｄ1〜mおよび維持電極ＳＵＳ1〜nに電圧を印加する形態はこれに限定されることはなく、プライミング期間３５において、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間で、放電空間に荷電粒子を供給できる電位差を形成することができれば、同様の効果を奏する。

また、プライミング期間３５において、維持電極ＳＵＳ1〜nを接地電位０（Ｖ）にし、アドレス電極Ｄ1〜mをフローティングにしてもよい。図７に示されるようにプライミング期間３５には走査電極ＳＣＮ1〜nに正電圧Ｖａ（Ｖ）が印加されているので、フローティング状態になっているアドレス電極Ｄ1〜mも正電位となり、維持電極ＳＵＳ1〜nとの間に電位差が形成されるので、プライミング放電を発生させることができる。

このように電極をフローティングにする方法を用いてプライミング放電を発生させれば、プライミングパルスを印加しなくてもよいので、消費電力の増加を抑えることができる。
〔実施例２〕
図８に示すように本実施例では、実施例１と同様に、プライミング期間３５において、アドレス電極Ｄ1〜mに正電圧Ｖprのプライミングパルスを印加するが、プライミング期間３５より前に存在する任意のＳＦ（直前のＳ．Ｆでもよいし２つ前、３つ前のＳ．Ｆ．でもよい。）において、初期化パルスの最低電圧を低く（負電圧の絶対値｜Ｖbt｜を大きく）設定している。

〔実施例３〕
図９は、実施例３にかかる駆動波形のタイミングチャートであって、全セル初期化期間３１付近だけを示している。
本実施例の駆動方法では、前のＴＶフィールドが終了して１ＴＶフィールドが開始される時点ｔ11から、第１Ｓ．Ｆ．の全セル初期化期間の開始点ｔ14までにプライミング期間３５（ｔ12〜ｔ13）を設け、そのプライミング期間３５に、アドレス電極Ｄ1〜mに正電圧Ｖpr1のプライミングパルス、維持電極ＳＵＳ1〜nに負電圧Ｖpr2のプライミングパルスを印加することによって、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間に電圧（Ｖpr1−Ｖpr2）を形成して、プライミング放電を行なう。

図９に示すように、プライミング期間３５において、アドレス電極Ｄ1〜mに正電圧（Ｖpr1）のプライミングパルスを印加するとともに、維持電極ＳＵＳ1〜nに負電圧（Ｖpr2）のプライミングパルスを印加してもよい。
本実施例では、フィールド開始時点ｔ11において、すべての維持電極ＳＵＳ1〜nを正電位Ｖｅから接地電位０（Ｖ）に下げる。そして、プライミング期間開始時点ｔ12で、すべてのアドレス電極Ｄ1〜mの電位を接地電位０（Ｖ）から正電位Ｖpr1に上げる。それとともに、すべての維持電極ＳＵＳ1〜nに対して、接地電位０Ｖから負電位Ｖpr2に下降する電圧を印加する。そして、プライミング期間終了時点ｔ13で、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nの電位を接地電位０（Ｖ）にもどす。

これによって、走査電極ＳＣＮ1〜nに初期化パルスが印加される前のプライミング期間３５に、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間で、電圧（Ｖpr1−Ｖpr2）が形成されて、プライミング放電が発生する。
実施例３の駆動方法による効果は、実施例１で説明したとおりであるが、本実施形態では、プライミング期間にアドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間に形成される電圧Ｐrは（Ｖpr1−Ｖpr2）であって、｜Ｐr｜＝｜Ｖpr1｜＋｜Ｖpr2｜となるので、アドレス電極と維持電極の各々に印加するプライミングパルスの電圧は小さくても、アドレス電極と維持電極との間に大きな電圧を形成できる。

プライミングパルスの正電圧Ｖpr1および負電圧Ｖpr2は、電圧（Ｖpr1−Ｖpr2）が、維持電極ＳＵＳ１〜ｎとアドレス電極Ｄ1〜mとの間で放電が開始する閾値電圧以上になるように設定することが、プライミング放電を確実に発生させる上で好ましい。
一方、電圧（Ｖpr1−Ｖpr2）が０．１Ｖｆ以上Ｖｆ未満（ただしＶｆは、走査電極ＳＣＮ1〜nと、維持電極ＳＵＳ1〜n及びアドレス電極Ｄ1〜mのいずれかとの間で放電が開始する閾値電圧）となるように設定すれば、プライミング放電に伴う発光が抑えられるので、コントラスト比を良好にすることができる。
（プライミングパルスを印加する駆動部の構成）
維持電極ＳＵＳ1〜nに対して、維持期間に正電圧Ｖmの維持パルスを印加し、プライミング期間には、負電圧Ｖpr2のプライミングパルスを印加するための維持電極駆動回路２２の構成について、図１７〜１９を参照しながら説明する。

図１７〜１９に示す回路はいずれも、実施例３にかかる維持電極駆動回路の一例を示す図であって、各維持電極駆動回路は、正極製の維持パルスを出力するための電源ＰＷ１（正電圧Ｖm）と、負極性のプライミングパルスを出力するための電源ＰＷ２（負電圧Ｖpr2）を備えている。
図１７に示す回路では、電源ＰＷ１（Ｖm）とグラウンド端子との間に、ハイサイドスイッチング素子Ｔａおよびローサイドスイッチング素子Ｔｂを直列に接続した回路Ｅを備え、この回路Ｅの出力端子と電源ＰＷ２（Ｖpr2）との間に、ハイサイドスイッチング素子Ｔcおよびローサイドスイッチング素子Ｔdを直列に接続した回路Ｆが接続されている。

この維持電極駆動回路において、維持期間には、分離回路Ｆのハイサイドスイッチング素子ＴcをＯＮ、ローサイドスイッチング素子ＴdをＯＦＦにした状態で、回路Ｅのハイサイドスイッチング素子Ｔａとローサイドスイッチング素子Ｔｂを交互にＯＮ／ＯＦＦすることによって、振幅Ｖm（Ｖ）の維持パルスを印加する。
一方、プライミング期間３５には、回路Ｅのハイサイドスイッチング素子ＴａをＯＦＦ、ローサイドスイッチング素子ＴｂをＯＮにした状態で、分離回路Ｆのスイッチング素子Ｔc，Ｔdを制御することによって、負電圧プライミングパルスを出力する。

この動作によって、維持電極ＳＵＳ1〜nに対して、維持期間には正極性の維持パルスを印加し、プライミング期間には負極性のプライミングパルスを印加することができる。
図１８に示す回路は、維持パルス（電圧Ｖm）を出力する回路Ｅを備え、その出力端子Ｖoutと電源Ｖprとの間にスイッチング素子ＴcとダイオードＤｃを介挿させた構成である。

この維持電極駆動回路では、維持期間には、スイッチング素子ＴcをＯＦＦにした状態で、回路Ｅのハイサイドスイッチング素子Ｔａとローサイドスイッチング素子Ｔｂを交互にＯＮ／ＯＦＦすることによって、振幅Ｖｍ（Ｖ）の維持パルスを印加する。
一方、プライミング期間３５には、回路Ｅのハイサイドスイッチング素子Ｔａ、ローサイドスイッチング素子ＴｂともＯＦＦにした状態で、分離回路Ｆのスイッチング素子Ｔc，Ｔdを制御することによって、負電圧プライミングパルスを出力する。

この動作によって、維持電極ＳＵＳ1〜nに対して、維持期間には正極性の維持パルスを印加し、プライミング期間には負極性のプライミングパルスを印加することができる。
図１９に示す回路は、グラウンド端子０（Ｖ）と電源ＰＷ４（負電圧Ｖpr2）との間に、ハイサイドスイッチング素子Ｔcおよびローサイドスイッチング素子Ｔdを直列に接続した回路Ｆを備え、その出力端子と電源Ｖmとの間に、ハイサイドスイッチング素子Ｔａおよびローサイドスイッチング素子Ｔｂを直列に接続した回路Ｅを直列接続させた構成である。

この維持電極駆動回路において、維持期間には、回路Ｆのハイサイドスイッチング素子ＴａをＯＮ、ローサイドスイッチング素子ＴbをＯＦＦにした状態で、回路Ｅのハイサイドスイッチング素子Ｔｃとローサイドスイッチング素子Ｔｄを交互にＯＮすることによって、振幅Ｖｍ（Ｖ）の維持パルスを印加する。
一方、プライミング期間３５には、回路Ｅのハイサイドスイッチング素子ＴｃをＯＦＦ、ローサイドスイッチング素子ＴｄをＯＮにした状態で、回路Ｆにおけるスイッチング素子Ｔc，Ｔdを制御することによって、負電圧プライミングパルスを出力する。

この動作によって、維持電極ＳＵＳ1〜nに対して、維持期間には正極性の維持パルスを印加し、プライミング期間には負極性のプライミングパルスを印加することができる。
〔実施例４〕
図１０は実施例４にかかる駆動波形のタイミングチャートであって、上記実施例３と同様であるが、プライミング期間３５において、維持電極ＳＵＳ1〜nに対して、接地電位０Ｖから緩やかに下降するランプ電圧を印加している。

図は省略するが、プライミング期間３５にランプ電圧を印加するために、上記図１７の回路Ｆにおいて、ランプ波形で負電圧Ｖpr2まで出力を下降させるために、制御端子Ｌ２にランプ回路を接続しておけばよい。
本実施例では、上記実施例３の効果に加えて、プライミング期間において、維持電極ＳＵＳ1〜nに印加するパルスをランプ波形とする（アドレス電極Ｄ1〜mを正電圧Ｖpr1に保持しながら、維持電極ＳＵＳ1〜nを接地電位０Ｖから負電位Ｖpr2まで緩やかに下降させている）ことによって、プライミング放電による発光が抑えられ、コントラスト比を良好に保つことができる。

また、プライミングパルスの開始時にランプ波形を設けるだけでなく、プライミング放電後の急激な電圧変化による誤放電を抑制するために、プライミングパルスの終了時に緩やかに戻るランプ波形を設けてもよい。
〔実施例５〕
本実施例では、２番目以降のＳ．Ｆ．において、直前のＳ．Ｆ．の書き込み期間が終了した後、当該Ｓ．Ｆ．の選択初期化パルスのランプ波形部分が開始する前に、アドレス電極Ｄ1〜mに、正電圧Ｖprのプライミングパルスを印加することによって、プライミング動作を行なう。

図１１は実施例５にかかる駆動波形のタイミングチャートであって、１ＴＶフィールドの中で、１番目の第１Ｓ．Ｆから２番目の第２Ｓ．Ｆの途中までを示している。
図１１に示される実施例５では、第２Ｓ．Ｆの選択初期化期間３６において、走査電極ＳＣＮ１〜nには、電圧Ｖq（Ｖ）から電圧Ｖbt（Ｖ）に向かって緩やかに下降するランプ波形部分Ｓ3（ｔ24〜ｔ25）を有する選択初期化パルスが印加され、維持電極ＳＵＳ1〜nは電圧Ｖh（Ｖ）に、アドレス電極Ｄ1〜mは接地電位０（Ｖ）に保持される。

この選択初期化パルスによって、第１Ｓ．Ｆ．で維持放電を行った放電セルでは、選択的に微弱な初期化放電が発生して、書込み動作に適した壁電荷に調整される。
さらに、第１Ｓ．Ｆ．の消去期間３４に続く第２Ｓ．Ｆ．が始まる時点ｔ21から、選択初期化期間３６のランプ波形部分Ｓ3開始時点ｔ24までの間に、プライミング期間３５が設定されており、そのプライミング期間３５には、アドレス電極Ｄ1〜mに、正電圧Ｖprのプライミングパルスを印加するとともに、維持電極ＳＵＳ1〜nの電位を、正電圧Ｖrから０Ｖに下げる。これによって、プライミング期間３５には、維持電極ＳＵＳ1〜nに対してアドレス電極Ｄ1〜mの電圧がＶprとなり、プライミング放電が発生する。

なお、本実施例にかかるプライミングパルスを印加する駆動部には、上記実施例１で説明したものと同様のものを用いればよい。
（本実施例の駆動方法による効果）
本実施例でも、基本的には実施例１で説明した全セル初期化の場合と同様の効果を奏する。

すなわち、選択初期化期間３６のランプ波形部分の前に、プライミング放電を発生させると、上記実施例１で説明したのと同様、放電空間２０に対して荷電粒子が十分に供給されるので、初期化動作時に弱放電が発生しやすくなる。従って、走査電極とアドレス電極間に強放電が発生するのを抑えるだけでなく、走査電極と維持電極間に強放電が発生するのも抑えることができる。

それによって、選択初期化期間３６の終了時には、各放電セルに書き込みに適した壁電荷が蓄積されるため、書き込み期間での点灯あるいは非点灯セルの選択不良が抑えられ、画像のチラツキ、ザラツキなどが飛躍的に改善される。特に高精細ＰＤＰにおいては、強放電を抑えることで得られる効果は大きい。
また、本実施例では、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間でプライミング放電が発生するので、走査電極ＳＣＮ1〜nはプライミング放電に直接関与しない。従って、プライミング放電自体も強放電になりにくい。

本実施例でも、プライミングパルスの電圧Ｖprの大きさは、維持電極ＳＵＳ1〜nとアドレス電極Ｄ1〜mとの間で放電が開始する閾値電圧以上に設定することが、プライミング放電を確実に発生させる上で好ましい。
一方、プライミングパルスの電圧Ｖprを０．１Ｖｆ以上Ｖｆ未満（ただしＶｆは、走査電極ＳＣＮ1〜nと、維持電極ＳＵＳ1〜n及びアドレス電極Ｄ1〜mのいずれかとの間で放電が開始する閾値電圧）に設定すれば、プライミング放電に伴う発光が抑えられるので、コントラスト比を良好にすることができる。

また、プライミングパルスの電圧Ｖprの大きさは、選択初期化期間３６に、走査電極ＳＣＮ1〜nに印加される電圧の最大値をＶmax，最小値をＶmin（＝Ｖbt）とするとき、Ｖmin以上Ｖmax以下（Ｖmin≦Ｖpr≦Ｖmax）に設定することが好ましい。
なお、本実施例でも、上記実施例１で説明したように、プライミング期間３５において、アドレス電極Ｄ1〜mをフローティングにしてもよい。プライミング期間３５には走査電極ＳＣＮ1〜nに正電圧Ｖq（Ｖ）が印加されているので、フローティング状態になっているアドレス電極Ｄ1〜mも正電位となり、維持電極ＳＵＳ1〜nとの間に電位差が形成されるので、プライミング放電を発生させることができる。

また、ここでは第２Ｓ．Ｆ．について説明したが、２番目以降のいずれのＳ．Ｆ．においても、選択初期化パルスのランプ波形部分Ｓ3が開始する前に、プライミングパルスを印加することによって、同様に強放電抑制効果が得られる。
また図１１のチャートでは、第１Ｓ．Ｆ．においてアドレス電極Ｄ1〜mにプライミングパルスが印加されていないが、実施例１〜４で説明したように第１Ｓ．Ｆ．においても、プライミングパルスを印加することよって、全セル初期化期間３１に強放電が発生するのを抑えることが好ましい。

〔実施例６〕
上記実施例５では、プライミング期間３５は、直前のＳ．Ｆ．の消去期間３４が終了した後に設定したが、直前のＳ．Ｆ．で放電空間２０に形成された電荷を消去する消去動作中あるいは消去動作前にプライミングパルスを印加してもよい。
図１２は実施例６にかかる駆動波形のタイミングチャートである。

本実施例では、第２Ｓ．Ｆ．において、選択初期化期間３６における電圧Ｖq（Ｖ）から電圧Ｖbt（Ｖ）に向かって緩やかに下降するランプ波形部分の前に、ランプ波形で消去を行なう消去期間３４が設けられている。そして、この消極期間３４の直前にプライミング期間３５が設けられている。そのプライミング期間３５に、アドレス電極Ｄ1〜mに、正電圧Ｖprのプライミングパルスを印加することによって、維持電極ＳＵＳ1〜nに対してアドレス電極Ｄ1〜mの電圧がＶprとなり、プライミング放電が発生する。

これによって、上記実施例５で説明したのと同様の効果を奏する。
〔変形例など〕
上記実施例１〜６のように、初期化パルスが印加される走査電極ＳＣＮ1〜n以外、すなわち維持電極ＳＵＳ1〜nとアドレス電極Ｄ1〜mとの間でプライミング放電を発生させることが望ましいが、必ずしも維持電極ＳＵＳ1〜nとアドレス電極Ｄ1〜mとの間だけに限られるのではなく、維持電極ＳＵＳ1〜nとアドレス電極Ｄ1〜mとの間に主としてプライミング放電を発生させるのに加えて、走査電極ＳＣＮ1〜nとアドレス電極Ｄ1〜mとの間、走査電極ＳＣＮ1〜nと維持電極ＳＵＳ1〜nとの間にもプライミング放電を発生させてもよい。

このように放電に関与する電極が異なっても、放電空間に荷電粒子を供給できる電位差を形成してプライミング放電を発生させれば、同様の効果が期待できる。
また、アドレス電極Ｄ1〜mおよび維持電極ＳＵＳ1〜nに電圧を印加する形態は上記実施例で説明したものに限定されることはなく、プライミング期間３５において、アドレス電極Ｄ1〜mと維持電極ＳＵＳ1〜nとの間で、放電空間に荷電粒子を供給できる電位差を形成することができれば、同様の効果を奏する。

以上、面放電型ＰＤＰを駆動する方法について説明したが、本発明にかかる駆動方法は、面放電型に限らず、隔壁間に対向電極を形成した対向放電型ＰＤＰに対しても適用でき、同様の効果が期待できる。

本発明は、ＰＤＰ駆動方法および駆動装置において、初期化動作の前のプライミング動作よって、初期化動作での強放電発生をなくすことができ、良好な画質で画像表示させることができるので、テレビなどの画像表示装置に有用である。特に、高精細のＰＤＰあるいはキセノン分圧の高いＰＤＰに適用するときに得られる効果が大きいので、フルスペックハイビジョン用のＰＤＰや高発光効率のＰＤＰに適している。

実施の形態にかかるＰＤＰの要部を示す斜視図である。 実施の形態にかかるＰＤＰの電極配線図である。 実施の形態にかかるＰＤＰ装置構成を示すブロック図である。 ＰＤＰ駆動法における１ＴＶフィールドのサブフィールド構成図である。 実施例１にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートである。 従来技術にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートである。 実施例１にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートおよびＡＰＤ波形である。 実施例２にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートである。 実施例３にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートおよびＡＰＤ波形である。 実施例４にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートおよびＡＰＤ波形である。 実施例５にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートである。 実施例６にかかる駆動方法で各電極に印加する駆動電圧のタイミングチャートである。 全セル初期化期間に走査電極に印加する駆動波形および正常に弱放電が発生した時のＡＰＤ出力波形である。 全セル初期化期間に走査電極に印加する駆動波形および強放電発生した時のＡＰＤ出力波形である。 実施例１にかかる駆動波形を出力するためのアドレス電極駆動回路の一例を示す図である。 実施例１にかかる駆動波形を出力するためのアドレス電極駆動回路の一例を示す図である。 実施例３にかかる駆動波形を出力するための維持電極駆動回路の一例を示す図である。 実施例３にかかる駆動波形を出力するための維持電極駆動回路の一例を示す図である。 実施例３にかかる駆動波形を出力するための維持電極駆動回路の一例を示す図である。 従来例１と実施例１の駆動方法において、放電開始時間の統計的ばらつき時間Ｔｓごとに、初期化動作のランプ電圧の限界傾きを示す図である。 初期化期間において用いる電圧波形の例を示す図である。 プライミングパルスを発生させる回路の一例を示す図である。 上記回路の動作を説明するタイミングチャートである。

符号の説明

１ ＰＤＰ
ＰＡ１ 前面パネル
ＰＡ２ 背面パネル
ＳＵＳ1〜n 維持電極
ＳＣＮ1〜n 走査電極
Ｄ1〜m アドレス電極
１１ 前面ガラス基板
１２ 背面ガラス基板
１３ 保護層
１５ 隔壁
１６ 蛍光体層
１７ 誘電体ガラス層
１８ 保護層
２０ 放電空間
２１ 走査電極駆動回路
２２ 維持電極駆動回路
２３ アドレス電極駆動回路
２４ タイミング発生部
３１ 全セル初期化期間
３２ 書き込み期間
３３ 維持期間
３４ 消去期間
３５ プライミング期間
３６ 選択初期化期間

Claims (1)

1. 互いに平行に配置された１本以上の走査電極および維持電極を有する第１基板と、前記走査電極および前記維持電極と直交するように配置された１本以上のアドレス電極を有する第２基板とが、前記両電極どうしが対向するよう配置され、対向する電極間に放電ガスが封入されたプラズマディスプレイパネルを、
   １ＴＶフィールドが複数のサブフィールドで構成され、当該複数のサブフィールドを構成するサブフィールドは、初期化期間と書き込み期間と維持期間を有する方式で駆動することによって画像表示する駆動方法であって、
   前記複数のサブフィールドの少なくとも１つにおいて、
   初期化期間に、前記走査電極に、前半に電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下で上昇する傾斜部分、後半に電圧変化率が０．１Ｖ／μｓｅｃ以上１０Ｖ／μｓｅｃ以下で下降する傾斜部分を有する初期化パルスを印加し、
   当該初期化期間に先行するサブフィールドにおける維持期間の後、前記初期化パルスの傾斜部が開始される前に、前記走査電極に正電圧が印加され且つ前記維持電極が接地されている状態で、前記アドレス電極を接地された状態からフローティングにすることにより、維持電極とアドレス電極間でプライミング放電を発生させ、初期化期間における初期化放電を安定化させることを特徴とするプラズマディスプレイパネルの駆動方法。

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