JP4385729B2 - キャパシタ素子内蔵多層回路板及びその製造方法 - Google Patents

Description

本発明は、多層回路板内にキャパシタ素子を組込んだキャパシタ素子内蔵多層回路板、及びこのキャパシタ素子内蔵多層回路板の製造方法に関する。

電子機器の小型化、高密度化、高性能化が進んでいる。そして、電子機器内に組込まれる多層回路板も小型化、高密度化、高速化の要求が高まっており、それらの要求を満たした多層回路板が求められている。

この多層回路板の小型化の一手法として、多層回路板内にキャパシタ素子を形成する手法が実用化されている。すなわち、多層回路板内部に誘電体層を設け、その誘電体層の両面に電極を形成する。キャパシタ素子の容量は、概略、誘電体層を挟む各電極の面積と、誘電体層の誘電率と、電極間距離とで定まる。

このようなキャパシタ素子を内蔵したキャパシタ素子内蔵多層回路板は、例えば、図５の断面図に示すように構成されている。絶縁基材１１の上面及び下面にそれぞれ配線層１２ａ、１２ｂが形成されて回路基板１０を構成する。なお、この回路基板１０には、上下の各配線層１２ａ、１２ｂを導通するスルーホール１４が形成されている。

この回路基板１０の上面に絶縁層１３が形成され、この絶縁層１３の上面に、キャパシタ素子２０ａ、２０ｂの下部電極１５ａ、１５ｂ、及び配線層１６が形成されている。絶縁層１３の上下に存在する配線層１６、１２ａはフィルドビア１７で導通している。下部電極１５ａ、１５ｂ、及び配線層１６の上面に、この下部電極１５ａ、１５ｂ、及び配線層１６を共通に覆う誘電体層１８が形成され、この誘電体層１８の上面における各下部電極１５ａ、１５ｂの対向位置にそれぞれ上部電極１９ａ、１９ｂが形成されている。下部電極１５ａ、１５ｂ、誘電体層１８の一部、上部電極１９ａ、１９ｂは、それぞれキャパシタ素子２０ａ、２０ｂを構成する。

このような構成のキャパシタ素子内蔵多層回路板２１における各キャパシタ素子２０ａ、２０ｂの製造方法を説明する。回路基板１０の上面に絶縁層１３及び導体層を形成し、この導体層をエッチングして下部電極１５ａ、１５ｂを形成し、下部電極１５ａ、１５ｂの上面に銅箔付き誘電体シートを積層して誘電体層１８及び導体層を形成し、この導体層をエッチングすることで上部電極１９ａ、１９ｂを形成する。

このように、上部電極１９ａ、１９ｂ及び下部電極１５ａ、１５ｂは、銅箔等からなる導体層をエッチングして形成するサブストラクティブ法で形成される。なお、電解銅めっき等でパターンめっきして形成するセミアディテイブ法で形成することも可能である。

しかしながら、図５に示すキャパシタ素子内蔵多層回路板２１では、キャパシタ素子２０ａ、２０ｂの下部電極１５ａ、１５ｂの大きさの違いにより、この下部電極１５ａ、１５ｂ上に形成された誘電体層１８の膜厚が変動し、所望のキャパシタ容量を得る事が難しかった。

例えば、一方のキャパシタ素子２０ｂに示すように、下部電極１５ｂが小さい場合は、前述した製造方法における銅箔付き誘電体シートの積層工程時に、誘電体の粘度が上昇する前に、下部電極１５ｂ上の誘電体が下部電極１５ｂ上から周囲に逃げやすいため、下部電極１５ｂ上の誘電体層１８の膜厚は薄くなる傾向にある。

逆に、他方のキャパシタ素子２０ａに示すように、下部電極１５ａが大きい場合は、前述した製造方法における銅箔付き誘電体シートの積層工程時に、下部電極１５ｂ周辺部上の誘電体は下部電極１５ａ上から周囲に逃げやすくなり下部電極１５ａ周辺部上の誘電体厚は薄くなるが、下部電極１５ａ中央部上の誘電体は下部電極１５ａ上から周囲に逃げ難くなるため、下部電極１５ａ中央部上の誘電体層１８の膜厚は厚くなる傾向にある。

これらの問題を多少でも解消するために、キャパシタ素子２０ａ、２０ｂの下部電極１５ａ、１５ｂの膜厚を薄くしたサンドイッチ型のキャパシタを内蔵したプリント配線板が提案されている（特許文献１参照）。
特開２００２―１７６２６６号公報

しかしながら、多層回路板及びインターポーザーにおける最近の高密度、薄型化の流れの中では、下部電極の膜厚を薄くする手法でも限界があり、下部電極の大小に関係なく、更なる誘電体層の厚みの均一性及び各キャパシタ素子の容量値の精度を向上させることが求められている。

本発明は、このような事情に鑑みてなされたものであり、製造工程を複雑化することなく、下部電極の大きさに関係なく、下部電極と上部電極との間に存在する誘電体層の厚みを常に均一にでき、それぞれ設計通りの容量を有する複数のキャパシタ素子を内蔵させることができるキャパシタ素子内蔵多層回路板、及びキャパシタ素子内蔵多層回路板の製造方法を提供することを目的とする。

本発明は、下部電極、誘電体層、上部電極を順番に積層した複数のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、それぞれ下部電極とこの下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、それぞれのキャパシタ素子の下部電極とダミーパターンの関係について説明する。

ここで、第１、第２のキャパシタ素子とは、２つのキヤパシタ素子ではなく、異なるキヤパシタ素子を意味するものである。

上記課題を解消するために、本発明は、それぞれ下部電極、誘電体層、上部電極を順番に積層した第１、第２のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、第１、第２のキャパシタ素子は、それぞれ下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、第１、第２のキャパシタ素子の下部電極の電極面積をＳ1、Ｓ2とし、第１、第２のキャパシタ素子のダミーパターンの面積をＤ1、Ｄ2とすると、Ｓ1＞Ｓ2のときＤ1＜Ｄ2、及びＳ1＜Ｓ2のときＤ1＞Ｄ2の関係を有する。

このように構成されたキャパシタ素子内蔵多層回路板においては、第１、第２のキャパシタ素子における下部電極の周囲に容量値に関係しないダミーパターンが形成されている。第１、第２のキャパシタ素子の下部電極の電極面積Ｓ1、Ｓ2と、第１、第２のキャパシタ素子のダミーパターンの面積をＤ1、Ｄ2との関係を上述したように設定することによって、第１、第２のキャパシタ素子の下部電極の電極面積とダミーパターンの面積を加算した面積（Ｓ1＋Ｄ1）、（Ｓ2＋Ｄ2）を互いに近似させることができる。よって、第１、第２のキャパシタ素子の下部電極の電極面積Ｓ1、Ｓ2の大小関係が変化したとしても、加算した面積（Ｓ1＋Ｄ1）、（Ｓ2＋Ｄ2）は近似した値を有する。

これによって、第１、第２のキャパシタ素子における加算した面積（Ｓ1＋Ｄ1）、（Ｓ2＋Ｄ2）の上面には誘電体層がほぼ同一条件で形成されるので、電極が大きい場合には周囲の小さなダミーパターンが電極の周辺部の誘電体層が薄くなることを防ぎ、電極が小さい場合にはさらに周囲の大きなダミーパターンが誘電体の電極上からの流出を防ぐことにもなる。そのため、第１、第２のキャパシタ素子の各下部電極上に形成された誘電体層の厚みを第１、第２のキャパシタ素子間でほぼ等しく設定できる。

また別の発明は、上述した発明のキャパシタ素子内蔵多層回路板において、ダミーパターンの外側形状で示される第１、第２のキャパシタ素子の上方から見た外形形状は互いに相似関係を有する。
このように構成されたキャパシタ素子内蔵多層回路板においては、第１、第２のキャパシタ素子の上方から見た外形形状は相似関係を有するので、第１、第２のキャパシタ素子の各下部電極上に形成された誘電体層の厚みをより等しくできる。

また別の発明は、上述した発明のキャパシタ素子内蔵多層回路板において、第１、第２のキャパシタ素子は、同一絶縁体上で同一面内に形成されている。
このように構成されたキャパシタ素子内蔵多層回路板においては、第１、第２のキャパシタ素子の各下部電極上に形成された誘電体層を同一の誘電体層で形成できるので、各下部電極上に形成された誘電体層の厚みをより等しくできる。

また別の発明は、それぞれ下部電極、誘電体層、上部電極を順番に積層した複数のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、複数のキャパシタ素子の各キャパシタ素子は、下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、ダミーパターンの外側形状で示される各キャパシタ素子の上方から見た外形形状及び外形寸法は互いにほぼ等しい。

このように構成されたキャパシタ素子内蔵多層回路板においては、複数のキャパシタ素子の各キャパシタ素子の下部電極の周囲に形成されたダミーパターンの外側形状及び外形寸法は互いにほぼ等しいので、各キャパシタ素子の下部電極上に形成された誘電体層の厚みをほぼ等しくできる。

また別の発明は、上述した発明のキャパシタ素子内蔵多層回路板において、各キャパシタ素子は同一絶縁体上で同一面内に形成されている。
このように構成されたキャパシタ素子内蔵多層回路板においては、各キャパシタ素子の下部電極上に形成された誘電体層を同一の誘電体層で形成できるので、各下部電極上に形成された誘電体層の厚みをより等しくできる。

また別の発明のキャパシタ素子内蔵多層回路板の製造方法は、絶縁体の上面に、複数の下部電極と、この各下部電極と導通せず各下部電極の周囲でかつ各外形形状及び外形寸法が互いに等しい複数のダミーパターンとを形成するステップと、複数の下部電極の上面と複数のダミーパターンの上面とを共通に覆う誘電体層を形成するステップと、この誘電体層の上面における各下部電極の対向位置に、各下部電極と誘電体層の一部とで容量値が定まり、各下部電極と各ダミーパターンと誘電体層の一部とで各キャパシタ素子を構成する複数の上部電極を形成するステップとを備えている。

このように構成されたキャパシタ素子内蔵多層回路板の製造方法においては、絶縁体の上面に、複数の下部電極と、この各下部電極と導通しなくて各下部電極の周囲でかつ各外形形状及び外形寸法が互いに等しい複数のダミーパターンとを形成している。したがって、先に説明した発明のキャパシタ素子内蔵多層回路板とほぼ同じ作用効果を奏することが可能である。

なお、本発明における多層回路板とは、プリント配線板、インターポーザー等を含む。

このように形成されたキャパシタ素子内蔵多層回路板、及びキャパシタ素子内蔵多層回路板の製造方法においては、内蔵される各キャパシタ素子の下部電極の周囲に設けるダミーパターンを、各キャパシタ素子相互間で外形形状及び外形寸法が互いにほぼ等しく又は近似するように形成している。

したがって、製造工程を複雑化することなく、下部電極の大きさに関係なく、下部電極と上部電極との間に存在する誘電体層の厚みを常に均一化でき、それぞれ設計通りの容量を有する複数のキャパシタ素子を内蔵させることができる。

以下、本発明の各実施形態を図面を用いて説明する。

（第１実施形態）
図１（ａ）は本発明の第１実施形態に係わるキャパシタ素子内蔵多層回路板の断面図であり、図１（ｂ）は図１（ａ）のキャパシタ素子内蔵多層回路板をＡ―Ａ’線で切断して、上方から見た断面図である。図５に示す従来のキャパシタ素子内蔵多層回路板２１と同一部分には同一符号を付して重複する部分の詳細説明を省略する。

絶縁基材１１の上面及び下面にそれぞれ配線層１２ａ、１２ｂが形成されて回路基板１０を構成する。なお、この回路基板１０には、上下の各配線層１２ａ、１２ｂを導通するスルーホール１４が形成されている。

この回路基板１０の上面に絶縁体としての絶縁層１３が形成され、この絶縁層１３の上面に、キャパシタ素子２３ａ、２３ｂの下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ及び配線層１６が同一膜厚で形成されている。絶縁層１３の上下に存在する配線層１６、１２ａはフィルドビア１７で導通している。

図１（ｂ）に示すように、キャパシタ素子２３ａの下部電極１５ａはほぼ正方形形状を有しており、その下部電極１５ａの電極面積はＳ1である。この下部電極１５ａの周囲に隙間２４ａを有してこの下部電極１５ａと導通しないダミーパターン２２ａが形成される。このダミーパターン２２ａの面積はＤ1である。このダミーパターン２２ａの外形形状は正方形である。一方、キャパシタ素子２３ｂの下部電極１５ｂは矩形形状を有しており、その下部電極１５ｂの電極面積はＳ2である。この下部電極１５ｂの周囲に隙間２４ｂを有してこの下部電極１５ｂと導通しないダミーパターン２２ｂが形成される。このダミーパターン２２ｂの面積はＤ2である。このダミーパターン２２ｂの外形形状は正方形である。

この第１実施形態においては、各ダミーパターン２２ａ、２２ｂは同一外形形状及び同一外形寸法を有する。この各ダミーパターン２２ａ、２２ｂの外形形状は、各キャパシタ素子２３ａ、２３ｂを上方から見た各キャパシタ素子２３ａ、２３ｂの外形形状となる。さらに、この第１実施形態においては、図示するように、Ｓ1＞Ｓ2、Ｄ1＜Ｄ2の関係を有する。

なお、ダミーパターン２２ａ、２２ｂの線幅は３０μｍ以上が好ましく、下部電極１５ａ、１５ｂとダミーパターン２２ａ、２２ｂとの隙間２４ａ、２４ｂは１５〜２０μｍが好適である。

下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、及び配線層１６の上面に、この下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、及び配線層１６を共通に覆う誘電体層１８が形成され、この誘電体層１８の上面における各下部電極１５ａ、１５ｂの対向位置にそれぞれ上部電極１９ａ、１９ｂが形成されている。

下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、誘電体層１８の一部、上部電極１９ａ、１９ｂは、それぞれキャパシタ素子２３ａ、２３ｂを構成する。キャパシタ素子２３ａの下部電極１５ａ及び上部電極１９ａの電極面積Ｓ1は、キャパシタ素子２３ｂの下部電極１５ｂ及び上部電極１９ｂの電極面積Ｓ2より大きいので、キャパシタ素子２３ａの容量値Ｃ1はキャパシタ素子２３ｂの容量値Ｃ2より大きい。

このように構成された第１実施形態のキャパシタ素子内蔵多層回路板２５においては、図１（ｂ）に示すように、各キャパシタ素子２３ａ、２３ｂにおける下部電極１５ａ、１５ｂの周囲に容量値Ｃ1、Ｃ2に関係しないダミーパターン２２ａ、２２ｂが形成されている。各ダミーパターン２２ａ、２２ｂの外形形状及び外形寸法は共に等しいので、各キャパシタ素子２３ａ、２３ｂにおける下部電極１５ａ、１５ｂとダミーパターン２２ａ、２２ｂを加算した各領域の面積（Ｓ1＋Ｄ1）、（Ｓ2＋Ｄ2）はほぼ等しい。その結果、各領域の上面には誘電体層１８がほぼ同一条件で形成される。

したがって、下部電極１５ａ、１５ｂの大きさに関係なく、各キャパシタ素子２３ａ、２３ｂの下部電極１５ａ、１５ｂと上部電極１９ａ、１９ｂとの間に形成された誘電体層１８の厚みをキャパシタ素子２３ａ、２３ｂ相互間でほぼ等しく設定できる。その結果、それぞれ設計通りの容量Ｃ1、Ｃ2を有する複数のキャパシタ素子２３ａ、２３ｂをキャパシタ素子内蔵多層回路板２５に内蔵させることができる。

なお、本発明のキャパシタ素子内蔵多層回路板は、上述した第１実施形態に限定されるものではない。
第１実施形態においては、各キャパシタ素子２３ａ、２３ｂにおける下部電極１５ａ、１５ｂの周囲に形成した各ダミーパターン２２ａ、２２ｂの外形形状及び外形寸法は等しく設定した。しかしながら、各キャパシタ素子２３ａ、２３ｂの下部電極１５ａ、１５ｂの電極面積Ｓ1、Ｓ2と、各ダミーパターンの面積Ｄ1、Ｄ2との関係を下記のように設定することも可能である。

Ｓ1＞Ｓ2のときＤ1＜Ｄ2、Ｓ1＜Ｓ2のときＤ1＞Ｄ2
このような大小関係に設定することにより、各キャパシタ素子２３ａ、２３ｂにおける下部電極１５ａ、１５ｂとダミーパターン２２ａ、２２ｂを加算した各領域の面積（Ｓ1＋Ｄ1）、（Ｓ2＋Ｄ2）を近似できるので、各領域の上面には誘電体層１８がほぼ同一条件で形成される。

その結果、電極１５ａ、１５ｂが大きい場合には周囲の小さなダミーパターン２２ａ、２２ｂが電極の周辺部の誘電体層１８が薄くなることを防ぎ、電極１５ａ、１５ｂが小さい場合にはさらに周囲の大きなダミーパターンが誘電体の電極上からの流出を防ぐことにもなる。そのため、各キャパシタ素子２３ａ、２３ｂの各下部電極１５ａ、１５ｂ上に形成された誘電体層１８の厚みを各キャパシタ素子２３ａ、２３ｂ間でほぼ等しく設定できる。

また、各ダミーパターン２２ａ、２２ｂの外形形状は、上述した大小関係を維持した状態において、さらに互いに相似関係を維持すれば、下部電極１５ａ、１５ｂとダミーパターン２２ａ、２２ｂの上面に形成される誘電体層１８の厚みをより均一化できる。

さらに、キャパシタ素子内蔵多層回路板２５内に組込むキャパシタ素子数も２個に限定されるものではなくて、各ダミーパターンの外形形状及び外形寸法がほぼ等しい条件を満たせば、３個以上の任意個数に設定可能である。

（第２実施形態）
図２、図３、図４は、本発明の第２実施形態に係わるキャパシタ素子内蔵多層回路板の製造方法を示す製造工程図である。この第２実施形態においては、図１に示した第１実施形態のキャパシタ素子内蔵多層回路板２５のビルドアップ工法による製造方法を説明する。

まず、ガラス不織布にエポキシ樹脂を含浸させたエポキシ系樹脂からなる絶縁基材１１の両面に銅箔を積層した銅張り積層板をパターニング処理し、この絶縁基材１１の上面及び下面に配線層１２ａ、１２ｂを形成して２層の回路基板１０を製造する。この回路基板１０に上下の各配線層１２ａ、１２ｂを導通するスルーホール１４を形成する（図２（ａ））。

次に、回路基板１０の上面にエポキシ樹脂シートもしくはプリプレグを積層する等の方法で所定厚の絶縁層１３を形成する（図２（ｂ））。
次に、ＵＶＹＡＧレーザーを用いたレーザー加工により、絶縁層１３の所定位置にビア用穴２６を形成する（図２（ｃ））。

次に、デスミア処理、触媒核付与及び無電解銅めっきを行って、めっき下地導電層（特に、図示せず）を形成し、めっき下地導電層をカソードにして電解銅めっきを行い、所定厚の導電層２７及びフィルドビア１７を形成する（図２（ｄ））。

次に、導電層２７上にドライフィルムを貼り合わせて感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、前述した各下部電極１５ａ、１５ｂ、各ダミーパターン２２ａ、２２ｂ、及び配線層１６を形成するためのレジストパターン２８ａ、２８ｂ、３０ａ、３０ｂ、２９を形成する（図２（ｅ））。

次に、レジストパターン２８ａ、２８ｂ、３０ａ、３０ｂ、２９をマスクにして、塩化第２銅エッチング液等を用いて導体層２７をエッチングし、専用の剥離液でレジストパターン２８ａ、２８ｂ、３０ａ、３０ｂ、２９を剥離処理して、下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、及び配線層１２ａとフィルドビア１７にて電気的に接続された配線層１６をそれぞれ形成する（図３（ｆ））。

図３（ｆ‘）は、図３（ｆ）に示す絶縁層１３上に、下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、及び配線層１６が形成された状態を上方から見た平面図である。したがって、図３（ｆ）は、図３（ｆ‘）の平面図をＢ―Ｂ’線で切断した断面図である。

図３（ｆ‘）に示すように、キャパシタ素子２３ａに対応する下部電極１５ａはほぼ正方形形状を有しており、この下部電極１５ａの周囲に隙間２４ａを有してダミーパターン２２ａが形成される。このダミーパターン２２ａの外形形状は正方形である。一方、キャパシタ素子２３ｂに対応する下部電極１５ｂは矩形形状を有しており、この下部電極１５ｂの周囲に隙間２４ｂを有してダミーパターン２２ｂが形成される。このダミーパターン２２ｂの外形形状は正方形である。各ダミーパターン２２ａ、２２ｂは同一外形形状及び同一外形寸法を有する。

次に、下部電極１５ａ、１５ｂ、ダミーパターン２２ａ、２２ｂ、及び配線層１６上に銅箔付き誘電体シートをラミネートし、誘電体層１８及び導体層３１を形成する（図３（ｇ））。
誘電体シートを構成している樹脂としては、ポリイミド、ポリアミド、エポキシ樹脂、フェノール樹脂、ＰＥＥＫ、ＰＴＥＦ等を採用することができる。

誘電体シートに混入されている誘電体フィラーとしては、公知のものを用いることができ、比誘電率が５０以上のものが好ましい。このようなものとしては、例えば、二酸化チタンセラミックス、チタン酸バリウム系セラミックス、チタン酸カルシウム系セラミックス、チタン酸ストロンチウム系セラミックス、ジルコン酸塩系セラミックス等を上げることができ、これらを単独もしくは混合して用いることができる。

次に、導体層３１上にドライフィルムフォトレジストをラミネートするか、フォトレジストを塗布する等の方法で、感光層を形成し、パターン露光、現像等の一連のパターニング処理を行い、上部電極１９ａ、１９ｂの対応位置にレジストパターン３２ａ、３２ｂを形成する（図４（ｈ））。

次に、レジストパターン３２ａ、３２ｂをマスクにして、塩化第２銅溶液で導体層３１をエッチングし、専用の剥離液でレジストパターン３２ａ、３２ｂを剥離処理して、上部電極１９ａ、１９ｂを形成する。その結果、絶縁基材１１の両面に配線層１２ａ、１２ｂが形成された回路基板１０上に、絶縁層１３を介してキャパシタ素子２３ａ、２３ｂ、及び配線層１２ａとビア接続された配線層１６が形成された３層のキャパシタ素子内蔵多層回路板２５が製造された（図４（ｉ））。

このように構成された第２実施形態のキャパシタ素子内蔵多層回路板の製造方法においては、絶縁層１３の上面に、各キャパシタ素子２３ａ、２３ｂを構成する下部電極１５ａ、１５ｂと、この各下部電極１５ａ、１５ｂの周囲でかつ各外形形状及び外形寸法が互いに等しいダミーパターン２２ａ、２２ｂとを形成している。したがって、この製造方法で製造されたキャパシタ素子内蔵多層回路板は、図１に示す第１実施形形態のキャパシタ素子内蔵多層回路板２５とほぼ同じ作用効果を奏することが可能である。

さらに、この第２実施形態の製造方法においては、絶縁層１３の上面に、下部電極１５ａ、１５ｂとダミーパターン２２ａ、２２ｂと配線層１６とを同一材料でかつ同一厚みに形成している。したがって、キャパシタ素子内蔵多層回路板２５の集積度を向上できるとともに、製造工程数を減少でき、より効率的に製造を実施できる。

なお、本発明のキャパシタ素子内蔵多層回路板及びその製造方法は、上述した第１、第２実施形態に限定されるものではない。
各実施形態では、回路基板１０として、２層の両面配線板を用いた事例について説明したが、回路基板１０の配線層数は特に限定されるものではなく、必要に応じて任意の層数の回路基板を使用できる。

さらに、回路基板１０をベースにしてビルドアップ方式にて多層配線層及びキャパシタ素子２３ａ、２３ｂを形成していく際にも配線層数、キャパシタ素子の配置数には特に限定されるものではなく、必要に応じて任意の層数の配線層及び任意の個数のキャパシタ素子を形成できる。

また、キャパシタ素子２３ａ、２３ｂの下部電極１５ａ、１５ｂの形成方法は、めっき（セミアディテイブ等）法でもエッチング（サブストラクティブ）法でもよい。誘電体層１８の形成は、誘電体シート（銅箔付き等も含む）をラミネートし、或いは、更に下部電極１５ａ、１５ｂ及びダミーパターン２２ａ、２２ｂ上の誘電体層１８（又はその周辺部も含む）のみを残してもよく、スクリーン印刷法等の印刷にて誘電体層を形成してもよく、特に限定されるものではない。

キャパシタ素子２３ａ、２３ｂの上部電極１９ａ、１９ｂの形成法は、めっき（セミアディテイブ等）法でもエッチング（サブストラクティブ）法でもスクリーン印刷（導電ペースト印刷）法でもよく、特に限定されるものではない。
さらに、ダミーパターン２２ａ、２２ｂの形状は、下部電極１５ａ、１５ｂの周辺部にあり、線状で全てが囲まれた状態、線状で且つ浮島上のパターン、丸パターン等多くの形状が可能であり、特に限定されるものではない。

本発明の第１実施形態に係わるキャパシタ素子内蔵多層回路板の概略構成を示す断面図 本発明の第２実施形態に係わるキャパシタ素子内蔵多層回路板の製造方法を示す製造工程図 同じく第２実施形態に係わるキャパシタ素子内蔵多層回路板の製造方法を示す製造工程図 同じく第２実施形態に係わるキャパシタ素子内蔵多層回路板の製造方法を示す製造工程図 従来のキャパシタ素子内蔵多層回路板の概略構成を示す断面図

符号の説明

１０…回路基板、１１…絶縁基材、１２ａ，１２ｂ，１６…配線層、１３…絶縁層、１４…スルーホール、１５ａ，１５ｂ…下部電極、１７…フィルドビア、１８…誘電体層、１９ａ，１９ｂ…上部電極、２２ａ，２２ｂ…ダミーパターン、２３ａ，２３ｂ…キャパシタ素子、２４ａ，２４ｂ…隙間、２５…キャパシタ素子内蔵多層回路板

Claims (2)

1. それぞれ下部電極、誘電体層、上部電極を順番に積層した第１、第２のキャパシタ素子を内蔵するキャパシタ素子内蔵多層回路板において、
   前記第１、第２のキャパシタ素子は、同一絶縁体上で同一面内に形成されており、それぞれ下部電極と導通せずかつ下部電極の周囲に形成されたダミーパターンを含み、
   前記第１、第２のキャパシタ素子のダミーパターンの外側形状で示される当該第１、第２のキャパシタ素子の上方から見た外形形状及び外形寸法は互いに等しく、
   前記第１、第２のキャパシタ素子の下部電極の電極面積をＳ1、Ｓ2とし、前記第１、第２のキャパシタ素子のダミーパターンの面積をＤ1、Ｄ2とすると、Ｓ1＞Ｓ2のときＤ1＜Ｄ2、及びＳ1＜Ｓ2のときＤ1＞Ｄ2の関係を有し、かつ、Ｓ1＋Ｄ1及びＳ2＋Ｄ2がほぼ等しい
   ことを特徴とするキャパシタ素子内蔵多層回路板。
2. 請求項１記載のキャパシタ素子内蔵多層回路板の製造方法であって、
   前記絶縁体の上面に、前記複数の下部電極と、この各下部電極と導通せず各下部電極の周囲にありかつ各外形形状及び外形寸法が互いに等しい前記複数のダミーパターンとを形成するステップと、
   前記複数の下部電極の上面と前記複数のダミーパターンの上面とを共通に覆う誘電体層を形成するステップと、
   この誘電体層の上面における前記各下部電極の対向位置に、各下部電極と誘電体層の一部とで容量値が定まり、各下部電極と各ダミーパターンと誘電体層の一部とで各キャパシタ素子を構成する複数の上部電極を形成するステップと
   を備えたことを特徴とするキャパシタ素子内蔵多層回路板の製造方法。

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