JP4375402B2 - 積層型セラミック電子部品の製造方法および複合積層体 - Google Patents

Description

この発明は、コイル状導体を内蔵する積層型セラミック電子部品の製造方法、およびこのような積層型セラミック電子部品を製造するために用意される複合積層体に関するものである。

この発明にとって興味ある積層型セラミック電子部品として、たとえば特開平１１−２６０６４２号公報（特許文献１）および特開２０００−１５０２３９号公報（特許文献２）に記載されるように、インダクタ素子を内蔵するものがある。これら特許文献１および２では、インダクタ素子を内蔵する積層型セラミック電子部品を製造するため、コアとなるべき未焼結の磁性体材料を主成分とする未焼結コアと、未焼結コアの周囲に形成される未焼結の導電性ペースト膜からなるコイル状導体と、これら未焼結コアおよびコイル状導体を取り囲む未焼結の非磁性体材料を主成分とする未焼結外層部とを備える、未焼結の積層体をまず作製し、この未焼結積層体全体を同時に焼成する、各工程を備える方法が記載されている。

しかしながら、上述の特許文献１および２に記載された積層型セラミック電子部品の製造方法に備える上述の焼成工程では、異種材料を同時に焼成することになるので、たとえば、コイル状導体となる導電性ペースト膜に含まれる材料（たとえばＡｇなど）がコア中に拡散したり、未焼結コアに含まれる材料（たとえばＦｅ、Ｎｉなど）が外層部中に拡散することがある。このように、コア、コイル状導体および外層部の間で材料の拡散が進むと、各々の本来の特性を獲得することが困難になり、たとえばインダクタ素子としての所望の特性が、得られた積層型セラミック電子部品において得られないことがある。
特開平１１−２６０６４２号公報 特開２０００−１５０２３９号公報

そこで、この発明の目的は、上述したような問題を解決し得る、積層型セラミック電子部品の製造方法を提供しようとすることである。

この発明の他の目的は、上述した積層型セラミック電子部品を製造するために用意される複合積層体を提供しようとすることである。

この発明は、インダクタ素子を内蔵する積層型セラミック電子部品を製造する方法にまず向けられる。この発明に係る積層型セラミック電子部品の製造方法は、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。

すなわち、この発明に係る積層型セラミック電子部品の製造方法は、磁性体セラミック焼結体からなるコアと、コアの周囲に形成されるコイル状導体と、層間にコアおよびコイル状導体を挟んだ状態で積層された少なくとも２層の未焼結セラミック層と、特定の未焼結セラミック層に接するように配置されかつ未焼結セラミック層の焼結温度では実質的に焼結しない無機材料粉末を含む収縮抑制層とを備える、複合積層体を作製する工程と、この複合積層体を未焼結セラミック層が焼結する温度で焼成する工程とを備えることを特徴としている。

上述した複合積層体を作製する工程は、コアを用意する工程と、未焼結セラミック層となるべき複数枚のセラミックグリーンシートを用意する工程と、第１のセラミックグリーンシートの第１の主面上に、コイル状導体の一部となる第１の導体パターンを形成する工程と、第２のセラミックグリーンシートの第１の主面上に、コイル状導体の他部となる第２の導体パターンを形成する工程と、コアを介在させながら第１のセラミックグリーンシートの第１の主面と第２のセラミックグリーンシートの第１の主面とが互いに向き合い、かつ第１の導体パターンの端部と第２の導体パターンの端部とが互いに接してコイル状に延びる導体を形成する状態となるように、第１のセラミックグリーンシートと第２のセラミックグリーンシートとを重ね合わせる工程とを備えることが好ましい。

上述の好ましい実施態様において、第１のセラミックグリーンシートと第２のセラミックグリーンシートとを重ね合わせる工程は、第１のセラミックグリーンシートの第１の主面上に、第１の導体パターンの端部が露出するように、コアを配置した後、コアを介在させながら第１のセラミックグリーンシート上に第２のセラミックグリーンシートを重ね合わせるように実施されることが好ましい。

また、この好ましい実施態様において、複合積層体を作製する工程は、第１のセラミックグリーンシートの第１の主面に対向する第２の主面および第２のセラミックグリーンシートの第１の主面に対向する第２の主面の各々上に、収縮抑制層を形成する工程をさらに備えることが好ましい。

また、この好ましい実施態様において、第１および第２の導体パターンの各々は複数個の帯状導体部分を備え、それによって、コイル状導体のターン数が複数とされることが好ましい。

この発明に係る積層型セラミック電子部品の製造方法において、コアとしては、平板状、円柱状、楕円柱状またはドーナツ状などの任意の形状のものを用いることができる。

収縮抑制層は、複合積層体の任意の場所に配置することができる。収縮抑制層が、複合積層体の最外層を形成するように配置される場合、焼成工程の後、収縮抑制層を除去する工程をさらに備えることが好ましい。収縮抑制層が、未焼結セラミック層間の特定の界面に沿って配置される場合、焼成工程において、収縮抑制層が、未焼結セラミック層に含まれる材料の一部が浸透することによって固化されることが好ましい。なお、この場合であっても、収縮抑制層が、前述したように、複合積層体の最外層を形成するようにさらに配置されていてもよい。

複合積層体は、コアおよびコイル状導体を積層方向に挟むように、特定の未焼結セラミック層間の界面に沿って配置される、磁性体セラミック焼結体からなる第１のシールド板をさらに備えることが好ましい。この場合において、複合積層体は、コアおよびコイル状導体が位置する未焼結セラミック層間の界面において、コアおよびコイル導体を挟むように配置される、磁性体セラミック焼結体からなる第２のシールド板をさらに備えることがより好ましい。

この発明に係る製造方法によって製造される積層型セラミック電子部品は、インダクタ機能を与える単機能素子であっても、インダクタ機能を含む複合された複数個の機能を有する、多層セラミック基板であってもよい。前者の場合、未焼結セラミック層は、低温焼結セラミック材料または磁性材料を主成分とするものであることが好ましく、他方、後者の場合には、未焼結セラミック層は、低温焼結セラミック材料を主成分とするものであることが好ましい。

この発明は、また、インダクタ素子を内蔵する積層型セラミック電子部品を製造するために用意される複合積層体にも向けられる。

この発明に係る複合積層体は、磁性体セラミック焼結体からなるコアと、コアの周囲に形成されるコイル状導体と、層間にコアおよびコイル状導体を挟んだ状態で積層された少なくとも２層の未焼結セラミック層と、特定の未焼結セラミック層に接するように配置されかつ未焼結セラミック層の焼結温度では実質的に焼結しない無機材料粉末を含む収縮抑制層とを備えることを特徴としている。この複合積層体を焼成する工程を経て、積層型セラミック電子部品が製造される。

この発明に係る複合積層体において、コイル状導体は、コアおよびコイル状導体を挟む第１および第２の未焼結セラミック層の各々の互いに向き合う主面上にそれぞれ形成された第１および第２の導体パターンを備えることが好ましい。これら第１および第２の導体パターンは、コイル状に延びる導体を形成するように、各々の端部が互いに接する状態となっている。

この発明によれば、焼成されるべき複合積層体には、磁性体セラミック焼結体からなるコアを備えているので、焼成工程において、このコアとコイル状導体および未焼結セラミック層の各々との間で、材料の拡散が実質的に生じない。その結果、磁性体セラミック焼結体からなるコアが有する本来の材料特性を維持することができる。したがって、得られた積層型セラミック電子部品において、コアおよびコイル状導体をもって構成されるインダクタ素子は、設計どおりの特性を与えることが可能となる。

また、複合積層体は、焼結体からなるコアと未焼結セラミック層とを備え、焼成工程において、未焼結セラミック層には、比較的大きく収縮する傾向があるため、コアと未焼結セラミック層との間での収縮量の差によって、複合積層体に比較的大きな内部応力が生じることになり、焼成後において、反りやうねりが生じたり、割れが生じたりすることが考えられる。しかしながら、この発明では、複合積層体は、未焼結セラミック層の収縮を抑制するための収縮抑制層を備えているので、未焼結セラミック層の主面方向での収縮が実質的に生じないようにされ、したがって、上述のような反り、うねりまたは割れが生じにくくなり、高い歩留まりをもって、積層型セラミック電子部品を製造することができる。

また、この発明によれば、複合積層体において、コア以外の未焼結セラミック層および収縮抑制層は、未焼結状態であるので、キャビティを予め形成することなく、複合積層体においてコアを内蔵させることができる。したがって、キャビティの形成、キャビティ内へのコアの挿入などを行なうための比較的複雑な工程を不要とすることができ、工程の簡略化による低コスト化を期待することができる。

また、この発明によれば、複合積層体に内蔵されるコアの透磁率を任意に選択することができる。そのため、インダクタンスの制御は、コイル状導体のターン数の変更のみならず、透磁率の変更によっても行なうことができ、インダクタ素子が与えるインダクタンスを広範囲に制御することができる。

また、この発明によれば、積層型セラミック電子部品における同一平面内に互いに異なる透磁率を持つコアを内蔵することができる。そのため、各コアに関連して設けられるコイル状導体間を接続するための配線導体を、複数のセラミック層間にわたって形成する必要がないため、配線導体においてもたらされる負荷を低減でき、かつ安定した特性を確保でき、そのため、電源用途などの大電流用途への適用も可能になり、また、積層型セラミック電子部品の低背化を図ることが可能になる。

この発明において、複合積層体を作製するため、第１のセラミックグリーンシートの第１の主面上に、コイル状導体の一部となる第１の導体パターンを形成する工程と、第２のセラミックグリーンシートの第１の主面上に、コイル状導体の他部となる第２の導体パターンを形成する工程と、コアを介在させながら第１のセラミックグリーンシートの第１の主面と第２のセラミックグリーンシートの第１の主面とが互いに向き合い、かつ第１の導体パターンの端部と第２の導体パターンの端部とが互いに接してコイル状に延びる導体を形成する状態となるように、第１のセラミックグリーンシートと第２のセラミックグリーンシートとを重ね合わせる工程とを実施するようにすれば、ビアホール導体を特定のセラミックグリーンシートに設けることなく、コイル状に延びる導体を形成することができる。そのため、ビアホール導体を設けるための比較的高いコストを必要とする工程が不要となり、積層型セラミック電子部品の製造コストを低減することができる。

上述したように複合積層体が作製されるとき、コアの周囲に形成されるコイル状導体は、コアに密着して形成されることができる。そのため、発生する磁束を完全に閉じ込めることができ、かつ磁界の変極点も抑えることができる。したがって、低損失のインダクタ素子を実現することができる。

上述の実施態様において、第１および第２の導体パターンの各々が複数個の帯状導体部分を備えていると、コイル状導体のターン数を容易に複数とすることができる。このとき、ビアホール導体が必要とする寸法の制約を受けずに、複数個の帯状導体部分の配列ピッチを狭くすることができる。この帯状導体部分がスクリーン印刷によって形成される場合には、帯状導体部分の配列ピッチは、スクリーン印刷の印刷性のみに依存するため、たとえば３０μｍにまで狭ピッチ化することができる。その結果、コイル状導体の小型化、ひいては積層型セラミック電子部品の小型化を図ることができる。

また、上述の実施態様に従って複合積層体を作製する場合において、第１のセラミックグリーンシートと第２のセラミックグリーンシートとを重ね合わせる工程が、第１のセラミックグリーンシートの第１の主面上に、第１の導体パターンの端部が露出するように、コアを配置した後、コアを介在させながら第１のセラミックグリーンシート上に第２のセラミックグリーンシートを重ね合わせるように実施されると、複合積層体は、そこに備える各要素を、積層方向の一方端側から順次積み重ねることによって作製されることができるので、複雑な工程を適用することなく、複合積層体を作製することができる。

この発明において、複合積層体が、コアおよびコイル状導体を積層方向に挟むように、特定の未焼結セラミック層間の界面に沿って配置される、磁性体セラミック焼結体からなる第１のシールド板をさらに備えていると、焼成工程において、収縮抑制層による収縮抑制効果に加えて、第１のシールド板による収縮抑制効果を発揮させることができる。また、コアおよびコイル状導体をもって構成されるインダクタ素子から積層方向に展開する磁力線を閉じ込めることができるため、その周囲に配置される、たとえばトランス等の磁場の影響を受けやすい素子へのシールドを行なうとともに、損失を低減することができる。

上述の場合において、複合積層体が、コアおよびコイル状導体が位置する未焼結セラミック層間の界面において、コアおよびコイル状導体を挟むように配置される、磁性体セラミック焼結体からなる第２のシールド板をさらに備えていると、磁力線の閉じ込め状態がより完全となり、インダクタ素子の損失をより低減することができる。

図１は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第１の例としてのインダクタ素子１を示す断面図である。 図２は、図１に示したインダクタ素子１を製造するために用意される第１のセラミックグリーンシート８を示すもので、（ａ）は平面図であり、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図である。 図３は、図２に示した第１のセラミックグリーンシート８上にコア２を配置した状態を示すもので、（ａ）は平面図であり、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図である。 図４は、図１に示したインダクタ素子１を製造するために用意される第２のセラミックグリーンシート１６を示すもので、（ａ）は平面図であり、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図である。 図５は、図３に示した構造物と図４に示した構造物とを重ね合わせて得られた複合積層体２４を示すもので、（ａ）は平面図であり、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図である。 図６は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第２の例としてのインダクタ素子２７を示す断面図である。 図７は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第３の例としてのインダクタ素子２８を示す断面図である。 図８は、図１、図６および図７にそれぞれ示したインダクタ素子１、２７および２８の各々に備えるコア２に代えて用いられるコア２ａを示す斜視図である。 図９は、図１、図６および図７にそれぞれ示したインダクタ素子１、２７および２８の各々に備えるコア２に代えて用いられるコア２ｂを示す斜視図である。 図１０は、積層型セラミック電子部品の第４の例としてのインダクタ素子を得るために用意される図１３に示した複合積層体３７を作製するために用意される第１のセラミックグリーンシート３８を示し、図２（ａ）に相当する図である。 図１１は、図１０に示したセラミックグリーンシート３８上にコア４６を配置した状態を示す、図３（ａ）に相当する図である。 図１２は、図１３に示した複合積層体３７を作製するために用意される第２のセラミックグリーンシート４７を示す、図４（ａ）に相当する図である。 図１３は、図１１に示した構造物と図１２に示した構造物とを重ね合わせて得られた複合積層体３７を示す、図５（ａ）に相当する図である。 図１４は、図１５に示した複合積層体５６を作製するために用意されるセラミックグリーンシート５７ｂ〜６３ｂならびに収縮抑制グリーンシート７１ｂおよび７２ｂを互いに分離して示す断面図である。 図１５は、図１４に示したセラミックグリーンシート５７ｂ〜６３ｂならびに収縮抑制グリーンシート７１ｂおよび７２ｂを積層して得られた複合積層体５６を示す断面図である。 図１６は、図１５に示した複合積層体５６を焼成することによって得られた多層セラミック基板５５を示す断面図である。 図１７は、図１６に示した多層セラミック基板５５に表面実装部品７５〜７７を搭載した状態を示す断面図である。 図１８は、積層型セラミック電子部品の第６の例としての多層セラミック基板を得るために作製される複合積層体７８を示す断面図である。 図１９は、積層型セラミック電子部品の第７の例としての多層セラミック基板８０を示す断面図である。

符号の説明

１，２７，２８，７０ インダクタ素子
２，２ａ，２ｂ，４６，６８ コア
３，５３，６９ コイル状導体
４，５，２９，３０，５７〜６３ セラミック層
８，１６ セラミックグリーンシートまたは未焼結セラミック層
９，１７，３９，４８ 第１の主面
１０，４０，７３ 第１の導体パターン
１１，１９，４１，５０ 帯状導体部分
１４，２０，４４，５１ 第２の主面
１５，２１，４５，５２，７１，７２，７９ 収縮抑制層
１８，４９，７４ 第２の導体パターン
２４，３７，５６，７８ 複合積層体
３１〜３４，８１〜８４ シールド板
５５，８０ 多層セラミック基板
５７ａ〜６３ａ 未焼結セラミック層
５７ｂ〜６３ｂ セラミックグリーンシート

図１は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第１の例としてのインダクタ素子１を示す断面図である。

図１を参照して、インダクタ素子１は、平板状のフェライトのような磁性体セラミック焼結体からなるコア２と、コア２の周囲に形成されるコイル状導体３と、層間にコア２およびコイル状導体３を挟んだ状態で積層された２層のセラミック層４および５とを備えている。このようなインダクタ素子１は、図２ないし図５を参照して説明する製造方法によって製造されたものである。

図２ないし図５の各々において、（ａ）は平面図を示し、（ｂ）は（ａ）の線Ｂ−Ｂに沿う断面図を示している。

まず、図２に示すように、セラミック層４となるべき第１のセラミックグリーンシート８が用意される。第１のセラミックグリーンシート８は、低温焼結セラミック材料を主成分とすることが好ましく、たとえば、有機ビヒクル中にアルミナ粉末およびホウ珪酸ガラス粉末からなる混合粉末を分散させて得られたスラリーをキャスティング法によってシート状に成形することによって作製される。

なお、第１のセラミックグリーンシート８は、上述のような低温焼結セラミック材料を主成分とするもののほか、たとえばフェライトのような磁性材料を主成分とするものであってもよい。

第１のセラミックグリーンシート８の第１の主面９上には、前述したコイル状導体３の一部となる第１の導体パターン１０が形成される。第１の導体パターン１０は、導電性ペーストをスクリーン印刷することによって形成される。第１の導体パターン１０は、互いに平行な複数個の帯状導体部分１１を備えている。これら帯状導体部分１１の数は、所望のインダクタンスを考慮して選ばれる。また、帯状導体部分１１のライン／スペースについても、３０〜２０００μｍの範囲から所望のインダクタンスを考慮して選ばれる。

第１の導体パターン１０は、また、端部に位置する帯状導体部分１１に接続される入出力端部分１２および１３を有している。入出力端部分１２および１３は、第１のセラミックグリーンシート８の端縁にまで届くように形成される。

また、第１のセラミックグリーンシート８の第１の主面９に対向する第２の主面１４上には、収縮抑制層１５が形成される。収縮抑制層１５は、第１のセラミックグリーンシート８の焼結温度では実質的に焼結しない、たとえばアルミナ粉末のような無機材料粉末を含むもので、たとえば、有機ビヒクル中にアルミナ粉末を分散させて得られたスラリーから形成される。

収縮抑制層１５は、上述のスラリーをキャスティング法によってシート状に成形することによって得られたグリーンシートを第１のセラミックグリーンシート８の第２の主面１４上に重ねることによって形成されても、スラリーを第２のセラミックグリーンシート８の第２の主面１４上に塗布することによって形成されてもよい。

また、図３に示すように、たとえば５０〜３００μｍの厚みを有する平板状のコア２が用意される。コア２は、前述したように、たとえばフェライトのような磁性体セラミック焼結体から構成されるもので、これを得るための焼成温度は、後述する複合積層体の焼成温度より高いことが好ましい。

次に、図３に示すように、コア２が、第１のセラミックグリーンシート８の第１の主面９上に配置される。このとき、第１の導体パターン１０の端部、より具体的には、複数個の帯状導体部分１１の各々の端部が露出するように、コア２が位置合わせされる。コア２は、この段階で、接着剤等によって、第１のセラミックグリーンシート８に対して仮止めされ、位置ずれが生じないようにされることが好ましい。

他方、図４に示すように、第２のセラミックグリーンシート１６が用意される。第２のセラミックグリーンシート１６は、図１に示したセラミック層５となるべきもので、その第１の主面（図４において下方へ向く面）１７上には、コイル状導体３の他部となる第２の導体パターン１８が形成される。第２の導体パターン１８は、互いに平行な複数個の帯状導体部分１９を備えている。

また、第２のセラミックグリーンシート１６の第１の主面１７に対向する第２の主面２０上には、収縮抑制層２１が形成される。

上述した第２のセラミックグリーンシート１６、第２の導体パターン１８および収縮抑制層２１の各々の材質および形成方法については、前述した第１のセラミックグリーンシート８、第１の導体パターン１０および収縮抑制層１５の場合と実質的に同様である。

次に、図５に示すように、図３に示した構造物と図４に示した構造物とが重ね合わされる。より詳細には、コア２を介在させながら、第１のセラミックグリーンシート８の第１の主面９と第２のセラミックグリーンシート１６の第１の主面１７とが互いに向き合い、かつ第１の導体パターン１０の端部と第２の導体パターン１８の端部とが互いに接してコイル状に延びる導体を形成する状態となるように、第１のセラミックグリーンシート８と第２のセラミックグリーンシート１６とが重ね合わされる。このとき、第１の導体パターン１０に備える複数個の帯状導体部分１１の各端部は、第２の導体パターン１８に備える対応の帯状導体部分１９の各端部と接する状態となり、複数のターン数を有するコイル状に延びる導体が形成される。

以上のようにして、図５に示すような複合積層体２４が得られる。この複合積層体２４において、前述した第１および第２のセラミックグリーンシート８および１６は、それぞれ第１および第２の未焼結セラミック層を形成している。したがって、以下の説明において、第１および第２のセラミックグリーンシートを示す参照符号「８」および「１６」は、それぞれ、第１および第２の未焼結セラミック層を示す場合にも用いることにする。

複合積層体２４は、磁性体セラミック焼結体からなるコア２と、コア２の周囲に形成されるコイル状導体３と、層間にコイル２およびコイル状導体３を挟んだ状態で積層された第１および第２の未焼結セラミック層８および１６と、未焼結セラミック層８および１６にそれぞれ接するように配置された収縮抑制層１５および２１とを備えている。

次に、上述の複合積層体２４は、積層方向にプレスされた後、未焼結セラミック層８および１６が焼結する温度および所定の雰囲気中で焼成される。次いで、収縮抑制層１５および２１が除去されたとき、図１に示すようなインダクタ素子１が得られる。

上述の焼成工程では、コア２は焼結体から構成されているので、コア２とコイル状導体３ならびに未焼結セラミック層８および１６の各々との間で、材料の拡散が実質的に生じない。したがって、コア２が有する磁性体セラミック焼結体本来の材料特性を維持することができる。

また、焼成工程では、収縮抑制層１５および２１が未焼結セラミック層８および１６の収縮を抑制するように作用するため、得られたインダクタ素子１において、反り、うねりまたは割れが生じにくく、高い歩留まりをもって、インダクタ素子１を製造することができる。

また、最外層を形成する収縮抑制層１５および２１については、上述した焼成工程において焼結しないため、これを容易に除去することができる。なお、収縮抑制層１５および２１を、比較的薄く形成し、焼成工程において、未焼結セラミック層８および１６に含まれる材料の一部を収縮抑制層１５および２１に浸透させ、収縮抑制層１５および２１を固化させてもよい。この場合には、収縮抑制層１５および２１は、製品としてのインダクタ素子１に残されることになる。また、収縮抑制層が、たとえば、未焼結セラミック層８および１６の各々とコイル状導体１３との間の界面に沿って形成されてもよい。また、最外層を形成する収縮抑制層１５および２１のうち、いずれか一方のみが形成されてもよい。

なお、図１ないし図５では図示されないが、インダクタ素子１の外表面上には、コイル状導体３の入出力端部分１２および１３にそれぞれ電気的に接続される外部端子電極が形成される。

図６および図７は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第２および第３の例としてのインダクタ素子２７および２８をそれぞれ示す、図１に対応する断面図である。図６および図７において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図６および図７にそれぞれ示したインダクタ素子２７および２８は、セラミック層として、セラミック層４および５に加えて、セラミック層２９および３０をさらに備えている。

図６に示したインダクタ素子２７では、コア２およびコイル導体３を積層方向に挟むように、磁性体セラミック焼結体からなるシールド板３１および３２が、それぞれ、セラミック層４および２９間の界面ならびにセラミック層５および３０間の界面に沿って配置されている。

他方、図７に示したインダクタ素子２８では、上述したシールド板３１および３２に加えて、コア２およびコイル状導体３が位置するセラミック層４および５間の界面において、コア２およびコイル状導体３を挟むように、磁性体セラミック焼結体からなるシールド板３３および３４が配置されている。

このようなインダクタ素子２７および２８を製造するために作製される複合積層体は、セラミック層４、５、２９および３０となるべき未焼結セラミック層を備えていて、磁性体セラミック焼結体からなるシールド板３１〜３４は、これら未焼結セラミック層間の界面に沿って配置されている。

上述のように、インダクタ素子２７および２８をそれぞれ製造するために作製される複合積層体には、比較的広い面積を有する磁性体セラミック焼結体からなるシールド板３１および３２が未焼結セラミック層間の特定の界面に沿って配置されているので、焼成工程では、収縮抑制層による収縮抑制効果に加えて、シールド板３１および３２による収縮抑制効果を発揮させることができる。

また、図６に示したインダクタ素子２７によれば、シールド板３１および３２による磁力線の閉じ込め効果によって、損失を低減することができる。図７に示したインダクタ素子２８では、さらに、シールド板３３および３４による磁力線の閉じ込め効果を発揮させることができるので、損失をより低減することができる。

なお、図６に示したインダクタ素子２７において、シールド板３１および３２のうち、いずれか一方のみを備えるように変更されてもよい。また、図７に示したインダクタ素子２８において、シールド板３１〜３４のうち、いずれか１つのみを備えるように変更されてもよい。

図８および図９は、上述したインダクタ素子１、２７および２８の各々において備えるコア２の代替例を示す斜視図である。

インダクタ素子１、２７および２８の各々においては、図示したように、平板状のコア２が用いられていた。このようなコア２は、より薄い方が好ましく、焼成工程において、未焼結セラミック層８および１６との間で収縮挙動を合わせやすいという利点を有している。

他方、図８に示したコア２ａは、断面円形の円柱状である。このようなコア２ａを用いると、磁束の集中がないため、コイル状導体３における損失を少なくすることができるという利点がある。

図９に示したコア２ｂは、断面楕円の楕円柱状である。このようなコア２ｂによれば、上述したコア２ａの場合と同様の効果を期待できるとともに、ハンドリング性が円柱状のコア２ａより良好であり、また、焼成工程において、未焼結セラミック層との間で収縮挙動を合わせやすいという効果も期待できる。

図１０ないし図１３は、この発明にとって興味ある積層型セラミック電子部品の第４の例としてのインダクタ素子を得るために作製される複合積層体３７の製造工程を順次示す図である。図１０、図１１、図１２および図１３は、それぞれ、前述した図２（ａ）、図３（ａ）、図４（ａ）および図５（ａ）に対応する平面図である。

以下に、複合積層体３７の製造方法について説明する。なお、複合積層体３７の製造方法に関して、特に断らない限り、前述の図２ないし図５を参照して説明した複合積層体２４の製造方法と実質的に同様の方法を適用することができる。

まず、図１０に示すように、セラミック層となるべき第１のセラミックグリーンシート３８が用意される。第１のセラミックグリーンシート３８の第１の主面３９上には、コイル状導体の一部となる第１の導体パターン４０が形成される。第１の導体パターン４０は、円弧状に配列された複数個の帯状導体部分４１を備えている。また、第１の導体パターン４０は、入出力端部分４２および４３を備えている。入出力端部分４２および４３は、第１のセラミックグリーンシート３８の端縁にまで届くように形成される。

また、第１のセラミックグリーンシート３８の第１の主面３９に対向する第２の主面（図１０において下方へ向く面）４４上には、収縮抑制層４５が形成される。なお、図１０では、収縮抑制層４５は、第１のセラミックグリーンシート３８の下方に隠れる位置にある。

他方、図１１に示すように、ドーナツ状のコア４６が用意される。コア４６は、たとえばフェライトのような磁性体セラミック焼結体から構成される。コア４６の断面形状は、矩形であっても、円形、楕円等の他の形状であってもよい。

次に、図１１に示すように、コア４６が、第１のセラミックグリーンシート３８の第１の主面３９上に配置される。このとき、第１の導体パターン４０の端部、より具体的には、複数個の帯状導体部分４１の各々の端部が露出するように、コア４６が位置合わせされる。

他方、図１２に示すように、セラミック層となるべき第２のセラミックグリーンシート４７が用意される。第２のセラミックグリーンシート４７の第１の主面（図１２において下方へ向く面）４８には、コイル状導体の他部となる第２の導体パターン４９が形成される。第２の導体パターン４９は、円弧状に配列された複数個の帯状導体部分５０を備えている。

また、第２のセラミックグリーンシート４７の第１の主面４８に対向する第２の主面（図１２において上方へ向く面）５１上には、収縮抑制層５２が形成される。なお、図１２では、第２のセラミックグリーンシート４７が、収縮抑制層５２の下方に隠れた位置にある。

次に、図１３に示すように、図１１に示した構造物と図１２に示した構造物とが重ね合わされる。より詳細には、コア４６を介在させながら、第１のセラミックグリーンシート３８の第１の主面３９と第２のセラミックグリーンシート４７の第１の主面４８とが互いに向き合い、かつ第１の導体パターン４０の端部と第２の導体パターン４９の端部とが互いに接してコイル状に延びる導体を形成する状態となるように、第１のセラミックグリーンシート３８と第２のセラミックグリーンシート４７とが重ね合わされる。

このとき、第１の導体パターン４０に備える複数個の帯状導体部分４１の各端部は、第２の導体パターン４９に備える対応の帯状導体部分５０の各端部と接する状態となり、複数のターン数を有するコイル状に延びる導体を構成するコイル状導体５３が、全体として、ドーナツ状のコア４６に沿って延びるように形成される。

このようにして得られた複合積層体３７について、前述した実施形態の場合と同様、プレス工程、焼成工程、収縮抑制層４５および５２の除去工程ならびに外部端子電極形成工程が実施され、それによって、目的とするインダクタ素子が得られる。

以上、この発明を、インダクタ機能を備える単機能素子としてのインダクタ素子の製造方法について説明したが、この発明は、インダクタ機能を含む複合された複数個の機能を有する、多層セラミック基板の製造方法にも適用することができる。以下に、この発明が多層セラミック基板の製造方法に適用された場合の実施形態について説明する。

図１４ないし図１６は、積層型セラミック電子部品の第５の例としての多層セラミック基板５５の製造方法を説明するための断面図である。

概略的に説明すると、図１６に示した多層セラミック基板５５を得るため、図１５に示した複合積層体５６が作製される。複合積層体５６は、積層前の段階では、図１４に示すような要素に分解される。なお、多層セラミック基板５５の製造方法において、特に断らない限り、基本的には、前述したインダクタ素子１等の製造方法を適用することができる。

まず、図１６を参照して、多層セラミック基板５５の構成について説明する。

多層セラミック基板５５は、複数層のセラミック層５７〜６３を備えている。また、多層セラミック基板５５は、配線導体として、その一方および他方主面上にそれぞれ形成されるいくつかの外部導体膜６４および６５と、セラミック層５７〜６３の各々間の特定の界面に沿って形成されるいくつかの内部導体膜６６と、セラミック層５７〜６３の特定のものを貫通するように設けられるいくつかのビアホール導体６７とを備えている。これらの配線導体は、その少なくとも一部によって、コンデンサまたはインダクタのような受動素子を構成している。

また、多層セラミック基板５５は、平板状のコア６８およびその周囲に形成されるコイル状導体６９とをもって構成されるインダクタ素子７０を備えている。インダクタ素子７０は、セラミック層６０および６１の間に配置されている。インダクタ素子７０は、前述した単機能素子としてのインダクタ素子１等と実質的に同様の構造を有している。

上述のような多層セラミック基板５５を製造するために作製される複合積層体５６について、図１４および図１５を参照して説明する。図１４および図１５において、図１６に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１５と図１６とを対比すればわかるように、図１５に示した複合積層体５６は、セラミック層５７〜６３の各々に対応する未焼結セラミック層５７ａ〜６３ａを備えている。これら未焼結セラミック層５７ａ〜６３ａの各々に関連して、外部導体膜６４および６５、内部導体膜６６およびビアホール導体６７が設けられている。未焼結セラミック層６０ａおよび６１ａの間には、コア６８およびコイル状導体６９をもって構成されるインダクタ素子７０が配置されている。さらに、複合積層体５６の最外層を形成するように、収縮抑制層７１および７２が配置されている。

図１５に示すような複合積層体５６を作製するため、図１４に示すように、未焼結セラミック層５７ａ〜６３ａにそれぞれ対応するセラミックグリーンシート５７ｂ〜６３ｂが用意されるとともに、収縮抑制層７１および７２にそれぞれ対応する収縮抑制グリーンシート７１ｂおよび７２ｂが用意される。さらに、磁性体セラミック焼結体からなる平板状のコア６８が用意される。

次に、セラミックグリーンシート５７ｂ〜６３ｂの特定のものには、ビアホール導体６７が設けられる。また、内部導体膜６６は、コア６８より下方に位置するセラミックグリーンシート５７ｂ〜６０ｂについては、各々の上方主面上に形成され、コア６８より上方に位置するセラミックグリーンシート６１ｂ〜６３ｂについては、各々の下方主面上に形成される。なお、セラミックグリーンシート６０ｂの上方主面上に形成された内部導体膜６６の少なくとも一部は、セラミックグリーンシート６１ｂの下方主面上に形成されてもよい。

収縮抑制グリーンシート７１ｂの上方主面上には、外部導体膜６４が形成され、他方、収縮抑制グリーンシート７２ｂの下方主面上には、外部導体膜６５が形成される。これら外部導体膜６４および６５は、後の工程で、それぞれ、セラミックグリーンシート５７ｂおよび６３ｂ側に転写されるものであるが、このように、外部導体膜６４および６５を、それぞれ、収縮抑制グリーンシート７１ｂおよび７２ｂ上に形成したのは、セラミックグリーンシート５７ｂおよび６３ｂの各々について、その両主面上に導体膜を互いに位置合わせした状態で形成する煩雑さを避けるためである。

また、セラミックグリーンシート６０ｂの上方主面上には、コイル状導体６９の一部となる第１の導体パターン７３が形成され、セラミックグリーンシート６１ｂの下方主面上には、コイル状導体６９の他部となる第２の導体パターン７４が形成される。これら第１および第２の導体パターン７３および７４は、図２ないし図５において図示されている第１および第２の導体パターン１０および１８とそれぞれ実質的に同様の形状を有している。

次に、図１５に示す複合積層体５６を得るため、次のように、積層工程が実施される。

図１４を参照して、まず、収縮抑制グリーンシート７１ｂ上に、セラミックグリーンシート５７ｂ〜６０ｂが順次積層され、得られた積層体が、たとえば２０〜１５０ＭＰａの圧力で積層方向にプレスされる。

次に、コア６８が、セラミックグリーンシート６０ｂ上に配置される。このとき、第１の導体パターン７３の端部が露出するように、コア６８が位置合わせされる。また、コア６８は、接着剤等によって、セラミックグリーンシート６０ｂに対して仮止めされる。

他方、収縮抑制グリーンシート７２ｂ上に、セラミックグリーンシート６３ｂ〜６１ｂが順次積層され、得られた積層体が、たとえば２０〜１５０ＭＰａの圧力で積層方向にプレスされる。

次に、上述したセラミックグリーンシート６０ｂおよび６１ｂが向かい合うように、収縮抑制グリーンシート７１ｂ、セラミックグリーンシート５７ｂ〜６０ｂならびにコア６８を備える積層体と、収縮抑制グリーンシート７２ｂおよびセラミックグリーンシート６１ｂ〜６３ｂを備える積層体とが積み重ねられ、全体が、たとえば２０〜２００ＭＰａの圧力で積層方向にプレスされる。

このようにして、図１５に示した複合積層体５６が得られる。

次に、複合積層体５６を、未焼結セラミック層５７ａ〜６３ａが焼結する温度および所定の雰囲気で焼成する焼成工程が実施される。そして、焼成後において、収縮抑制層７１および７２が除去されることによって、図１６に示した多層セラミック基板５５が得られる。なお、焼成工程において、複合積層体５６に対して、５０〜１０００ｋＰａ程度の圧力を積層方向に加えておくと、より平坦性に優れた多層セラミック基板５５を得ることができる。次に、外部導体膜６４および６５には、必要に応じて、めっき処理が施される。

図１７には、図１６に示した多層セラミック基板５５に表面実装部品７５〜７７が搭載された状態が示されている。表面実装部品７５〜７７は、外部導体膜６５に半田付け等をもって電気的に接続されることにより、多層セラミック基板５５に表面実装される。

図１８は、積層型セラミック電子部品の第６の例としての多層セラミック基板を得るために作製された複合積層体７８を示す断面図である。図１８に示した複合積層体７８は、図１５に示した複合積層体５６と共通する多くの要素を備えているので、図１８において、図１５に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１８に示した複合積層体７８は、未焼結セラミック層５７ａ〜６３ａ間の界面に沿って、収縮抑制層７９が配置されていることを特徴としている。収縮抑制層７９は、その厚みが比較的薄く、焼成工程の結果、未焼結セラミック層５７ａ〜６３ａに含まれる材料の一部が浸透することによって固化される。したがって、収縮抑制層７９は、後で除去される必要はない。

図１８に示した実施態様では、収縮抑制層７９は、未焼結セラミック層５７ａ〜６３ａ間のすべての界面に沿って配置されたが、すべての界面に沿って配置されなくてもよい。

また、図１８に示した複合積層体７８において、さらに、図１５に示した収縮抑制層７１および７２のような最外層を形成する収縮抑制層が形成されてもよい。

図１９は、この発明に係る製造方法を適用して製造された積層型セラミック電子部品の第７の例としての多層セラミック基板８０を示す断面図である。図１９に示した多層セラミック基板８０は、図１６に示した多層セラミック基板５５と共通する多くの要素を備えているので、図１９において、図１６に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。

図１９に示した多層セラミック基板８０は、インダクタ素子７０に関して、図７に示したインダクタ素子２８と実質的に同様の構成を備えることを特徴としている。

すなわち、コア６８およびコイル状導体６９を積層方向に挟むように、セラミック層５９および６０間の界面ならびにセラミック層６１および６２間の界面にそれぞれ沿って、磁性体セラミック焼結体からなる第１のシールド板８１および８２が配置され、また、コア６８およびコイル状導体６９が位置するセラミック層６０および６１間の界面において、コア６８およびコイル状導体６９を挟むように、第２のシールド板８３および８４が配置されている。

これらシールド板８１〜８４は、図７に示したシールド板３１〜３４と実質的に同様の機能を果たすものである。

この実施形態において、多層セラミック基板８０を得るために作製される複合積層体は、図７に示したインダクタ素子２８の場合と同様、シールド板８１〜８４が未焼結セラミック層間の特定の界面に配置された構造を有している。

以上、この発明を、図示した実施形態に関連して説明したが、この発明の範囲内おいて、その他、種々の変形例が可能である。

たとえば、コアに関連して設けられるコイル状導体については、その形態等に関して種々の変形が可能である。また、多層セラミック基板における配線導体についても、必要に応じて、その形態を種々に変更することができる。

また、多層セラミック基板におけるインダクタ素子の配置についても、種々に変更することができ、また、２個以上のインダクタ素子が１個の多層セラミック基板に内蔵されてもよい。この場合、複数個のインダクタ素子が、多層セラミック基板における異なるセラミック層間の界面に沿って配置されても、同じセラミック層間の界面に沿って配置されてもよい。

Claims (16)

1. インダクタ素子を内蔵する積層型セラミック電子部品を製造する方法であって、
   磁性体セラミック焼結体からなるコアと、前記コアの周囲に形成されるコイル状導体と、層間に前記コアおよび前記コイル状導体を挟んだ状態で積層された少なくとも２層の未焼結セラミック層と、特定の前記未焼結セラミック層に接するように配置されかつ前記未焼結セラミック層の焼結温度では実質的に焼結しない無機材料粉末を含む収縮抑制層とを備える、複合積層体を作製する工程と、
   前記複合積層体を前記未焼結セラミック層が焼結する温度で焼成する工程と
   を備える、積層型セラミック電子部品の製造方法。
2. 前記複合積層体を作製する工程は、
   前記コアを用意する工程と、
   前記未焼結セラミック層となるべき複数枚のセラミックグリーンシートを用意する工程と、
   第１の前記セラミックグリーンシートの第１の主面上に、前記コイル状導体の一部となる第１の導体パターンを形成する工程と、
   第２の前記セラミックグリーンシートの第１の主面上に、前記コイル状導体の他部となる第２の導体パターンを形成する工程と、
   前記コアを介在させながら前記第１のセラミックグリーンシートの前記第１の主面と前記第２のセラミックグリーンシートの前記第１の主面とが互いに向き合い、かつ前記第１の導体パターンの端部と前記第２の導体パターンの端部とが互いに接してコイル状に延びる導体を形成する状態となるように、前記第１のセラミックグリーンシートと前記第２のセラミックグリーンシートとを重ね合わせる工程と
   備える、請求項１に記載の積層型セラミック電子部品の製造方法。
3. 前記第１のセラミックグリーンシートと第２のセラミックグリーンシートとを重ね合わせる工程は、前記第１のセラミックグリーンシートの前記第１の主面上に、前記第１の導体パターンの前記端部が露出するように、前記コアを配置する工程と、前記コアを介在させながら前記第１のセラミックグリーンシート上に前記第２のセラミックグリーンシートを重ね合わせる工程とを備える、請求項２に記載の積層型セラミック電子部品の製造方法。
4. 前記複合積層体を作製する工程は、前記第１のセラミックグリーンシートの前記第１の主面に対向する第２の主面および前記第２のセラミックグリーンシートの前記第１の主面に対向する第２の主面の各々上に、前記収縮抑制層を形成する工程をさらに備える、請求項２に記載の積層型セラミック電子部品の製造方法。
5. 前記第１および第２の導体パターンの各々は複数個の帯状導体部分を備え、それによって、前記コイル状導体のターン数が複数とされる、請求項２に記載の積層型セラミック電子部品の製造方法。
6. 前記コアは、平板状、円柱状、楕円柱状またはドーナツ状である、請求項１に記載の積層型セラミック電子部品の製造方法。
7. 前記収縮抑制層は、前記複合積層体の最外層を形成するように配置され、前記焼成工程の後、前記収縮抑制層を除去する工程をさらに備える、請求項１に記載の積層型セラミック電子部品の製造方法。
8. 前記収縮抑制層は、前記未焼結セラミック層間の特定の界面に沿って配置され、前記焼成工程において、前記収縮抑制層は、前記未焼結セラミック層に含まれる材料の一部が浸透することによって固化される、請求項１に記載の積層型セラミック電子部品の製造方法。
9. 前記複合積層体は、前記コアおよび前記コイル状導体を積層方向に挟むように、特定の前記未焼結セラミック層間の界面に沿って配置される、磁性体セラミック焼結体からなる第１のシールド板をさらに備える、請求項１に記載の積層型セラミック電子部品の製造方法。
10. 前記複合積層体は、前記コアおよび前記コイル状導体が位置する前記未焼結セラミック層間の界面において、前記コアおよび前記コイル状導体を挟むように配置される、磁性体セラミック焼結体からなる第２のシールド板をさらに備える、請求項９に記載の積層型セラミック電子部品の製造方法。
11. 前記積層型セラミック電子部品は、インダクタ機能を与える単機能素子である、請求項１に記載の積層型セラミック電子部品の製造方法。
12. 前記未焼結セラミック層は、低温焼結セラミック材料または磁性材料を主成分とするものである、請求項１１に記載の積層型セラミック電子部品の製造方法。
13. 前記積層型セラミック電子部品は、インダクタ機能を含む複合された複数個の機能を有する、多層セラミック基板である、請求項１に記載の積層型セラミック電子部品の製造方法。
14. 前記未焼結セラミック層は、低温焼結セラミック材料を主成分とするものである、請求項１３に記載の積層型セラミック電子部品の製造方法。
15. インダクタ素子を内蔵する積層型セラミック電子部品を製造するために用意される複合積層体であって、
    磁性体セラミック焼結体からなるコアと、
    前記コアの周囲に形成されるコイル状導体と、
    層間に前記コアおよび前記コイル状導体を挟んだ状態で積層された少なくとも２層の未焼結セラミック層と、
    特定の前記未焼結セラミック層に接するように配置されかつ前記未焼結セラミック層の焼結温度では実質的に焼結しない無機材料粉末を含む収縮抑制層と
    を備える、複合積層体。
16. 前記コイル状導体は、前記コアおよび前記コイル状導体を挟む第１および第２の前記未焼結セラミック層の各々の互いに向き合う主面上にそれぞれ形成された第１および第２の導体パターンを備え、前記第１および第２の導体パターンは、コイル状に延びる導体を形成するように、各々の端部が互いに接する状態となっている、請求項１５に記載の複合積層体。

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