JP4366064B2 - 適応型出力ドライバを有する半導体記憶装置 - Google Patents
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Description
【発明が属する技術分野】
この発明は、半導体記憶装置に関し、特に、電圧及び温度に応じて出力ドライバの駆動力(drivability)を変化させることのできる適応型出力ドライバを有する半導体記憶装置に関する。
【0002】
【従来の技術】
半導体記憶装置における出力ドライバは、メモリの読出し動作の際にDRAMと外部素子との間のインタフェースをなす部分であって、製造工程、電圧、温度によるDC特性及びAC特性の変化が少なくなければならない。このことは、特に高速動作をするデバイスにおいて切実に要求される。まず、IBIS(Input/Output Buffer Information Specification)(入/出力バッファ情報仕様)、IOH(ハイ出力電流=Output High Current)、IOL(ロー出力電流=Output Low Current)等で代表されるDC特性は、全ての動作電圧範囲において、出力ドライバのインピーダンスを一定の範囲内に制限している。しかし、製造工程、電圧、温度の変化に対する補償回路がなければ、出力ドライバのインピーダンスを一定範囲内に収めることは困難である。また、スルーレート(Slew rate)やデータ間のスキュー(Skew)は、出力ドライバの主要なAC特性であって、出力ドライバの製造工程、電圧、温度などにより変化する。このパラメータは、信号の保全性(Signal Integrity)だけでなく、所望の仕様に対するマージン(許容誤差)にも大きく影響する。
【0003】
一般に、出力ドライバには種々の種類があるが、代表的に、トライステートCMOS(Tri-state CMOS)出力ドライバとオープンドレイン(Open Drain)出力ドライバとが挙げられ、ここでは前者を例に取って説明する。
【0004】
図8〜9は、従来の技術に係るトライステートCMOS出力ドライバの回路図であり、図10は、その出力ドライバの内部信号の波形図である。
【0005】
データピンに連結されたデータ出力ドライバは、PMOSトランジスタMP1およびNMOSトランジスタMN1からなり、入力バッファおよびパッドPADを共有するように構成される。また、PMOSトランジスタMP1およびNMOSトランジスタMN1のゲートには、それぞれアップ信号UPおよびダウン信号DNが入力される。アップ信号UPおよびダウン信号DNは、図10にそれぞれ示すように、パッドPADでハイインピーダンスを保持し得る波形を呈してデータを伝送する。
【0006】
一方、基準電圧Vrefが外部から印加され、その電圧は、Vextq/2の値を有し、パッドPADに連結された直列ターミネーション用抵抗Rsを介して、さらに並列ターミネーション用抵抗Rtを介して、DRAMの外部でターミネーション電圧Vttに接続されている。ターミネーション電圧Vttは、基準電圧Vref±0.04Vであって、外部から印加される。
【0007】
データマスキング(DM)ピンの場合、書込みの際にのみ用いるため、入力バッファのみ存在するが、データストローブ(Data Strobe)とローディング(Loading)とをマッチングさせるため、ダミー出力ドライバ(Dummy Output Driver)を用いることになる。ダミー出力ドライバは、PMOSトランジスタMP2とNMOSトランジスタMN2とから構成されており、PMOSトランジスタMP2のゲートは、外部印加電源電圧Vextqに、NMOSトランジスタMN2のゲートは、グラウンド電圧Vssqにそれぞれ接続されて、ダイオードによる負荷抵抗の役割をしている。
【0008】
しかし、このような構造では、出力ドライバの内部インピーダンスに関連しての駆動力が電圧や温度の変化に対して調整可能でないので、その電流及び電圧の変化を制御することができない。
【0009】
【発明が解決しようとする課題】
そこで、この発明は、上記のような問題点を解決するため、外部から印加される電圧や動作温度などの変化に適応させて出力ドライバの駆動力を最適条件に変化させることのできる適応型出力ドライバを有する半導体記憶装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、この発明の適応型出力ドライバを有する半導体記憶装置は、出力ドライバのレベルを制御するための制御信号を発生させるシフトレジスタ手段と、データの書込み動作が行われるデータマスキングパッドと、前記データマスキングパッドに接続され、出力ドライバとのローディングのマッチングのためのダミー出力ドライバとして出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ手段と、前記シフトレジスタ手段の制御信号に応じて駆動力を異にする出力ドライバと、前記データマスキングバッファ手段から出力される基準電圧と前記駆動力とによって変わる前記出力ドライバのレベルを比較して、前記シフトレジスタ手段のシフトするか否かを決定する信号を発生させる比較手段とを備えてなることを特徴とする。
【0011】
また、上記目的を達成するため、この発明の前記出力ドライバは、前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルアップ駆動するため、出力線と電源線との間に並列に接続された複数のプルアップトランジスタと、前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルダウン駆動するため、前記出力線と接地線との間に並列に接続された複数のプルダウントランジスタとを含んでなることを特徴とする。
【0012】
また、この発明の前記複数のプルアップトランジスタは、前記シフトレジスタ手段の制御信号に応じてオンオフされる4個のPMOSトランジスタを含むことを特徴とする。
【0013】
また、この発明の前記4個のPMOSトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする。
【0014】
また、この発明の前記複数のプルダウントランジスタは、前記シフトレジスタ手段の制御信号に応じてオンオフされる4個のNMOSトランジスタを含むことを特徴とする。
【0015】
また、この発明の前記4個のNMOSトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする。
【0016】
また、この発明の前記シフトレジスタ手段は、前記出力ドライバ内の複数のプルアップトランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルアップ用シフトレジスタと、前記出力ドライバ内の複数のプルダウントランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルダウン用シフトレジスタとを含むことを特徴とする。
【0017】
また、この発明の前記データマスキングバッファ手段は、直列接続された複数のPMOSトランジスタからなるPMOSトランジスタ群と、直列接続された複数のNMOSトランジスタからなるNMOSトランジスタ群とを、上下対称になるように直列に接続し、前記PMOSトランジスタ群と前記NMOSトランジスタ群との接続部はターミネーション電圧に接続されたことを特徴とする。
【0018】
また、この発明の前記PMOSトランジスタ群と前記NMOSトランジスタ群とは、各々PMOSトランジスタとNMOSトランジスタとを3個ずつ備えることを特徴とする。
【0019】
また、この発明の前記PMOSトランジスタ群の内の一部のPMOSトランジスタのゲートとドレインとの間に抵抗が接続され、前記NMOSトランジスタ群の内の一部のNMOSトランジスタのゲートとドレインとの間に抵抗が接続すされていることを特徴とする。
【0020】
この発明は、出力ドライバにNMOSトランジスタ及びPMOSトランジスタをそれぞれ複数個備えて、複数のトランジスタの内のターンオンされるトランジスタの個数を、基準電圧と出力レベルとの差に応じてシフトレジスタにより制御することによって、電圧及び温度に適応させて出力ドライバの駆動力を変化させ、もってデータ出力のレベルを一定の誤差範囲内に抑えようというものである。−10℃〜90℃の温度変化に対応するターミネーション電圧Vttに対する基準電圧Vrefnの変化は、極めて小さいため、温度変化に対する補正は、動作範囲内で正確に制御でき、その結果、温度及び電圧に応じて出力ドライバの駆動力を変化させる。
【0021】
例えば、外部印加電圧が上がる場合、出力ドライバのサイズを減らして全体的な駆動力が小さくなる方向にシフトレジスタを動かし、外部印加電圧が下がる場合、出力ドライバのサイズを増加させて全体的な駆動力が増大される方向にシフトレジスタを動かす。
【0022】
【発明の実施の形態】
以下、添付する図面を参照しながらこの発明を説明する。
【0023】
図1は、この発明による半導体記憶装置における適応型出力ドライバの全体ブロック図である。この発明の適応型出力ドライバは、出力ドライバ内のプルアップトランジスタ群及びプルダウントランジスタ群を制御するための制御信号を発生させるシフトレジスタ部210と、出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ部220と、シフトレジスタ部の制御信号に応じてプルアップトランジスタ群及びプルダウントランジスタ群内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数が変わる第1出力ドライバ230と、データマスキングバッファ部220から出力される基準電圧と第1出力ドライバ230内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数によって変わる出力ドライバのレベルとを比較して、シフトレジスタ部のシフトをさらにするか否かを決定する信号を発生させる比較部250とを備えて構成されている。
【0024】
この発明において、適応制御をするためのレベル比較用の第1出力ドライバ230は、半導体記憶装置内の複数の出力ドライバのいずれか一つのみを用いれば良く、残りの出力ドライバは、レベル比較には利用せず、全て第2出力ドライバ240として、シフトレジスタ部から出力されるシフト信号に応じて制御されて、メモリ回路の読出しのためのドライバとして働くだけである。
【0025】
この発明は、基本的にデータマスキングピン内のダイオード形態のダミー出力ドライバを変形して温度、製造工程、電圧に対する変化幅を減らして比較部250で用いられる基準電圧(Vrefn、Vrefp)を形成し、これを出力端のピンの内のいずれか一つの出力ドライバ(230)と比較する。この場合、比較部250内の比較用の回路としては、差動増幅器を用い、その各イネーブル信号には、プルアップ用シフトレジスタ211及びプルダウン用シフトレジスタ213から出力される信号と関連した/mup信号(mup信号の逆極性信号)及びmdn信号を用いる。
【0026】
比較部250から出力されるSHU信号およびSHD信号は、出力ドライバ230の出力と基準電圧との比較結果を表す信号であり、プルアップ用シフトレジスタ211及びプルダウン用シフトレジスタ213にそれぞれ供給され、比較結果が未だ不十分を意味していれば、シフトレジスタのシフトを進め、それに応じて出力ドライバ230および240内のターンオンされるプルアップトランジスタ及びプルダウントランジスタの数を変更し、その状態で第1出力ドライバ230からの出力が比較部250に入力されて、再び基準電圧(Vrefn、Vrefp)と比較される。シフトレジスタ部210のプルアップ用シフトレジスタ211を初期化させる入力信号M_clkは、モードレジスタセット(MRS:Mode Register Set)がパワーシーケンス(power sequence)内に入る時、外部クロックext. clkに同期して作られ、プルダウンシフトレジスタ213を初期化させる入力信号EM_clkは、拡張モードレジスタセット(EMRS:Extended Mode Register Set)がパワーシーケンス(power sequence)内に入る時、外部クロックext. clkに同期して作られる。シフトレジスタ211、213のイネーブルの時期を決定するmup信号とmdn信号とは、各々初期にEM_clkとM_clkとにより各々イネーブルされ、SHU信号、SHD信号が「L」状態を呈している間のみ、イネーブルが維持され、SHU信号、SHD信号が「H」状態を呈すれば、ディスエーブルされ、それ以上の比較を行わない。
【0027】
比較の原理は、以下のとおりである。比較する出力ドライバ230の全てのトランジスタが初期状態でターンオンされ、基準電圧VrefnおよびVrefpと出力ドライバのレベルとがそれぞれ比較される。例えば、プルダウン側の場合について比較動作を説明すれば、図2の上側の信号波形図に示すように、出力ドライバの出力信号の下縁レベル(波線で示す)が比較する基準電圧Vrefnの下縁レベルより低い場合、比較部250の出力のSHD信号は「L」状態を呈し、プルダウン用シフトレジスタ213を右方に1段シフトして、シフトレジスタ213からの制御出力ビットの内の1ビットを消し、出力ドライバ内の1個のトランジスタをターンオフさせることにより、ターンオンされたトランジスタの数を低減することによって、出力ドライバを介して流れる電流量が低減することになり、これにより、出力ドライバの駆動力を減らすことになる。以後、その出力をさらに比較して、図2の下側の信号波形図に示すように、出力ドライバのレベルが基準電圧Vrefnより高くなれば、比較部250の出力のSHD信号は「H」状態を呈し、プルダウン用シフトレジスタ213をそれ以上シフトさせず、その状態をラッチすることになる。逆に、プルアップ側について比較動作を説明すれば、図示しないが、出力ドライバのレベルが比較する基準電圧Vrefpより高い場合、比較部250の出力のSHU信号は「L」状態を呈し、プルアップ用シフトレジスタ211を右方に1段シフトして、シフトレジスタ211からの制御出力ビットの内の1ビットを消し、出力ドライバ内の1個のトランジスタをターンオフさせることにより、ターンオンされたトランジスタの数を低減することによって、比較する出力ドライバを介して流れる電流量が低減することになり、これによって、出力ドライバの駆動力を減らすことになる。以後、その出力をさらに比較して、出力ドライバのレベルが基準電圧Vrefpより低くなれば、比較部250の出力のSHU信号は「H」状態を呈し、プルアップ用シフトレジスタ211をそれ以上シフトさせず、その状態をラッチすることになる。シフトレジスタに記憶されたシフト段数がメモリ回路の読出しの正規動作の際に、出力ドライバの駆動力を決定する因子となる。
【0028】
図3は、この発明におけるデータマスキングピン内のダミー出力ドライバの変形回路図である。まず、n+ 型半導体(高不純物濃度n型半導体)抵抗とトランジスタとの組を4組直列に接続し、その中点がデータマスキングパッドPADを介して抵抗RsおよびRtによりターミネーション電圧Vttに連結されることによって、温度に対する出力の変化を減らすことになる。一般に、n+ 型半導体抵抗の温度係数は、2000ppm/℃(ppmは、parts per million)であり、トランジスタの温度係数は、−3000ppm/℃であるから、n+ 型半導体抵抗をトランジスタのゲートとドレインとの間に連結すれば、温度変化に対して補償することになる。NMOSトランジスタMN0と抵抗R1、NMOSトランジスタMN1と抵抗R2、PMOSトランジスタMP0と抵抗R4、そしてPMOSトランジスタMP1と抵抗R5がこのような要求に適合するように組をなしている。グラウンド電圧Vssqに接続された抵抗R0と、外部印加電圧Vextqに接続された抵抗R3は、それぞれNMOSトランジスタMN2とPMOSトランジスタMP2のゲート電圧による変化を減らすため挿入されている。NMOSトランジスタMN0のソース側からは基準電圧Vrefnが出力され、PMOSトランジスタMP0のソースから基準電圧Vrefpが出力される。この場合、NMOSトランジスタMN2とPMOSトランジスタMP2のゲートに各々接続されて入力されるmdn信号とmup信号は、正規動作の際、それぞれ「L」状態、「H」状態を保持することになるので、NMOSトランジスタMN2とPMOSトランジスタMP2は、ダイオードと同じ機能を果たすことになる。
【0029】
図4は、図3における基準電圧Vrefnのターミネーション電圧Vttに対するずれ量(Vtt−Vrefn)が温度および電圧の変化に対してどのように変化するかを示すシミュレーション結果の例示図である。シミュレーション結果によれば、−10℃から90℃までの温度変化に対して、Vtt−Vrefnの値は2mV以下の変化を示し、外部電圧Vext が2.3Vから2.7Vまで変化すると、ターミネーション電圧Vttと基準電圧Vrefnとの差(Vtt−Vrefn)は、約100mV増加する。
【0030】
図5は、この発明における第1出力ドライバ230の一実施例の回路図であって、DC比較のため選定された一つのデータピンの出力ドライバを示す。第1出力ドライバ230は、データピンに用いられるトライステートの出力ドライバであって、プルダウンシフトレジスタとプルアップシフトレジスタとからそれぞれ出力された4ビットの信号dn<0>〜dn<3>と4ビットの信号up<0>〜up<3>とをそれぞれ入力される。前記4ビット信号dn<0>〜dn<3>の各ビットとプリドライバから出力されるdr信号とは、各ビットごとのANDゲートAND1〜AND4それぞれの入力側を形成し、前記4ビット信号up<0>〜up<3>の各ビットとプリドライバから出力されるur信号とは、各ビットごとのORゲートOR1〜OR4それぞれの入力側を形成する。4ビット信号dn<0>〜dn<3>の各ビットは、それぞれANDゲートAND1〜AND4を経て遅延されて、遅延4ビット信号dnd<0>〜dnd<3>に転換され、4ビット信号up<0>〜up<3>の各ビットは、それぞれORゲートOR1〜OR4を経て遅延されて、遅延4ビット信号upd<0>〜upd<3>に転換される。
【0031】
ここで、ANDゲートAND1〜AND4およびORゲートOR1〜OR4のそれぞれの入力側にそれぞれdr信号およびur信号が入力されるのは、正規動作の際にNMOSトランジスタMN10およびPMOSトランジスタMP10以外の8個のトランジスタに対する制御のためである。また、NMOSトランジスタMN10とPMOSトランジスタMP10とは、デフォルトサイズである。遅延4ビット信号dnd<0>〜dnd<3>およびupd<0>信号〜upd<3>信号は、図示のように順次1ビットずつ別れて、それぞれNMOSトランジスタMN11、MN12、MN13、MN14およびPMOSトランジスタMP11、MP12、MP13、MP14の各ゲートにそれぞれ入力され、各トランジスタのターンオン/ターンオフの制御を行う。
【0032】
プリドライバには、データ信号DATAおよびリ―ドコマンドによるイネーブル信号ENABLEが入力される。この第1出力ドライバ230のプリドライバは、mdn信号およびmup信号により制御され、これはパワーアップシーケンスの中で、プリドライバを所望のタイミングでプルダウンまたはプルアップのためにターンオンさせるようにセットするために必要である。
【0033】
図6は、この発明における第2出力ドライバ240の一実施例の回路図である。第2出力ドライバ240の構成の大部分は、図5の第1出力ドライバ230の構成と同一であるが、プリドライバがmdn信号およびmup信号によって制御されない点で異なる。。それは、第1出力ドライバ230を除く残りの出力ドライバ240の全ては、第1出力ドライバ230と一緒に同じ制御をされるため、不要であるからである。
【0034】
図7は、以上に説明したこの発明における内部信号の動作タイミング波形図である。シフトレジスタ部210のプルアップ用シフトレジスタ211とプルダウン用シフトレジスタ213の動作は、それぞれM_clk信号とEM_clk信号により開始される。プルダウン側制御のための4ビット信号dn<0>〜dn<3>の各ビットは、初期に「L」状態に設定されているが、EM_clk信号が入力されると同時に、全ビットが「H」状態にイネーブルされる。その後、比較部250からの比較結果出力SHD信号がシフトレジスタ部210のプルダウン用シフトレジスタ213にフィードバックされて、SHD信号が「L」状態である場合、シフトレジスタ213のdn<3>のビットから順に反転され、以降、反転されるビットが順次シフトされる。
【0035】
シフトレジスタ部210のプルダウン用シフトレジスタ213は、比較部250より出力されたSHD信号によりシフトするか否かが決定され、SHD信号が「L」状態である限り、シフトが行われ、SHD信号が「H」状態に変わると、それ以上のシフトは行われず、レジスタの現状態をラッチし、mdn信号が「L」に反転して比較部250をディスエーブルさせる。すなわち、基準電圧Vrefnより出力ドライバの出力信号レベルが低ければシフトが行われ、基準電圧Vrefnより出力ドライバの出力信号レベルが高くなれば、それ以上のシフトは行われずにレジスタの現状態をラッチする。
【0036】
また、シフトレジスタ部210のプルアップ用シフトレジスタ211は、比較部250から出力されたSHU信号によりシフトするか否かが決定され、4ビット信号up<0>〜up<3>の各ビットは、初期に「H」状態に設定されているが、M_clk信号が入力されると、mup信号が「L」状態に転換(したがって、/mup信号が「H」状態に転換)されると同時に、「L」状態になって、NMOSトランジスタ(MN10、MN11、MN12、MN13、MN14、MN20など)がイネーブルされる。その後、比較部250からの比較結果出力SHU信号がシフトレジスタ部210のプルアップ用シフトレジスタ211にフィードバックされて、SHU信号が「L」状態である場合、シフトレジスタ211のup<3>のビットから順に反転され、以降、反転されるビットが順次シフトされる。SHU信号が「H」状態である限り、シフトが行われ、SHU信号が「L」状態に変わると、それ以上のシフトは行われず、レジスタの現状態をラッチし、mup信号が「H」に反転して比較部250をディスエーブルさせる。すなわち、基準電圧Vrefpより出力ドライバの出力信号レベルが高ければシフトが行われ、基準電圧Vrefpより出力ドライバの出力信号レベルが低くなれば、それ以上のシフトは行われず、レジスタの現状態をラッチしたまま、/mup信号により比較部250をディスエーブルさせる。
【0037】
図5および図6のupd<0>信号〜upd<3>信号およびdnd<0>信号〜dnd<3>信号によるトランジスタの分割動作は、上述の実施例で示した4個以外のN個に分割することができる。この場合、電圧によるデータマスキングバッファ部220におけるVrefnおよびVrefpの変化幅(resolution)が分割の個数を決定することになる。
【0038】
製造工程が変わる場合に備えて、図3に示すデータマスキングピン内の変形されたダミー出力ドライバ内のトランジスタであるNMOSトランジスタ(MN0、MN1)およびPMOSトランジスタ(MP0、MP1)がメタルによりトリミングされるように作ることができる。
【0039】
なお、この発明は、上記実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0040】
【発明の効果】
上述したようになされるこの発明によると、この発明の構成によって、温度及び電圧に応じて出力ドライバの駆動力が調節されることによって、電圧による電流変化幅が調節可能であるので、IBIS特性及びIOH/IOL特性が改善されることによって、出力ドライバのDC特性が改善される。また、出力ドライバのAC特性が改善され、スルーレートの制御が可能になって仕様に対するマージンの確保が容易であり、出力ドライバを介して流れる電流を制御することができるため、SSO(Simultaneous Switching Output)ノイズが減少される効果がある。
【図面の簡単な説明】
【図1】 この発明に係る適応型出力ドライバの全体ブロック図である。
【図2】 図1における比較部の比較結果を示す信号波形図である。
【図3】 この発明に係るデータマスキングピン内のダミー出力ドライバの変形回路図である。
【図4】 図3において異なるVttについてのVrefnの温度変化に対するシミュレーション結果のグラフである。
【図5】 この発明に係る第1出力ドライバの一実施例の回路図である。
【図6】 この発明に係る第2出力ドライバの一実施例の回路図である。
【図7】 この発明における内部信号の動作タイミング波形図である。
【図8】 従来技術に係るトライステートCMOS出力ドライバの回路図である。
【図9】 従来技術に係るトライステートCMOS出力ドライバの回路図である。
【図10】 従来技術における内部信号の動作波形図である。
【符号の説明】
210 シフトレジスタ部
220 DMバッファ部
230 第1出力ドライバ部
240 第2出力ドライバ部
250 比較部
Claims (10)
- 出力ドライバのレベルを制御するための制御信号を発生させるシフトレジスタ手段と、
データの書込み動作が行われるデータマスキングパッドと、
前記データマスキングパッドに接続され、出力ドライバとのローディングのマッチングのためのダミー出力ドライバとして出力ドライバのレベルと比較する基準電圧を発生させるデータマスキングバッファ手段と、
前記シフトレジスタ手段の制御信号に応じて駆動力を異にする出力ドライバと、
前記データマスキングバッファ手段から出力される基準電圧と前記駆動力によって変わる前記出力ドライバの出力レベルを比較して、前記シフトレジスタ手段のシフトするか否かを決定する信号を発生させる比較手段と
を備えてなることを特徴とする適応型出力ドライバを有する半導体記憶装置。 - 前記出力ドライバは、
前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルアップ駆動するため、出力線と電源線との間に並列に接続された複数のプルアップトランジスタと、
前記シフトレジスタ手段の制御信号とプリドライバの制御信号とに応じて出力端をプルダウン駆動するため、出力線と接地線との間に並列に接続された複数のプルダウントランジスタと
を含むことを特徴とする請求項1に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記複数のプルアップトランジスタは、
前記シフトレジスタ手段の制御信号に応じてオンオフされる4個のPMOSトランジスタを含むことを特徴とする請求項2に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記4個のPMOSトランジスタは、前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする請求項3に記載の適応型出力ドライバを有する半導体記憶装置。
- 前記複数のプルダウントランジスタは、
前記シフトレジスタ手段の制御信号に応じてオンオフされる4個のNMOSトランジスタを含むことを特徴とする請求項2に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記4個のNMOSトランジスタは、
前記比較部の比較結果に応じてターンオフされるトランジスタの数が増加されることを特徴とする請求項5に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記シフトレジスタ手段は、
前記出力ドライバ内の複数のプルアップトランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルアップ用シフトレジスタと、
前記出力ドライバ内の複数のプルダウントランジスタを制御する信号を発生させるため、前記比較部のシフトするか否かの決定信号を受けるプルダウン用シフトレジスタと
を含むことを特徴とする請求項2に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記データマスキングバッファ手段は、
直列連結された複数のPMOSトランジスタからなるPMOSトランジスタ群と直列連結された複数のNMOSトランジスタからなるNMOSトランジスタ群とを上下対称になるように直列に接続し、前記PMOSトランジスタ群と前記NMOSトランジスタ群との接続部はターミネーション電圧に接続されたことを特徴とする請求項1に記載の適応型出力ドライバを有する半導体記憶装置。 - 前記PMOSトランジスタ群と前記NMOSトランジスタ群とは、各々PMOSトランジスタとNMOSトランジスタとを3個ずつ備えることを特徴とする請求項8に記載の適応型出力ドライバを有する半導体記憶装置。
- 前記PMOSトランジスタ群の内の一部のPMOSトランジスタのゲートとドレインとの間に抵抗が接続され、前記NMOSトランジスタ群の内の一部のNMOSトランジスタのゲートとドレインとの間に抵抗が接続されることを特徴とする請求項8に記載の適応型出力ドライバを有する半導体記憶装置。
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