JP4362151B2 - データ読取り/書込み機能を有する半導体メモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置に係り、特に従来より使用してきたラッチを取り除くことによりチップサイズを縮め、データ移動速度を向上させうる1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置に関する。
【0002】
【従来の技術】
現在、ビデオRAM(以下、VRAMという)の登場とともに多くのシステム製作者はシステムの性能向上のためにビデオRAMのようなグラフィックバッファを用いてきた。VRAMの登場以降機能を大幅に向上させたウィンドウRAM(以下、WRAMという)が登場して既存のVRAMを代替しつつあり、このWRAMの機能のうち固有機能の「DRAMからラッチへ、ラッチからDRAMへ」はスクリ−ンディスプレイ機能のうちブロック移動やスクロ−ルなどのような機能において画期的なものであってWRAMの代表的な機能である。
【0003】
図3は従来の内部データ読取り/書込み機能を有する半導体メモリ装置を説明するための構成を示した回路図である。
同図において、前述のメモリ装置は複数本のビットラインに接続された複数のメモリセルから構成されたメモリセルアレイ10と、複数本のビットラインと入出力データラインLとの間にそれぞれ接続され、ソースカラム選択信号に応答して対応するソースから読み出されたデータを入出力データラインLに伝送し、ソースカラム選択信号CSL1に続いて発生される目的地カラム選択信号CSL2に応答して入出力データラインLに印加されたデータを目的地に伝送する複数のカラム選択部20と、入出力データラインに接続され、読み出されたソースデータを増幅するデータ増幅部40と、データ増幅部40から出力されたデータをラッチするラッチ部60と、ラッチ部60のデータを入出力データラインに出力する書き込み駆動部80とから構成される。
【0004】
次に、前記メモリ装置の動作を説明する。
ピクセルデータ(以下、データとはピクセルデータを称する)を読み出そうとするソースアドレスによりメモリセルアレイ10の当該ビットラインが指定され、カラム選択部20にソースカラム選択信号CSL1が入力されれば、スイッチングトランジスタがターンオンされ、メモリセルアレイ10の内部データはスイッチングトランジスタを通して複数ビットの入出力バスに載せられる。入出力バスに載せられたデータはデータ増幅部40、すなわちセンスアンプで一定レベルに増幅された後、ラッチ部60にラッチされる。
【0005】
次いで、図4に図示のように、スクリーン上のテキスト文字の移動を説明すれば、ラッチ部60から出力されたデータがスクリーン上にディスプレイされると、そのデータをスクリーン上の別の場所に移動させる際データを貯蔵しているフレ−ムバッファ(すなわち、VRAM、WRAMとDRAMなど)ではデータのアドレスの移動が必要である。
この際、データのアドレス移動はデータをメモリから読み出し、他のアドレスに書き込む過程をチップ内部で行われるように内部移動(INTERNAL MOVE) がフレ−ムバッファの「DRAMからラッチへ」、「ラッチからDRAMへ」のようなデータ移動経路を供するラッチセルを通してなされる。
【0006】
前記データを移動してほしいアドレスの目的地アドレスに貯蔵するために目的地カラム選択信号CSL2をカラム選択部20に供すれば、該当するスイッチングトランジスタがターンオンされ、ラッチ部60に保持されていたデータが書き込み駆動部80、すなわち書き込みドライブWRDRVを通して入出力データラインLに載せられ、スイッチングトランジスタを通してメモリセルアレイ10の該当アドレスにデータが貯蔵される。
【0007】
図5のタイミング図に基づき説明すれば、ソースカラム選択信号CSL1と読み出し駆動信号UFBRがアクティブされ、カラムアドレスストロ−ブCASB信号が「ロ−」にアクティブされる1サイクル間メモリセルアレイ10からデータが読み出され、駆動スイッチングトランジスタと入出力データラインとデータ増幅部40(センスアンプ)を経由してラッチ部60に保たれる。次いで、Don’t care(ドントケア)を一定区間保ってから目的地カラム選択信号CSL2と書き込み駆動信号UFBWLがアクティブされ、カラムアドレスストロ−ブCASB信号が「ロ−」にアクティブされる他のサイクル間、ラッチ部60に保たれていたデータは書き込み駆動部80と入出力データラインLと駆動スイッチングトランジスタを経由してメモリセルアレイに貯蔵される。これによって、2サイクル間メモリ内部におけるデータ移動が行われる。
【0008】
このような2サイクル間のデータ移動方法により達成されたデータ伝送量を数値的に計算するため、例えばデータ出力が32ビットであり、四つのメモリコアブロックで同時選択信号CSL開放がそれぞれ八つであり、サイクルタイムが20nsの場合を挙げて説明すれば、1サイクルにおける内部バスを通したデータの移動は最大1.6ギガバイト/秒(8×32ビット/20ns)であり、8×32ビットのコアセル内のデータ移動時間は40ns(2サイクル)を必要として1秒間のデータ移動は0.8GBとなる。
【0009】
また、特表平8−505244号公報(以下、第1公報という)には、中央処理装置またはグラフィック加速回路によって与えられるデータ線上のデータをマルチプレクサで選択して、フレームバッファのアレイに転送し、フレームバッファから1行のデータを読み出して、内部データバス上で出力レジスタに転送し、出力レジスタから画素データを表示装置に転送するとともに、内部データバス上のデータは4つのデータラッチに保持することにより、フレームバッファの1行のデータの読み出しを1回の行アクセスストローブと4回の列アクセスストローブの動作で行うことを開示している。
【0010】
さらに、大画面のスクロールを高速に行う表示装置の表示制御回路が、特開昭63ー133192号公報(以下、第2公報という)により開示されている。
この第2公報には、CPUとVRAMをデータバスで接続し、VRAMのデータ入力端と8ビットの第1ラッチ回路のデータ出力端とを対応させて接続し、第1ラッチ回路の0番目から6番目のデータ入力端をCPUの1番目から7番目のデータ出力端に接続し、第1ラッチ回路の7番目のデータ入力端をCPUのデータ0番目のデータ出力端に接続し、VRAMのデータをCPUにより順次読み出すと同時に、第1、第2ラッチ回路の保持信号を与えた後に、第1ラッチ回路の出力を制御回路によりVRAMに書き込むようにしている。
【0011】
また、メモリから読み出されたデータをラッチに保持した後に、スクリーン上にディスプレイし、そのデータをスクリーン上の別の位置にスクロールさせる従来例として、特開昭61ー156987号公報(以下、第3公報という)を挙げることができる。
この第3公報の場合には、ディスプレイの画面上のデータをスクロールさせる際に、ビデオRAMのアドレスをCPUでアドレス指定して読み出し、ラッチ回路で一時的に記憶した後に、CPUによりスイッチをオンにすると同時にイクスクルシブオア回路をバッファ回路として作動させ、ビデオRAMのアドレスをスクロールするアドレスにアドレス指定してラッチ回路の内容をビデオRAMに書き込み、このビデオRAMに書き込まれたデータを意図する位置に表示してスクロールするようにしている。
【0012】
【発明が解決しようとする課題】
前述したように、図3で示した従来の内部データ読取り/書込み機能を有する半導体メモリ装置の場合には、データはソースと目的地選択信号CSL1、CSL2により入出力データラインLに載せられる。ゲートされる選択信号の数と対応して入出力データラインL、データ増幅部40のセンスアンプS/A、書き込み駆動部80の入出力ドライブIODRVおよびラッチの数が同一に増える。その数が増えるほどデータ伝送量は増えるが、レイアウトの増加によってチップサイズが大きくなり、またコストアップの要因となる。
同様にして、上記第1ないし第3公報の場合もいずれもラッチを使用しており、ラッチを使用することがコストアップ要因となることは、図3の従来例の場合と同様である。
【0013】
本発明は前述した従来の課題を解決するために案出されたもので、その目的は従来より使用してきたラッチを取り除くことにより、チップサイズを縮め、データ移動速度を向上させうる1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置を提供することである。
【0014】
【課題を解決するための手段】
前述した目的を達成するために、本発明の1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置は、複数本のビットラインに接続された複数のメモリセルからメモリセルアレイを構成する。
複数のビットラインと入出力データとの間にそれぞれ複数のカラム選択手段を接続して、ソースカラム選択信号に応答して対応するソースから読み出されたソースデータを入出力データラインに伝送する。
カラム選択手段はソースカラム選択信号に続いて発生される目的地カラム選択信号に応答して入出力データラインに印加されたソースデータを目的値に伝送する。
カラム選択手段で読み出されたソースデータをデータ増幅手段で増幅し、その出力で書き込み駆動手段を駆動して入出力データラインに出力する。
【0015】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい一実施の形態をさらに詳しく説明する。
図1は本発明による1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置を説明するための構成を示した回路図である。
【0016】
同図において、前記メモリ装置は複数本のビットラインに接続された複数のメモリセルから構成されたメモリセルアレイ10と、複数本のビットラインと入出力データラインLとの間にそれぞれ接続され、ソースカラム選択信号に応答して対応するソースから読み出されたデータを前記入出力データラインLに伝送し、ソースカラム選択信号CSL1に続いて発生される目的地カラム選択信号CSL2に応答して前記入出力データラインLに印加されたデータを目的地に伝送する複数のカラム選択手段20と、入出力データラインに接続され、読み出されたソースデータを増幅するデータ増幅部40と、データ増幅部40のデータを前記入出力データラインLに出力する書込み駆動部70とから構成される。
【0017】
次いで、本発明による望ましい一実施の形態の全般的な動作について説明する。
まず、データを読み出そうとするソースアドレスによりメモリセルアレイ10のセルが指定され、カラム選択部20にソースカラム選択信号CSL1が入力されれば、該当するスイッチングトランジスタがターンオンされ、メモリコアセルのデータは複数ビットの入出力データラインLに載せられる。入出力データラインLに載せられたデータはデータ増幅部40に入力され、一定レベルに増幅されてから前記データをメモリセルアレイ10の目的地アドレスに貯蔵するために目的地アドレスを指定すれば、カラム選択部20のスイッチングトランジスタが目的地カラム選択信号CSL2により駆動され、データ増幅部40のデータがラッチされず、直ちに書き込み駆動部70の入出力ドライブIODRVを経由してメモリセルアレイ10の目的地アドレスに貯蔵される。
【0018】
また、図2は本発明による内部データ読取り/書込み機能を説明するためのタイミング図である。同図において、ソースカラム選択信号CSL1と書き込み駆動部70の入力を制御する読取り/書込み駆動信号UFBRWがアクティブされ、カラムアドレスストローブCASB信号が「ロー」にアクティブされるサイクル区間の先端においてメモリセルアレイ10からデータが読み出され、カラムアドレスストローブCASB信号のアクティブ区間で目的地カラム選択信号CSL2がソースカラム選択信号CSL1の入力以後アクティブし続けると、データ増幅部40と書き込み駆動部70を経由してメモリセルアレイ10の目的地アドレスに貯蔵される。
【0019】
この際、入出力データラインLはソースカラム選択信号CSL1と目的地カラム選択信号CSL2との各アクティブ間にプリチャージ動作によりプリチャージされない。
つまり、前述した動作過程において1サイクル周期の間データの読取りおよび書込みが行われる。
【0020】
【発明の効果】
以上述べたように、本発明の1サイクル動作内部データ読取り/書込み機能を有する半導体メモリ装置では、メモリセルアレイから読み出されたデータをラッチせず直ちに目的地アドレスに書き込むので、ラッチセルが不要になって、チップサイズが縮まり、かつ、1サイクルの間に読み出しおよび書き込み動作の両方がなされるので、サイクルタイムが短縮されてバンド幅が増加してシステム性能を向上することができる。
【図面の簡単な説明】
【図1】本発明による1サイクル内部データ読取り/書込み機能を有する半導体メモリ装置の構成を示した回路図。
【図2】本発明による1サイクル内部データ読取り/書込み機能を説明するためのタイミング図。
【図3】従来の内部データ読取り/書込み機能を有する半導体メモリ装置の構成を示した回路図。
【図4】スクリーン上におけるテキスト文字移動の一例を示した図。
【図5】従来の内部データ読取り/書込み機能を説明するためのタイミング図。
【符号の説明】
10 メモリセルアレイ
20 カラム選択部
40 データ増幅部
60 書込み駆動部
Claims (3)
- カラムアドレスストローブ信号の1サイクル動作により内部データの読取り/書き込みを行う半導体メモリ装置であって、
複数本のビットラインにそれぞれ接続された複数のメモリセルから構成されたメモリセルアレイと、
前記複数本のビットラインと入出力データラインとの間にそれぞれ接続され、カラムアドレスストローブ信号の非活性区間で発生されるソースカラム選択信号に応答して、前記カラムアドレスストローブ信号が活性化されるタイミングで前記メモリセルアレイのソースアドレスから読み出されたソースデータを前記入出力データラインに伝送し、前記ソースカラム選択信号に続いて前記カラムアドレスストローブ信号の活性区間で発生される目的地カラム選択信号に応答して、前記カラムアドレスストローブ信号の活性区間に、前記入出力データラインに印加された前記ソースデータを前記メモリセルアレイの目的地アドレスに伝送する複数のカラム選択手段と、
入力端が前記入出力データラインに直接接続され、前記ソースアドレスから読み出された前記ソースデータを入力して増幅するデータ増幅手段と、
入力端が前記データ増幅手段の出力端にラッチ手段を介することなく直接接続され、出力端が前記入出力データラインに直接接続され、前記データ増幅手段から出力された前記ソースデータを入力し、前記目的地アドレスへの書き込みデータとして前記入出力データライン上に直接出力する書き込み駆動手段と、
を備えることを特徴とする半導体メモリ装置。 - 前記入出力データラインは、前記ソースカラム選択信号と前記目的地カラム選択信号とが各アクティブの間にはプリチャージ動作によりプリチャージされないことを特徴とする請求項1に記載の半導体メモリ装置。
- 前記書き込み駆動手段は、前記目的地カラム選択信号がアクティブにされるタイミングで前記データ増幅手段の出力を入力することを特徴とする請求項1に記載の半導体メモリ装置。
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