以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
(実施の形態1)
図1は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置100は、メモリセルアレイ110と、周辺回路部(120、130、140等)を有する。メモリセルアレイ110は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線WLおよびビット線BL−L、BL−Rの交点に配置される。なお、ここでは、2T2Cセルを例に説明する。よって、ビット線BL−LおよびBL−Rにそれぞれ接続された2つのトランジスタと2つの強誘電体キャパシタによって1つのデータが記憶される。また、周辺回路を構成するワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御する。これらの制御によって、メモリセルMCに記憶されたデータを複数のビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに書き込む。このような読み出し、書き込みは、ビット線制御部140においてなされる。
図2は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。
図示するように、ビット線BL−LおよびBL−Rは、それぞれ、pチャネル型MISFET(電荷転送MISFET:Metal Insulator Semiconductor Field Effect Transistor)T2−LおよびT2−Rを介して第1ノードVmn−Lおよび第2ノードVmn−Rに接続されている。
一方、第1ノードVmn−Lおよび第2ノードVmn−Rと、接地電位(基準電位、GND、Vss)との間には、それぞれタンク容量C5−LおよびC5−Rが接続されている。また、第1ノードVmn−Lおよび第2ノードVmn−Rには、それぞれスイッチングトランジスタVswmL、VswmRを介して負電位発生回路17−L、17−Rが接続されている。なお、ここでは、タンク容量C5−LおよびC5−Rとして、強誘電体容量を用いたが、常誘電体容量を用いもよい。但し、強誘電体容量を用いれば、小面積で大容量を得られる。
上記構成によって、ビット線BL−L、BL−Rに、メモリセルから電位が転送されても、第1、第2タンク容量に蓄積された負電荷をpチャネル型MISFETT2−LおよびT2−Rを介して転送することで、ビット線を仮想的に接地電位に固定することができる。よって、プレート線に印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。また、読み出し速度を向上させることができる。さらに、ビット線容量の影響を低減できるため、メモリセルの大容量化によりビット線長が増加しても、上記良好な特性を維持できる。
以下、図2の回路をさらに詳細に説明する。
上記pチャネル型MISFETT2−L、T2−Rのゲート電極(ノードVthg−L、Vthg−R)には、それぞれスイッチングトランジスタVswL、VswRを介して閾値電位(Vth)発生回路15−L、15−Rが接続されている。
また、ビット線BL−L、BL−Rとpチャネル型MISFETT2−L、T2−Rのゲート電極との間には、それぞれインバータアンプ回路13−L、13−Rが接続されている。インバータアンプ回路13−L、13−Rは、インバータINVL、INVR、容量C1−L、C1−R、C2−L、C2−Rおよび抵抗RL、RRで構成されている。
具体的には、ビット線BL−LとインバータINVLの入力部は、容量C1−Lを介して接続され、pチャネル型MISFETT2−Lのゲート電極とインバータINVLの出力部は、容量C2−Lを介して接続されている。また、インバータINVLの入力部と出力部とは、抵抗RLを介して接続されている。
同様に、ビット線BL−RとインバータINVRの入力部は、容量C1−Rを介して接続され、pチャネル型MISFETT2−Rのゲート電極とインバータINVRの出力部は、容量C2−Rを介して接続されている。また、インバータINVRの入力部と出力部とは、抵抗RRを介して接続されている。
なお、上記インバータアンプ回路13−L、13−Rは、容量C1−L、C1−R、C2−L、C2−Rとして常誘電体容量を用いているが、強誘電体容量を用いてもよい。このインバータアンプ回路13−L、13−Rは、ビット線の電位をpチャネル型MISFETのゲート電極にフィードバックすることにより、ビット線をより強固に接地電位に固定する役割を果たす。
また、第1ノードVmn−Lおよび第2ノードVmn−Rには、正電位変換回路(L/S)19−L、19−Rが接続され、これらの出力(信号)Vsf−L、Vsf−Rの電位差をラッチ回路20で判定することにより、読み出しが行われる。
ここで、本実施の形態においては、pチャネル型MISFETT2−L、T2−Rと第1、第2ノードVmn−L、Vmn−Rとの間にそれぞれpチャネル型MISFETP1−L、P1−Rが接続されている。また、pチャネル型MISFETP1−Lのゲート電極は、第2ノードVmn−Rと接続され、pチャネル型MISFETP1−Rのゲート電極は、第1ノードVmn−Lと接続されている。この交差接続させたpチャネル型MISFETP1−LおよびP1−Rを回路30とする。この回路30は、後述するように、電荷大対策回路と言える。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図3および図4に、強誘電体記憶装置の読み出し時のタイミングチャート(電位のシミュレーション)を示す。
図3(A)に示すように、閾値電位発生回路15−L、15−Rの制御信号VthgenをHレベル(高電位レベル)とし、閾値電位発生回路15−L、15−Rからpチャネル型MISFETT2−L、T2−Rの閾値電位を出力する。この際、スイッチングトランジスタVswL、VswRの共通の制御信号Vswは、Hレベルであり、スイッチングトランジスタVswL、VswRは、オン状態である(図3(B)参照)。よって、pチャネル型MISFETT2−L、T2−Rのゲートに、閾値電位が供給される。次いで、ワード線WLの電位をHレベルとする(図4のWL参照)。
また、制御信号VswをLレベル(低電位レベル)とし、スイッチングトランジスタVswL、VswRをオフ状態とする。これにより、ノードVthg−L、Vthg−Rは、フローティング状態となる。
次いで、負電位発生回路17−L、17−Rの制御信号VmngenをHレベルとし、負電位発生回路17−L、17−Rから負電位を出力する。この際、スイッチングトランジスタVswmR、VswmLの共通の制御信号Vswmは、Hレベルであり、スイッチングトランジスタVswmR、VswmLは、オン(導通)状態である(図3(D)参照)。よって、第1ノードVmn−Lおよび第2ノードVmn−Rは、負電位となる。言い換えれば、タンク容量C5−L、C5−Rに負電荷がチャージされる。
次いで、制御信号VswmをLレベルとし、スイッチングトランジスタVswmR、VswmLをオフ状態とする。これにより、第1ノードVmn−Lおよび第2ノードVmn−Rは、フローティング状態となる。
次いで、プレート線PLをHレベルとする(図4のPL参照)。その結果、メモリセルの電荷が読み出される。言い換えれば、メモリセルの電荷がビット線BL−L、BL−Rに転送される。
上記電荷の転送により、ビット線BL−L、BL−Rの電位が上昇する。この電位の上昇をインバータアンプ13−L、13−Rによって逆位相で増幅することにより、ノードVthg−L、Vthg−Rの電位を下げる。この電位の変化量(下げ幅)は、上記ビット線の電位の変化量(上昇量)に依存する。つまり、メモリセルの”0”データと”1”データの電荷量の差に依存する。
ここで、ノードVthg−L、Vthg−Rの電位が下がると、pチャネル型MISFETT2−L、T2−Rがオンする。よって、負電位にチャージされたタンク容量C5−L、C5−Rに、ビット線BL−L、BL−Rから電荷が転送される。即ち、第1ノードVmn−Lおよび第2ノードVmn−Rの電位が上昇する。メモリセルの電荷が全てタンク容量C5−L、C5−Rに転送されると、ビット線BL−L、BL−Rの電位が下降しノードVthg−L、Vthg−Rの電位が上昇し、pチャネル型MISFETT2−L、T2−Rがオフする。よって第1ノードVmn−Lおよび第2ノードVmn−Rの電位上昇が止まる。この際、メモリセルの”0”データと”1”データの電荷量によってノードVthg−L、Vthg−Rの電位変動が異なり、これに対応して、第1ノードVmn−Lおよび第2ノードVmn−Rの電位の上昇幅が異なる。つまり、”0”データと”1”データの電荷量の差により、第1ノードVmn−Lおよび第2ノードVmn−Rに電位差が生じる。
ここで、本実施の形態においては、前述したように、センスアンプ回路中に交差接続させたpチャネル型MISFETP1−L、P1−R(30)を備えているので次の動作がなされる。
即ち、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位(Vth)に達し、他方側のpチャネル型MISFETをオフさせる。図4においては、第2ノードVmn−Rが先に閾値電位(ここでは、−0.7V)に達しているので、pチャネル型MISFETP1−Lがオフする。その結果、第1ノードVmn−Lの電位の上昇が停止する(図4のVmn−R、Vmn−L参照)。
このように、本実施の形態においては、ノードVthg−L、Vthg−Rの電位に関わらず、第1ノードVmn−Lおよび第2ノードVmn−Rの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。
以下に、比較回路(図5)を参照しながら、本実施の形態の効果について、さらに詳細に説明する。
図5は、交差接続させたpチャネル型MISFETP1−L、P1−Rを用いなかった場合のセンスアンプ回路の構成図である。なお、図2と同一箇所には同じ符号を付し、その詳細な説明を省略する。図5に示す回路においては、pチャネル型MISFETT2−LおよびT2−Rを直接第1ノードVmn−Lおよび第2ノードVmn−Rにそれぞれ接続している。
かかる回路において、(1)メモリセルの強誘電体キャパシタ容量が当初の設定と大きくズレた場合、(2)メモリセルの強誘電体キャパシタ容量とタンク容量との比が著しく変化した場合に読み出しマージンが低下する。
例えば、メモリセルの強誘電体キャパシタ容量(”0”データの電荷量)が大きかった場合のシミュレーション結果を図6に示す。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に大きい場合とも言える。
この場合、図6に示すように、”0”データに対応する第1ノードVmn−Lが大きく上昇する。一方、”1”データに対応する第2ノードVmn−Rは、所定の電位(この場合0.7V)までしか上昇しないため、第1ノードVmn−Lと第2ノードVmn−Rの電位差が小さくなってしまう。よって、これに対応して、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。
これに対し、本実施の形態においては、前述したように、第1ノードVmn−Lおよび第2ノードVmn−Rの一方の電位(図4ではVmn−L)の上昇を抑えられるので、これらの電位差を大きく確保することができる。言い換えれば、第1ノードVmn−Lおよび第2ノードVmn−Rの電位差をVth以上とすることができる。よって、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差を大きくすることができる。即ち、第1ノードVmn−Lおよび第2ノードVmn−Rの電位は負電位であるため正電位に変換し、その差をラッチする必要がある。従って、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差が大きくなる所定の時間後にラッチ回路20をオンし、読み出し信号をデジタル信号(H又はL)として出力する。
このように、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差を大きくすることができる。また、少なくともVth以上の電位差が確保されるため、正電位変換回路のセッティング(変換ロス)に関わらず、出力Vsf−LおよびVsf−Rの電位差を大きくすることができる。
以上詳細に説明したように、本実施の形態によれば、読み出しマージンを向上させることができる。また、読む出し特性を向上させることができる。なお、図4および図6においては、ノードVthg−L、Vthg−Rの電位の変化も示した。
(実施の形態2)
実施の形態1においては、メモリセルの強誘電体キャパシタ容量(”0”データの電荷量)が大きかった場合の対策について説明したが、本実施の形態においては、強誘電体キャパシタ容量(”1”データの電荷量)が小さかった場合の対策について説明する。なお、この場合は、メモリセルの強誘電体キャパシタ容量がタンク容量と比較し、相対的に小さい場合とも言える。実施の形態1と同一箇所には同じ符号を付し、その詳細な説明を省略する。
図7は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。図2に示す回路に、電荷小対策回路として回路40が組み込まれている。
即ち、pチャネル型MISFETT2−L、T2−Rと、pチャネル型MISFETP1−L、P1−Rとの接続ノードである第3ノードVc−L、第4ノードVc−Rに、pチャネル型MISFETP3−L、P3−Rが接続されている。
具体的には、第3ノードVc−Lと接地電位との間にpチャネル型MISFETP3−L、が接続され、第4ノードVc−Rと接地電位との間にpチャネル型MISFETP3−R、が接続されている。pチャネル型MISFETP3−LおよびP3−Rのゲート電極は、容量C7を介して信号線Vupbに接続されている。また、pチャネル型MISFETP3−LおよびP3−Rのバックゲートは接地電位に接続されている。このように接続することで、基板へのリーク電流を低減できる。なお、信号線と信号とを同じ符号で示すことがある。また、ここでは容量C7として常誘電体容量を用いたが、強誘電体容量を用いてもよい。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図8および図9に、強誘電体記憶装置の読み出し時のタイミングチャートを示す。なお、実施の形態1と同じ動作についてはその詳細な説明を省略し、特に、回路40に係る動作について詳細に説明する。また、図8の(A)〜(D)は、図3の(A)〜(D)と同じ波形である。
実施の形態1において図3等を参照しながら説明したように、制御信号VthgenをHレベルとし(図3(A)、図8(A)参照)、pチャネル型MISFETT2−L、T2−Rに、閾値電位を供給する。次いで、ワード線WLの電位をHレベルとする(図9のWL参照)。また、制御信号VswをLレベルとし(図3(B)、図8(B)参照)、ノードVthg−L、Vthg−Rをフローティング状態とする。次いで、制御信号VmngenをHレベルとし(図3(C)、図8(C)参照)、タンク容量C5−L、C5−Rに負電荷をチャージする。次いで、制御信号VswmをLレベルとし(図3(D)、図8(D)参照)、第1ノードVmn−Lおよび第2ノードVmn−Rをフローティング状態とする。
次いで、プレート線PLをHレベルとする(図9のPL参照)。その結果、実施の形態1で説明したように、メモリセルの電荷がビット線BL−L、BL−Rに転送される。さらに、第1ノードVmn−Lおよび第2ノードVmn−Rの電位が上昇する。
ここで、本実施の形態においては、前述したように、pチャネル型MISFETP3−L、P3−R(40)を備えているので次の動作がなされる。
即ち、図8(E)に示すように、一定期間(例えば、プレート線PLの立ち上がりから期間t1後)に、制御信号VupをHレベルとする。即ち、Vupの反転信号であるVupbがLレベルとなる。よって、容量C7を介して信号が伝達され、pチャネル型MISFETP3−LおよびP3−Rがオン状態となる。よって、負電位である第3ノードVc−Lおよび第4ノードVc−Rが接地電位と接続され、負電位である第1ノードVmn−Lおよび第2ノードVmn−Rが上昇する。
この後、実施の形態1で詳細に説明したように、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位に達し、他方側のpチャネル型MISFETをオフさせる。図9においては、第2ノードVmn−Rの電位が、先に閾値電位(ここでは、−0.7V)まで引き上げられ、pチャネル型MISFETP1−Lがオフする。その結果、第1ノードVmn−Lの電位の上昇が停止する(図9のVmn−R、Vmn−L参照)。
このように、本実施の形態においては、メモリセルの強誘電体キャパシタ容量が小さいため、メモリセルからの電荷の転送では、第1、第2ノードVmn−L、Vmn−Rの電位の上昇が少ない場合であっても、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。
以下に、前述の比較回路(図5)を参照しながら、本実施の形態の効果について、さらに詳細に説明する。
図5に示す比較回路において、メモリセルの強誘電体キャパシタ容量(”1”データの電荷量)が小さかった場合のシミュレーション結果を図10に示す。
この場合、図10に示すように、メモリセルからの電位の転送(抽出)が早く終了し、”1”データに対応する第2ノードVmn−Rの電位上昇が停止してしまう。よって、第1ノードVmn−Lと第2ノードVmn−Rの電位差が小さくなり、これに対応して、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差も小さくなってしまう。正電位変換においては、通常変換ロスが生じるため、さらに電位差が小さくなる。
これに対し、本実施の形態においては、前述したように、pチャネル型MISFETP3−L、P3−R(40)によって、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができる。そして、第1ノードVmn−Lおよび第2ノードVmn−Rの電位差をVth以上とすることができる。
よって、正電位変換回路19−L、19−Rの出力Vsf−LおよびVsf−Rの電位差を大きくすることができる。また、少なくともVth以上の電位差が確保されるため、正電位変換回路19−L、19−Rのセッティング(変換ロス)に関わらず、出力Vsf−LおよびVsf−Rの電位差を大きくすることができる。その結果、読み出しマージンを向上させることができる。読む出し特性を向上させることができる。なお、図9および図10においては、ノードVthg−L、Vthg−Rの電位の変化も示した(図11についても同じ)。
もちろん、本実施の形態においては、回路30を備えているため、実施の形態1で詳細に説明した、メモリセルの強誘電体キャパシタ容量(”0”データの電荷量)が大きかった場合においても対応することができる。
図11に、図7の回路において、メモリセルの強誘電体キャパシタ容量(”0”データの電荷量)が大きかった場合のシミュレーション結果を示す。この場合、制御信号VupがHレベルとなるタイミングの前に、回路30が動作し、第1ノードVmn−Lおよび第2ノードVmn−Rの電位差を確保することができる。回路30の動作は、実施の形態1で説明した通りである。よって、図11の結果は、図4と同様の結果となっている。
このように、本実施の形態によれば、メモリセルの強誘電体キャパシタ容量が、大きくなった場合でも、小さくなった場合でも対応することができる。
また、タンク容量C5−L、C5−Rを例えばゲート容量で構成することができる。ゲート容量とは、基板と基板上の絶縁膜とその上部の導電性膜で構成される容量であり、この導電性膜は、MISFETのゲート電極と同じ材料(工程)で形成することができる。
即ち、メモリセルを構成する強誘電体容量と異なる材料でタンク容量を形成した場合、これらの容量の圧電特性や温度特性が異なるため、使用状態において所定の容量比となるよう制御することは困難である。しかしながら、本実施の形態によれば、これらの容量比が変化しても、上記の通り、回路30および40で補償することができる。よって、タンク容量をゲート電極で構成することができる。タンク容量をゲート容量で構成すれば、強誘電体容量と比較し、プロセスばらつきを低減することができる。もちろん、ゲート電極以外の導電性膜(例えば、配線等)を用いてタンク容量を構成してもよい。
(実施の形態3)
本実施の形態においては、電荷小対策回路(40)の他の構成例を説明する。なお、実施の形態1、2と同一箇所には同じ符号を付し、その詳細な説明を省略する。
図12は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。図2に示す回路に、電荷小対策回路として回路40A−L、40A−Rが組み込まれている。
即ち、インバータINVLの出力部と接地電位との間にnチャネル型MISFETN1−Lが接続され、インバータINVRの出力部と接地電位との間にnチャネル型MISFETN1−Rが接続されている。これらのnチャネル型MISFETN1−L、N1−Rのゲート電極は、信号線Vupと接続されている。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態2(図8、図9)と同じである。よって、ここでは、制御信号VupのHレベルへの変化以降の回路40A−L、40A−Rの動作について説明する。
図8(E)に示すように、読み出し動作開始から一定の期間後(例えば、プレート線PLの立ち上がりからt1後)に、制御信号VupがHレベルとなると、nチャネル型MISFETN1−L、N1−Rがオン状態となる。よって、インバータINBL、INBRの出力部の電位が低下し、これに対応してノードVthg−L、Vthg−Rの電位が低下する。従って、pチャネル型MISFETT2−L、T2−Rがオン状態となり、ビット線BL−L、BL−Rと負電位ノードである第1、第2ノードVmn−L、Vmn−Rが接続される。その結果、第1、第2ノードVmn−L、Vmn−Rの電位が上昇する。即ち、メモリセルからの電荷の転送(抽出)が終了し、ノードVthg−L、Vthg−Rの電位の変化がなくなると、pチャネル型MISFETT2−L、T2−Rがオフする。しかし、ここでは、nチャネル型MISFETN1−L、N1−Rによって、強制的にpチャネル型MISFETT2−L、T2−Rをオンさせ、第1、第2ノードVmn−L、Vmn−Rの電位を上昇させる。
この後、実施の形態2で説明したように、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位に達し、他方側のpチャネル型MISFETをオフさせる。図9においては、第2ノードVmn−Rの電位が、先に閾値電位(ここでは、−0.7V)まで引き上げられ、pチャネル型MISFETP1−Lがオフする。その結果、第1ノードVmn−Lの電位の上昇が停止する(図9のVmn−R、Vmn−L参照)。
このように、本実施の形態においても、実施の形態2と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第1、第2ノードVmn−L、Vmn−Rの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路30を備えているため、実施の形態1で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。
(実施の形態4)
本実施の形態においては、電荷小対策回路(40)のさらに他の構成例を説明する。なお、実施の形態1、2、3と同一箇所には同じ符号を付し、その詳細な説明を省略する。
図13は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。図2に示す回路に、電荷小対策回路として回路40B−L、40B−Rが組み込まれている。
即ち、インバータINVLの入力部と電源電位(駆動電位、Vcc、Vdd)との間にpチャネル型MISFETP2−Lが接続され、インバータINVRの入力部と電源電位との間にpチャネル型MISFETP2−Rが接続されている。これらのpチャネル型MISFETP2−L、P2−Rのゲート電極は、信号線Vupbと接続されている。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態2(図8、図9)と同じである。よって、ここでは、制御信号VupbのLレベルへの変化以降の回路40B−L、40B−Rの動作について説明する。
図8(E)に示すように、読み出し動作開始から一定の期間後(例えば、プレート線PLの立ち上がりからt1後)に、制御信号VupがHレベルとなると、Vupの反転信号であるVupbはLレベルとなり、pチャネル型MISFETP2−L、P2−Rがオン状態となる。よって、インバータINBL、INBRの入力部の電位が上昇し、インバータINBL、INBRの出力部の電位が低下する。これに対応してノードVthg−L、Vthg−Rの電位が低下する。従って、pチャネル型MISFETT2−L、T2−Rがオン状態となり、ビット線BL−L、BL−Rと負電位ノードである第1、第2ノードVmn−L、Vmn−Rが接続される。その結果、第1、第2ノードVmn−L、Vmn−Rの電位が上昇する。即ち、メモリセルからの電荷の転送(抽出)が終了し、ノードVthg−L、Vthg−Rの電位の変化がなくなると、pチャネル型MISFETT2−L、T2−Rがオフする。しかし、ここでは、pチャネル型MISFETP2−L、P2−Rによって、強制的にpチャネル型MISFETT2−L、T2−Rをオンさせ、第1、第2ノードVmn−L、Vmn−Rの電位を上昇させる。
この後、実施の形態2で説明したように、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位に達し、他方側のpチャネル型MISFETをオフさせる。図9においては、第2ノードVmn−Rの電位が、先に閾値電位(ここでは、−0.7V)まで引き上げられ、pチャネル型MISFETP1−Lがオフする。その結果、第1ノードVmn−Lの電位の上昇が停止する(図9のVmn−R、Vmn−L参照)。
このように、本実施の形態においても、実施の形態2と同様に、メモリセルの強誘電体キャパシタ容量が小さい場合であっても、第1、第2ノードVmn−L、Vmn−Rの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。もちろん、本実施の形態においても、回路30を備えているため、実施の形態1で詳細に説明した、メモリセルの強誘電体キャパシタ容量が大きい場合においても対応することができる。
次いで、実施の形態2〜4で説明した電荷小対策回路(40、40A−L/R、40B−L/R)のさらなる効果について説明する。
実施の形態2の電荷小対策回路40においては、制御信号Vupbにより、確実に第1、第2ノードVmn−L、Vmn−Rをプルアップすることができる。また、ビット線BL−L、BL−Rと別に制御されるためビット線BL−L、BL−Rにノイズを与え難い。
実施の形態3および4の電荷小対策回路40A−L/R、40B−L/Rにおいては、正電位でMISFETを制御するための容量C7を形成する必要がなく、回路面積の縮小化を図ることができる。
また、実施の形態4の電荷小対策回路40B−L/Rにおいては、インバータINVL、INVRの入力側の電位を制御するため、インバータINVL、INVRの入出力電位をHレベルおよびLレベルに固定でき、貫通電流を低減することができる。
なお、上記実施の形態においては、2T2Cの強誘電体メモリを例に説明したが、本発明は、一方のビット線に参照電位が印加される1T1C(例えば、オープンビットタイプの1T1C)の強誘電体メモリにも適用可能である。
(実施の形態5)
図14は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。図2に示す回路に、負電位発生回路50−L、50−Rおよびプルアップ回路(電荷小対策回路)41A−L、41A−Rが組み込まれている。なお、以下の説明において、上記実施の形態1〜4と同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。また、以下の説明において、信号線と信号(電位)を同じ符号で示す場合がある。
即ち、負電位発生回路50−L、50−Rは、それぞれ、容量C8−R、C8−Lを有し、容量C8−Rは、ビット線BL−Rと信号線Vblmとの間に接続され、容量C8−Lは、ビット線BL−Lと信号線Vblmとの間に接続されている。なお、ここでは容量C8−R、C8−Lとして強誘電体容量を用いたが、常誘電体容量を用いてもよい。
また、プルアップ回路41A−L、41A−Rは、それぞれ2つのnチャネル型MISFET(N2−LおよびN1−L、N2−RおよびN1−R)を有している。即ち、インバータINVLの出力部と接地電位(基準電位、GND、Vss)との間にnチャネル型MISFETN2−LおよびN1−Lが直列に接続され、nチャネル型MISFETN2−Lのゲート電極は、インバータINVLの入力部と接続され、nチャネル型MISFETN1−Lのゲート電極は、信号線Vupと接続されている。また、インバータINVLの出力部と接地電位との間にnチャネル型MISFETN2−RおよびN1−Rが直列に接続され、nチャネル型MISFETN2−Rのゲート電極は、インバータINVRの入力部と接続され、nチャネル型MISFETN1−Rのゲート電極は、信号線Vupと接続されている。
他の構成は、実施の形態1(図2)と同様である。簡単に説明すると、ビット線BL−LおよびBL−Rは、それぞれ、2つのpチャネル型MISFETT2−LおよびP1−L、T2−RおよびP1−Rを介して第1ノードVmn−Lおよび第2ノードVmn−Rに接続されている。このpチャネル型MISFETT2−LとP1−Lの接続ノードをVc−Lと、pチャネル型MISFETT2−RとP1−R2との接続ノードをVc−Rとする。
一方、第1ノードVmn−Lおよび第2ノードVmn−Rと、接地電位との間には、それぞれタンク容量C5−LおよびC5−Rが接続されている。
また、第1ノードVmn−Lおよび第2ノードVmn−Rには、それぞれスイッチングトランジスタVswmL、VswmRを介して負電位発生回路17−L、17−Rが接続されている。
また、第1ノードVmn−Lおよび第2ノードVmn−Rには、正電位変換回路(L/S)19−L、19−Rが接続され、これらの出力(信号)Vsf−L、Vsf−Rの電位差をラッチ回路20で判定することにより、読み出しが行われる。
さらに、上記pチャネル型MISFETT2−L、T2−Rのゲート電極(ノードVthg−L、Vthg−R)には、それぞれスイッチングトランジスタVswL、VswRを介して閾値電位(Vth)発生回路15−L、15−Rが接続されている。
また、ビット線BL−L、BL−Rとpチャネル型MISFETT2−L、T2−Rのゲート電極との間には、それぞれインバータアンプ回路(制御回路、フィードバック回路)13−L、13−Rが接続されている。インバータアンプ回路13−L、13−Rは、インバータINVL、INVR、容量C1−L、C1−R、C2−L、C2−Rおよび抵抗RL、RRで構成されている。これらの抵抗RL,RRはスイッチングトランジスタでも良い。
具体的には、ビット線BL−LとインバータINVLの入力部は、容量C1−Lを介して接続され、pチャネル型MISFETT2−Lのゲート電極とインバータINVLの出力部は、容量C2−Lを介して接続されている。また、インバータINVLの入力部と出力部とは、抵抗RLを介して接続されている。
同様に、ビット線BL−RとインバータINVRの入力部は、容量C1−Rを介して接続され、pチャネル型MISFETT2−Rのゲート電極とインバータINVRの出力部は、容量C2−Rを介して接続されている。また、インバータINVRの入力部と出力部とは、抵抗RRを介して接続されている。
また、pチャネル型MISFETP1−Lのゲート電極は、第2ノードVmn−Rと接続され、pチャネル型MISFETP1−Rのゲート電極は、第1ノードVmn−Lと接続されている。この交差接続させたpチャネル型MISFETP1−LおよびP1−Rを回路30(電荷大対策回路)と言う。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。図15および図16に、本実施の形態の強誘電体記憶装置の読み出し時のタイミングチャートを示す。横軸は時間[ns]、縦軸は電位[V]を示す。
図15(A)に示すように、閾値電位発生回路15−L、15−Rの制御信号VthgenをHレベル(高電位レベル)とし、閾値電位発生回路15−L、15−Rからpチャネル型MISFETT2−L、T2−Rの閾値電位を出力する。この際、スイッチングトランジスタVswL、VswRの共通の制御信号Vswは、Hレベルであり、スイッチングトランジスタVswL、VswRは、オン(導通)状態である(図15(B)参照)。よって、pチャネル型MISFETT2−L、T2−Rのゲート電極に、閾値電位が供給される。
次いで、制御信号VswをLレベル(低電位レベル)とし、スイッチングトランジスタVswL、VswRをオフ状態とする(図15(B)参照)。これにより、ノードVthg−L、Vthg−Rは、フローティング状態となる。
次いで、ワード線WLの電位をHレベルとする(図16のWL参照)。さらに、負電位発生回路17−L、17−Rの制御信号VmngenをHレベルとし、負電位発生回路17−L、17−Rから負電位を出力する(図15(C)参照)。この際、スイッチングトランジスタVswmR、VswmLの共通の制御信号Vswmは、Hレベルであり、スイッチングトランジスタVswmR、VswmLは、オン状態である(図15(D)参照)。よって、第1ノードVmn−Lおよび第2ノードVmn−Rは、負電位となる。言い換えれば、タンク容量C5−L、C5−Rに負電荷がチャージされる。
次いで、信号VblmをHレベルからLレベルへ変化させ(図15(E)参照)、ビット線BL−L、BL−Rの電位を降下させる。即ち、ビット線BL−L、BL−Rの電位を接地電位から負電位に叩く。例えば、図16の15ns前後において、ビット線BL−L、BL−Rの電位が、0V近傍から若干、負電位に低下していることが確認できる。なお、信号Vblmの立ち下げ(HレベルからLレベルへの変化)は、プレート線PLの立ち上げ(読み出し開始)の前後であれば良く、当該タイミングに限定されない。
このビット線BL−L、BL−Rの電位の変化に対応し、ノードVthg−LおよびVthg−Rの電位が上昇する。即ち、ビット線BL−L、BL−Rの電位が下がることに対応し、インバータINVL、INVRの入力部の電位が下降し、出力部の電位が上昇する。よって、ノードVthg−LおよびVthg−Rの電位が上昇する。
次いで、制御信号VswmをLレベルとし、スイッチングトランジスタVswmR、VswmLをオフ状態とする(図15(D)参照)。これにより、第1ノードVmn−Lおよび第2ノードVmn−Rは、フローティング状態となる。
次いで、プレート線PLをHレベルとする(図16のPL参照)。その結果、メモリセルの電荷が読み出される。言い換えれば、メモリセルの電荷がビット線BL−L、BL−Rに転送される。
上記電荷の転送により、ビット線BL−L、BL−Rの電位が上昇する。この電位の上昇をインバータアンプ13−L、13−Rによって逆位相で増幅することにより、ノードVthg−L、Vthg−Rの電位を下げる。この電位の変化量(下げ幅)は、上記ビット線の電位の変化量(上昇量)に依存する。つまり、メモリセルの”0”データと”1”データの電荷量の差に依存する。
ここで、ノードVthg−L、Vthg−Rの電位が下がると、pチャネル型MISFETT2−L、T2−Rがオンする。よって、負電位にチャージされたタンク容量C5−L、C5−Rに、ビット線BL−L、BL−Rから電荷が転送される。即ち、第1ノードVmn−Lおよび第2ノードVmn−Rの電位が上昇する。そして、メモリセルの電荷が全てタンク容量C5−L、C5−Rに転送されると、ビット線BL−L、BL−Rの電位が下降し、ノードVthg−L、Vthg−Rの電位が上昇し、pチャネル型MISFETT2−L、T2−Rがオフする。よって、第1ノードVmn−Lおよび第2ノードVmn−Rの電位上昇が止まる。この際、メモリセルの”0”データと”1”データの電荷量によってノードVthg−L、Vthg−Rの電位の変動が異なり、これに対応して、第1ノードVmn−Lおよび第2ノードVmn−Rの電位の上昇幅が異なる。つまり、”0”データと”1”データの電荷量の差により、第1ノードVmn−Lおよび第2ノードVmn−Rに電位差が生じる。
〔電荷大対策回路の効果〕
ここで、本実施の形態においては、実施の形態1で詳細に説明したように、センスアンプ回路中に、交差接続させたpチャネル型MISFETP1−L、P1−R(30)を備えているので次の動作がなされる。
即ち、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位(Vth)に達し、他方側のpチャネル型MISFETをオフさせる。図16においては、第2ノードVmn−Rが先に閾値電位(ここでは、−0.7V)に達しているので、pチャネル型MISFETP1−Lがオフする。その結果、第1ノードVmn−Lの電位の上昇が停止する(図16のVmn−R、Vmn−L参照)。
このように、ノードVthg−L、Vthg−Rの電位に関わらず、第1ノードVmn−Lおよび第2ノードVmn−Rの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。
〔プルアップ回路の第1効果〕
次いで、図15(F)に示すように、一定期間(例えば、信号Vblmの立ち下げから期間t2後)後に、制御信号VupをHレベルとする。よって、nチャネル型MISFETN1−L、N1−Rがオン状態となる。ここで、nチャネル型MISFETN2−L又はN2−Rのゲート電極には、当初から1/2Vcc程度の電圧が印加されている。これは、インバータ(INVL、INVR)の入出力部が抵抗RRにより接続されていることによる。よって、nチャネル型MISFETN2−LおよびN2−Rは、当初より若干オン状態であり、ビット線BL−L、BL−Rの電位(インバータINVL、INVRの入力部の電位)の上昇に対応して、オンの程度(オン電流)が、上昇する。
上記制御信号Vupの立ち上げ時にnチャネル型MISFETN1−L、N1−Rがオンすることにより、ノードVthg−L、Vthg−Rの電位が低下する。この電位低下の程度はBL−L、BL−Rの電位の差に応じて変化する。従って、pチャネル型MISFETT2−L、T2−Rがオン状態となり、第1、第2ノードVmn−L、Vmn−Rの電位を上昇させることができる。
この後、前述したように、第1ノードVmn−Lおよび第2ノードVmn−Rのうち、より高電位であった方が、先にpチャネル型MISFETP1−L、P1−Rの閾値電位に達し、他方側のpチャネル型MISFETをオフさせる。
このように、プルアップ回路41A−R、41A−Lによって、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができる(実施の形態2〜4参照)。
さらに、本実施の形態においては、ビット線BL−L、BL−Rの電位に対応して、nチャネル型MISFETN2−LおよびN2−Rのオンの程度(オン電流)が異なる。よって、ビット線BL−L、BL−Rの電位差を反映しつつ、ノードVthg−L、Vthg−Rの電位を下降させることができる(図16の27〜30ns近傍参照)。即ち、ビット線BL−L、BL−Rの電位差を反映しつつ、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を引き上げることができる。よって、読み出しマージンの更なる向上を図ることができる。
この後、第1ノードVmn−Lおよび第2ノードVmn−Rに、それぞれ接続された正電位変換回路(L/S)19−L、19−Rの出力(信号)Vsf−L、Vsf−Rの電位差をラッチ回路20で判定することにより、読み出しが行われる。
〔負電位発生回路の効果〕
さらに、本実施の形態においては、負電位発生回路50−L、50−Rを組み込んだので、読み出し精度の向上(誤判定の低減)を図ることができる。
例えば、メモリセルの読み出しにおいて、”0”データと”1”データでは、”1”データの方が読み出される電荷量が多い。しかしながら、強誘電体特性に特異的な劣化が生じた場合や製造バラツキにより強誘電体容量の面積差異が生じた場合に、一時的に”0”データ側の電位が、”1”データ側の電位より高くなる場合がある。このような場合を電荷の出力順が逆転した場合という。
図17は、比較回路(図5)において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、ビット線BL−L(破線)の電位がビット線BL−Rの電位より大きくなっている(例えば、20ns付近参照)。これに伴い、Vthg−L<Vthg−R、Vmn−L>Vmn−Rとなっている。しかしながら、最終的には、ビット線BL−Rの電位がビット線BL−Lの電位より大きくなり、Vmn−L<Vmn−Rとなっている。
図18は、図12に示す回路において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、ビット線BL−L(破線)の電位がビット線BL−Rの電位より大きくなっている(例えば、20n付近参照)。これに伴い、Vthg−L<Vthg−Rとなり、Vmn−L>Vmn−Rに対応した読み出し(誤判定)がなされている。
図19は、本実施の形態の回路(図14)において、電荷の出力順が逆転した場合のタイミングチャートである。図示するように、当初、ビット線BL−L(破線)の電位がビット線BL−Rの電位より大きくなっている(例えば、20n付近参照)ものの、これらの関係を是正してから、ノードVmn−LおよびVmn−Rの上昇が始まり、最終的には、Vmn−L<Vmn−Rに基づく判定がなされている。即ち、誤判定を改善している。さらに、図17の場合より、ノードVmn−LおよびVmn−Rの電位差が大きくなっている。即ち、読み出しマージンが向上している。
上記誤判定の改善は、負電位発生回路50−L、50−Rの効果である。即ち、負電位発生回路50−L、50−Rにより、ビット線B−L、BL−Rを負電位に叩くことにより、ノードVthg−LおよびVthg−Rの電位を上昇させ、読み出し初期における第1、第2pチャネル型MISFETの動作を制限できる。即ち、pチャネル型MISFETT2−LおよびT2−Rがオンするタイミングを遅くすることができる。言い換えれば、読み出し初期の第1、第2pチャネル型MISFETの動作をマスクできる。
よって、一時的に電荷の出力順が逆転していても、pチャネル型MISFETT2−LおよびT2−Rがオンするまでに、これらの関係が是正される。
従って、”1”データ側の電位が”0”データ側の電位より高くなった後、pチャネル型MISFETT2−LおよびT2−Rをオンさせ、ノードVmn−LおよびVmn−Rの電位上昇を開始できる(図19の30ns近傍参照)。
さらに、”1”データ側の電位が”0”データ側の電位より高くなった後、信号Vupを立ち上げることで、強制的にノードVthg−LおよびVthg−Rの電位を下げることができる。よって、より迅速に、第1又は第2ノードVmn−L、Vmn−Rの電位を回路30が動作する電位まで上昇させることができる。
また、負電位発生回路50−L、50−Rの容量C8−L、C8−Rを、強誘電体メモリを構成する強誘電体容量とほぼ同一容量とすることが好ましい。ほぼ同一容量とは、例えば、同一材料で設計上同じ寸法で形成することをいう。かかる構成とすれば、”0”データ分の電荷がキャンセルされ、ビット線が正電位まで上昇した際には、”0”データの電位と”1”データの電位の逆転が是正されることとなる。
なお、前述の図12の回路においても、例えば、タンク容量C5−LおよびC5−Rを調整するなどして、読み出し初期にノードVthg−LおよびVthg−Rの電位差が生じないよう工夫し、誤判定を防止しつつ、実施の形態3で説明した効果を享受することができる。
〔プルアップ回路の第2効果〕
さらに、本実施の形態においては、ビット線BL−L、BL−Rを負電位に叩いているため、プルアップ回路41A−L、41A−Rを併用することが望ましい。
即ち、本実施の形態においては、ビット線BL−L、BL−Rを介してノードVmn−R、Vmn−Lに読み出される電荷が少なくなる場合がある。例えば、メモリセルの強誘電体容量と負電位発生回路を構成している容量C8−L、C8−Rの劣化の程度が異なる場合など、ビット線を負電位に叩きすぎた状態となる。
図20は、図14に示す回路からプルアップ回路を除いた回路において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。即ち、図20においては、図16と比較し、ビット線BL−L、BL−Rの負電位への変化が大きくなっている。このような場合、図示すように、”1”データに対応するノードVmn−Rの電位上昇が小さく、さらに、ノードVmn−LとVmn−Rの電位差も小くなる。従って、読み出しマージンが小さくなってしまう。
図21は、本実施の形態の回路(図14)において、ビット線の電位を負電位に叩きすぎた場合のタイミングチャートである。この場合も、前述の「プルアップ回路の効果」の欄で説明したように、プルアップ回路41A−R、41A−Lによって、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができ、読み出しマージンの向上を図ることができている。
(実施の形態6)
図22は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。図14(実施の形態5)のプルアップ回路41A−L、41A−Rに変えて、プルアップ回路41Bが組み込まれている。
即ち、ビット線BL−LおよびBL−Rとpチャネル型MISFETP1−L、P1−Rとの間にそれぞれpチャネル型MISFETP4−L、P4−Rが接続され、これら(P4−L、P4−R)のゲート電極に、容量C9を介して信号線Vupbが接続されている。別の言い方をすれば、pチャネル型MISFETT2−L、T2−Rとそれぞれ並列にpチャネル型MISFETP4−L、P4−Rが接続されている。他の構成は、実施の形態5(図14)と同様である。また、ここでは容量C9として常誘電体容量を用いたが、強誘電体容量を用いてもよい。
次いで、上記センスアンプ回路を有する強誘電体記憶装置の読み出し動作を説明する。各種信号等の動作は、実施の形態5(図15、図16)と同様である。よって、ここでは、制御信号VupのHレベルへの変化(制御信号VupbのLレベルへの変化)以降の回路41Bの動作について説明する。
即ち、一定期間(例えば、信号Vblmの立ち下げから期間t2後)後に、制御信号VupをHレベルとすると、制御信号VupbがLレベルとなり、pチャネル型MISFETP4−L、P4−Rがオン状態となる。よって、負電位である第1ノードVmn−Lおよび第2ノードVmn−Rの電位を引き上げることができる。この後、より高電位であるノードVmn−Rが、先にpチャネル型MISFETP1−L、P1−Rの閾値電位(Vth)に達し、他方側のpチャネル型MISFETをオフさせる。
このように、本実施の形態においても、実施の形態5と同様の効果を奏する。即ち、電荷大対策回路30により、第1ノードVmn−Lおよび第2ノードVmn−Rの一方の電位の上昇を抑えられるので、これらの電位差を大きく確保することができる。よって、読み出しマージンを向上させることができる。
また、プルアップ回路41Bにより、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができる。さらに、ビット線BL−L、BL−Rの電位差を反映しつつ、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を引き上げることができる。よって、読み出しマージンの更なる向上を図ることができる。さらに、ビット線の電位を負電位に叩きすぎた場合でも、プルアップ回路により、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができる。
(実施の形態7)
実施の形態5(図14)のプルアップ回路41A−L、41A−Rに変えて、実施の形態2〜4(図7、図12、図13)のプルアップ回路(40、40A、40B)を適用してもよい。
図23〜図25は、本実施の形態のセンスアンプ回路(読み出し回路)の構成を示す回路図である。
<適用例1>
図23に示すように、実施の形態5(図14)のプルアップ回路41A−L、41A−Rに変えて、実施の形態2(図7)のプルアップ回路(40)を組み込んでもよい。
即ち、pチャネル型MISFETT2−L、T2−Rと、pチャネル型MISFETP1−L、P1−Rとの接続ノードである第3ノードVc−L、第4ノードVc−Rに、pチャネル型MISFETP3−L、P3−Rが接続されている。
具体的には、第3ノードVc−Lと接地電位との間にpチャネル型MISFETP3−L、が接続され、第4ノードVc−Rと接地電位との間にpチャネル型MISFETP3−R、が接続されている。pチャネル型MISFETP3−LおよびP3−Rのゲート電極は、容量C7を介して信号線Vupbに接続されている。また、pチャネル型MISFETP3−LおよびP3−Rのバックゲートは接地電位に接続されている。このように接続することで、基板へのリーク電流を低減できる。また、ここでは容量C7として常誘電体容量を用いたが、強誘電体容量を用いてもよい。
<適用例2>
図24に示すように、実施の形態5(図14)のプルアップ回路41A−L、41A−Rに変えて、実施の形態3(図12)のプルアップ回路(40A−L、40A−R)を組み込んでもよい。
即ち、インバータINVLの出力部と接地電位との間にnチャネル型MISFETN1−Lが接続され、インバータINVRの出力部と接地電位との間にnチャネル型MISFETN1−Rが接続されている。これらのnチャネル型MISFETN1−L、N1−Rのゲート電極は、信号線Vupと接続されている。
<適用例3>
図25に示すように、実施の形態5(図14)のプルアップ回路41A−L、41A−Rに変えて、実施の形態3(図13)のプルアップ回路(40B−L、40B−R)を組み込んでもよい。
即ち、インバータINVLの入力部と電源電位(駆動電位、Vcc、Vdd)との間にpチャネル型MISFETP2−Lが接続され、インバータINVRの入力部と電源電位との間にpチャネル型MISFETP2−Rが接続されている。これらのpチャネル型MISFETP2−L、P2−Rのゲート電極は、信号線Vupbと接続されている。
上記適用例1〜3(図23〜図24)の回路においても、プルアップ回路により、負電位である第1ノードVmn−Lおよび第2ノードVmn−Rの電位を、回路30が動作する電位まで上昇させることができる(実施の形態2〜4参照)。
さらに、ビット線の電位を負電位に叩きすぎた場合でも、プルアップ回路により、第1ノードVmn−Lおよび第2ノードVmn−Rの電位を回路30が動作する電位まで上昇させることができる。
なお、上記実施の形態5〜7においては、いわゆる2T2Cの強誘電体記憶装置について説明したが、1T1Cの強誘電体記憶装置に本発明を適用してもよい。
また、実施の形態1(図2)の回路に、実施の形態5および6で説明したプルアップ回路(41A、41B)を適用してもよい。また、実施の形態1(図2)の回路に、実施の形態5で説明した負電位発生回路50を適用してもよい。
このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
13−L、13−R…インバータアンプ回路、15−L、15−R…閾値電位(Vth)発生回路、17−L、17−R…負電位発生回路、19−L、19−R…正電位変換回路、20…ラッチ回路、30…電荷大対策回路、40…電荷小対策回路、40A−L、40A−R…電荷小対策回路、40B−L、40B−R…電荷小対策回路、41A−L、41A−R…プルアップ回路、50−L、50−R…負電位発生回路、100…強誘電体メモリ装置、110…メモリセルアレイ、120…ワード線制御部、130…プレート線制御部、140…ビット線制御部、BL−L、BL−R…ビット線、C1−L、C1−R、C2−L、C2−R、…容量、C5−L、C5−R…タンク容量、C7…容量、C8−L、C8−R…容量、C9…容量、INVL、INVR…インバータ、N1−L、N1−R、N2−L、N2−R…nチャネル型MISFET、P1−L、P1−R…pチャネル型MISFET、P2−L、P2−R…pチャネル型MISFET、P3−L、P3−R…pチャネル型MISFET、P4−L、P4−R…pチャネル型MISFET、PL…プレート線、RL、RR…抵抗、T2−L、T2−R…pチャネル型MISFET、t1、t2…期間、Vc−L、Vc−R…ノード、Vmn−L、Vmn−R…ノード、Vmngen…制御信号、Vsf−L、Vsf−R…出力(信号)、VswL、VswR…スイッチングトランジスタ、VswmL、VswmR…スイッチングトランジスタ、Vsw、Vswm…制御信号、Vthg−L、Vthg−R…ノード、Vthgen…制御信号、Vup、Vupb…信号、Vblm…信号、WL…ワード線