JP4807191B2 - 強誘電体記憶装置および電子機器 - Google Patents
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Description
1)センスアンプ回路
(第1センスアンプ回路)
図2は、本発明の一実施の形態である第1センスアンプ回路の構成を示す回路図である。図示するように、ビット線BL−LおよびBL−Rは、それぞれ、pチャネル型MISFETP1−LおよびP1−Rを介して第1ノードML−Lおよび第2ノードML−Rに接続されている。一方、pチャネル型MISFETP1−Lのゲート端子は、第2ノードML−Rに接続され、pチャネル型MISFETP1−Rのゲート端子は、第1ノードML−Lに接続されている。このように、2つのpチャネル型MISFETP1−LとP1−Rの一端とゲート端子は、交差接続されている。pチャネル型MISFETP1−L、P1−Rの基板電位(バックゲート電位)は接地電位とする。より好ましくはビット線側の端子(第1端)と同電位とする。基板電位が高い方がオンしやすくなるためである。なお、本明細書においては、MISFETのソース、ドレイン領域をMISFETの第1端、第2端もしくは一端、他端と言うことがある。
(第2センスアンプ回路)
図7は、本発明の一実施の形態である第2センスアンプ回路の構成を示す回路図である。第1センスアンプ回路との違いは、pチャネル型MISFETP2−Rのゲート端子(ノードPG−R)と第1ノードML−Lとの間に強誘電体キャパシタCt2−Lよりなる電位転送回路を接続し、pチャネル型MISFETP2−Lのゲート端子(ノードPG−L)と第2ノードML−Rとの間に強誘電体キャパシタCt2−Rよりなる電位転送回路を接続した点にある。さらに、pチャネル型MISFETP1−LおよびP2−Lのゲート端子(ノードPG−L)とpチャネル型MISFETP1−RおよびP2−Rのゲート端子(ノードPG−R)との間にイコライズ回路EQ2を接続した点にある。このイコライズ回路EQ2も、MEQ線と接続され、MEQ信号によって制御される。
2)イコライズ回路
次いで、第1、第2センスアンプ回路に用いたイコライズ回路の構成について詳細に説明する。
(第1イコライズ回路)
図9は、本発明の一実施の形態である第1イコライズ回路の構成を示す回路図である。図示するように、第1、第2ノードML−L、ML−Rの間にpチャネル型MISFETP4が接続されている。また、第1ノードML−Lと接地電位との間には、pチャネル型MISFETP3−Lが接続され、第2ノードML−Rと接地電位との間には、pチャネル型MISFETP3−Rが接続されている。これらのpチャネル型MISFETのゲート端子は、強誘電体キャパシタC1(負電位発生回路)の一端と接続され、基板電位は、接地電位である。負電位発生回路は、MEQ線とノードvrstとの間に接続された強誘電体キャパシタC1よりなる。また、ノードvrstには安全装置(クランプ回路)Sが接続されている。この安全装置Sにより第1イコライズ回路のスタンバイ時において、フローティング状態となるノードvrstの電位が所定の電位範囲に位置するよう制御される。なお、第1ノードML−Lと第2ノードML−Rには前述したセンスアンプ回路SA等を介してビット線が接続される。
(第2イコライズ回路)
図11は、本発明の一実施の形態である第2イコライズ回路の構成を示す回路図である。第1イコライズ回路との違いは、pチャネル型MISFETP4を省略した点にある。この場合も、第1、第2ノードML−L、ML−Rを接地電位にイコライズすることができる。第2イコライズ回路の動作時のタイミングチャートは、図10と同じである。
(第3イコライズ回路)
図12は、本発明の一実施の形態である第3イコライズ回路の構成を示す回路図である。図示するように、安全装置Sとして抵抗Rを用いてもよい。この抵抗Rとしては、ウエル抵抗、多結晶シリコン抵抗(Poly抵抗)やトランジスタ抵抗などを用いることができる。
3)正電位変換回路
次いで、第1、第2センスアンプ回路に用いた正電位変換回路の構成について詳細に説明する。
(第1正電位変換回路1)
図14は、本発明の一実施の形態である第1正電位変換回路の構成を示す回路図である。図示するように、第1、第2ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、電源電位とノードNLとの間に接続されたpチャネル型MISFETP12−Lとnチャネル型MISFETN12−LよりなるインバータIN1と、電源電位とノードNLとの間に接続されたpチャネル型MISFETP12−Rとnチャネル型MISFETN12−RよりなるインバータIN2とを有する。pチャネル型MISFETP12−Lとnチャネル型MISFETN12−Lの接続ノードは出力部OUT−Lとなり、この出力部OUT−Lはpチャネル型MISFETP12−Rのゲート端子およびnチャネル型MISFETN12−Rのゲート端子に接続されている。pチャネル型MISFETP12−Rとnチャネル型MISFETN12−Rの接続ノードは出力部OUT−Rとなり、この出力部OUT−Rは、pチャネル型MISFETP12−Lのゲート端子およびnチャネル型MISFETN12−Lのゲート端子に接続されている。
(第2正電位変換回路)
図16は、本発明の一実施の形態である第2正電位変換回路の構成を示す回路図である。この場合も、第1、第2ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、ノードNCとノードNLとの間に接続されたpチャネル型MISFETP12−Lとnチャネル型MISFETN12−LよりなるインバータIN1と、ノードNCとノードNLとの間に接続されたpチャネル型MISFETP12−Rとnチャネル型MISFETN12−RよりなるインバータIN2とを有する。pチャネル型MISFETP12−Lとnチャネル型MISFETN12−Lの接続ノードは出力部OUT−Lとなり、この出力部OUT−Lは、pチャネル型MISFETP12−Rのゲート端子およびnチャネル型MISFETN12−Rのゲート端子に接続されている。pチャネル型MISFETP12−Rとnチャネル型MISFETN12−Rの接続ノードは出力部OUT−Rとなり、この出力部OUT−Rは、pチャネル型MISFETP12−Lのゲート端子およびnチャネル型MISFETN12−Lのゲート端子に接続されている。
(第3正電位変換回路)
図18は、本発明の一実施の形態である第3正電位変換回路の構成を示す回路図である。図示するように、当該回路は、ノードNLにその第1端子が接続されたnチャネル型MISFETN12−Lと、ノードNRにその第1端子が接続されたnチャネル型MISFETN12−Rを有する。nチャネル型MISFETN12−Lの第2端子は、出力部OUT−Lとなり、nチャネル型MISFETN12−Rのゲート端子に接続されている。nチャネル型MISFETN12−Rの第2端子は、出力部OUT−Rとなり、nチャネル型MISFETN12−Lのゲート端子に接続されている。
(第4正電位変換回路)
図20は、本発明の一実施の形態である第4正電位変換回路の構成を示す回路図である。当該回路は、第3正電位変換回路(図18)に、さらに、強誘電体キャパシタC3−L、C3−Rを追加した点に特徴がある。図示するように、第1ノードML−Lと出力部OUT−Lとの間に強誘電体キャパシタC3−Lが接続され、第1ノードML−Lと出力部OUT−Lとの間に強誘電体キャパシタC3−Lが接続されている。他の構成は、第3正電位変換回路と同様である。
ここで、より低い電位から電位の低下が起こる”0”データ側のノード(図21ではML−R)の電位が閾値Vthを超えると、pチャネルトランジスタP11−Rがオン状態となる。よって、出力部OUT−Rが接地電位まで低下する。一方、出力部OUT−Lは、nチャネル型MISFETN12−Lがオフするため、その時点での電位を維持する。よって、その後、図21(A)に示すSAE信号をLレベルからHレベルに変化させ、出力部OUT−L、OUT−Rの電位差を一般的なセンスアンプで増幅することにより、HレベルのLAT−L信号、LレベルのLAT−R信号を取り出すことができる(図21(D))。
Claims (8)
- 第1ビット線に接続された第1ノードと第2ビット線に接続された第2ノードとの間に接続され、その基板電位が接地電位である第1pチャネル型MISFETと、
制御信号線と前記第1pチャネル型MISFETのゲート端子との間に接続された強誘電体キャパシタを有する第1負電圧発生回路と、
を有することを特徴とする強誘電体記憶装置。 - 前記第1ノードと接地電位との間に接続され、そのゲート端子が前記第1負電位発生回路に接続され、その基板電位が接地電位である第2pチャネル型MISFETと、
前記第2ノードと接地電位との間に接続され、そのゲート端子が前記第1負電位発生回路に接続され、その基板電位が接地電位である第3pチャネル型MISFETと、
を有する、請求項1記載の強誘電体記憶装置。 - 前記第1負電位発生回路の出力にはクランプ回路が接続されている、
請求項1又は2記載の強誘電体記憶装置。 - 前記クランプ回路は、前記出力と接地電位との間に接続された抵抗である、
請求項3に記載の強誘電体記憶装置。 - 前記第1ノードと前記第1ビット線との間に接続された第4pチャネル型MISFETと、
前記第2ノードと前記第2ビット線との間に接続された第5pチャネル型MISFETと、
前記第1ノードに接続された第2負電位発生回路と、
前記第2ノードに接続された第3負電位発生回路と、
請求項1乃至4のいずれか一項記載の強誘電体記憶装置。 - 前記第1ビット線および第2ビット線には、それぞれ強誘電体メモリが接続されている、請求項1乃至5のいずれか一項に記載の強誘電体記憶装置。
- 前記第1ビット線には、強誘電体メモリが接続され、前記第2ビット線には、参照電位が印加される、請求項1乃至5のいずれか一項に記載の強誘電体記憶装置。
- 請求項1乃至7のいずれか一項に記載の強誘電体記憶装置を有する電子機器。
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