JP4350321B2 - 半導体素子のボンディングパッド構造体及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 30
- 239000002184 metal Substances 0.000 claims description 30
- 230000001681 protective effect Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 24
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009736 wetting Methods 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
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- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/0554—External layer
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- H01L2224/05552—Shape in top view
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらには半導体素子のボンディングパッド構造体及びその製造方法に関する。
【0002】
【従来の技術】
半導体素子、即ち、半導体チップは外部の湿気及び衝撃から保護されなければならないので、アセンブリ工程(assembly process)によって密封される。又、半導体素子は外部からの電気的な信号を取り込んだり、外部の他の半導体素子に電気的な信号を出力するために複数のボンディングパッドを備える。従って、アセンブリ工程、即ち、パッケージ工程の間、半導体素子のボンディングパッドは金線(gold wire)等のような導電線でリードフレームのリード線と連結される。この時、金線をボンディングパッドに連結するためにボンディングパッドに瞬間的に熱及び物理的な力を与える。その結果、ボンディングパッドに熱ストレス又は物理的なストレスが与えられるので、ボンディングパッドが損傷する恐れがある。
【0003】
特に、近年幅広く使用されているボールグリッドアレイ(ball grid array)パッケージ方式では、ビームリード(beam lead)を直接にボンディングパッドに接触させる。その結果、ボンディングパッドにビームリードによる機械的なストレスが印加されるので、ボンディングパッドが損傷する恐れがある。又、ボールグリッドアレイパッケージの厚みが薄くなるのに従って、ボンディングパッドの上部面とリードの間の傾斜角は15゜又はそれより小さい角に維持されなければならない。これに加え、パッケージの小型化に従ってボンディングパッドの大きさも減少しつつある。その結果、ボンディングパッドだけを露出させる保護層の上部面に比べてボンディングパッドの中心部が低いほど、ビームリード整合余裕度は減少する。
【0004】
フジキら(Fujiki et al.)は米国特許第5,736,791号に“半導体装置及びそのためのボンディングパッド構造(Semiconductor device and bonding pad structure therefor)”の名称で、半導体素子に使用されるボンディングパッドを開示した。
米国特許第5,736,791号によると、多層配線を使用する半導体素子のボンディングパッド構造体が開示されている。このボンディングパッド構造体は第1配線層及び第1配線層上部に形成された第2配線層を含む。第1及び第2配線層の間には層間絶縁層が介在し、層間絶縁層を貫通する複数の金属プラグは第1及び第2配線層を互いに電気的に連結させる。ここで、第1配線層は複数のスリットを備えるようにパターニングされたり、中心部がエッチングされたりする。従って、第1配線層の面積は第2配線層に比べて非常に小さい。その結果、第2配線層の大部分は層間絶縁層と直接に接触して、金線又はビームリードが接触するボンディングパッドの厚みはただ第2配線層の厚みに該当する。従って、金線又はビームリードをボンディングさせる工程の時、オープン不良等が発生しやすい。
【0005】
【発明が解決しようとする課題】
本発明の目的は、信頼性があり、ビームリードの整合余裕度を改善させ得る半導体素子のボンディングパッド構造体を提供することにある。
本発明の他の目的は、信頼性があり、ビームリードの整合余裕度を改善させ得る半導体素子のボンディングパッド構造体の製造方法を提供することにある。
【0006】
【課題を解決するための手段】
前述の目的を達成するための本発明の半導体素子のボンディングパッド構造体の一特徴によると、互いに重畳された第1乃至第3導電膜パターンが順次に積層され、第2及び第3導電膜パターンは直接に接触する。又、第3導電膜パターンは第2導電膜パターンの端を貫通する開口部(opening)を通じて第2導電膜パターンの下部に位置した第1導電膜パターンの端と電気的に連結される。ここで、第1導電膜パターン及び第2導電膜パターンの間には絶縁膜が介在する。開口部はスリット型(slit-type)であったり、複数のホールを含み得る。
【0007】
本発明の半導体素子のボンディングパッド構造体の他の特徴によると、互いに重畳された第1乃至第3導電膜パターンが順次に積層され、第2及び第3導電膜パターンは直接に接触する。又、第3導電膜パターンは第2導電膜パターンの周辺領域を貫通する開口部を通じて第1導電膜パターンの端と電気的に連結される。第1及び第2導電膜パターンの間には絶縁膜が介在し、開口部は第2導電膜の端と隣接した絶縁膜を貫通する。従って、第2導電膜パターンは第1導電膜パターンに比べて小さな幅を有する。開口部はスリット型であるのが望ましい。
【0008】
本発明の半導体素子のボンディングパッド構造体の製造方法の一特徴によると、第1導電膜パターンが形成された半導体全面に絶縁膜を形成し、絶縁膜上に第1導電膜パターンと重畳された第2導電膜パターンを形成する。第2導電膜パターンはその端を貫通する開口部を含む。第2導電膜パターンの形成後得られた結果物の全面にもう一つの絶縁膜を形成し、前記もう一つの絶縁膜及び開口部によって露出された絶縁膜を連続的にエッチングして、第2導電膜パターンの上部面及び第1導電膜パターンの端を露出させるビアホールを形成する。続けて、ビアホールを覆う第3導電膜パターンを形成する。
【0009】
本発明の半導体素子のボンディングパッド構造体の製造方法の他の特徴によると、第1導電膜パターンが形成された半導体基板の全面に絶縁膜を形成し、絶縁膜上に第1導電膜パターンと重畳された第2導電膜パターンを形成する。第2導電膜パターンは第1導電膜パターンに比べて小さな幅を有する。第2導電膜パターンの形成後得られた結果物の全面にもう1つの絶縁膜を形成する。前記もう1つの絶縁膜及び絶縁膜を連続的にエッチングして第2導電膜パターンの全面及び第1導電膜パターンの端を露出させるビアホールを形成する。続けて、ビアホールを覆う第3導電膜パターンを形成する。
【0010】
【発明の実施の形態】
以下、本発明の実施例を添付した図面を参照して詳細に説明する。
しかし、本発明はここで説明される実施例に限らないで、他の形態に具体化され得る。ここで紹介される実施例は、開示された内容が完全になるように、そして、当業者に本発明の思想が十分に伝達され得るようにするために提供されるものである。図において、層及び領域の厚みは明確性のために誇張されたものである。又、層が他の層又は基板“上”にあると言う場合、これは他の層又は基板上に直接に形成されたり、これらの間に第3層が介在したりする。明細書において、同一の参照番号は同一の構成要素を示す。
【0011】
図1は本発明の一実施例によるボンディングパッド構造体の平面図であり、図2は本発明の他の実施例によるボンディングパッド構造体の平面図である。
図1及び図2を参照すると、半導体基板(図示しない)の全面を覆う第1絶縁膜(図示しない)の所定領域上に第1導電膜パターン5が積層される。第1導電膜パターン5はポリシリコン膜又はポリサイド膜で形成する。第1導電膜パターン5の形成後得られた結果物は第2絶縁膜(図示しない)によって覆われる。第2絶縁膜の所定領域は第2導電膜パターン9又は9aによって覆われる。第2導電膜パターン9又は9aは第1導電膜パターン5と重畳される。図1の第2導電膜パターン9はその端を貫通するスリット型の開口部11’を含み、図2の第2導電膜パターン9aはその端を貫通する複数のホール11a’を含む。開口部11’又は11a’は第2導電膜パターン9又は9aのみならず第2絶縁膜を貫通して、第1導電膜パターン5の端を露出させる。
【0012】
開口部11’又は11a’を含む第2導電膜パターン9又は9aが形成されてできた結果物は第3絶縁膜(図示しない)によって覆われる。第3絶縁膜は第2導電膜パターン9又は9a及び開口部11’又は11a’を露出させるビアホール15を含む。ビアホール15は第3導電膜パターン17によって覆われる。その結果、第3導電膜パターン17はビアホール15及び開口部11’又は11a’を通じて第2導電膜パターン9又は9aの上部面及び第1導電膜パターン5の端と電気的に接続される。第2導電膜パターン9又は9a及び第3導電膜パターン17は各々第1金属膜パターン及び第2金属膜パターンに該当する。
【0013】
続けて、第3導電膜パターン17が形成されてできた結果物は保護膜(passivation layer)(図示しない)によって覆われる。保護膜は第3導電膜パターン17を露出させるパッド開口部21を含む。保護膜は酸化膜及び窒化膜を順次に積層させて形成する。酸化膜はプラズマ酸化膜又は高密度プラズマ酸化膜(HDP oxide layer)で形成したり、これらの組合わせで形成したりする。又、窒化膜はプラズマ窒化膜で形成する。
【0014】
図3乃至図6は、図1のI−I線又は図2のII−II線部分において本発明の各実施例によるボンディングパッド構造体の製造方法を説明するための断面図である。
図3を参照すると、シリコンウェーハのような半導体基板1上に第1絶縁膜3を形成する。第1絶縁膜3上に第1導電膜、例えば、ポリシリコン膜又はポリサイド膜を形成した後、第1導電膜をパターニングして、第1導電膜パターン5を形成する。第1導電膜パターン5は半導体素子の局部配線又はゲート電極を同時に形成され得る。
【0015】
図4を参照すると、第1導電膜パターン5の形成後得られた結果物の全面に第2絶縁膜7及び第2導電膜を順次に形成する。第2導電膜を形成する前に、半導体素子の所定領域に第2絶縁膜7及び第1絶縁膜3を貫通する金属コンタクトホール(図示しない)を形成することもできる。第2導電膜は多層金属配線を採択する半導体素子の場合、第1金属膜に該当する。第1金属膜は一般にアルミ膜のような金属膜で形成し、チタン窒化膜のような障壁金属膜を含むこともできる。又、第1金属膜は銅膜のような高信頼性の金属膜で形成することもできる。第2導電膜をパターニングして第1導電膜パターン5上部に第2導電膜パターン9又は9aを形成する。この時、第2導電膜パターン9又は9aの端を貫通する開口部11又は11aが形成される。従って、開口部11又は11aは第1導電膜パターン5の端上の第2絶縁膜7を露出させる。ここで、開口部11は図1に示されたようにスリット型で形成され、開口部11aは図2に示されたように複数のホール形態で形成されることもできる。又、開口部11は、示されてないが、第2導電膜パターン9の端を貫通する複数のスリットを含むこともできる。
【0016】
図5を参照すると、第2導電膜膜パターン9又は9aが形成されてできた結果物全面に第3絶縁膜13、例えば、金属層間絶縁膜(inter-metal dielectric layer)を形成する。続けて、第3絶縁膜13及び第2絶縁膜7を連続的にパターニングして、第2導電膜パターン9又は9aの全面を露出させるビアホール15を形成する。この時、図4の開口部11又は11aによって露出された第2絶縁膜7もエッチングされる。従って、第1導電膜パターン5の端を露出させる開口部11’又は11a’が形成される。
【0017】
図6を参照すると、ビアホール15の形成後得られた結果物全面に開口部11’又は11a’を充填する第3導電膜を形成する。第3導電膜は多層金属配線を採択する半導体素子の場合、第2金属膜に該当する。第2金属膜は一般にアルミ膜で形成し、チタン膜のようなウェッティング膜(wetting layer)を含むこともできる。第3導電膜をパターニングしてビアホール15を覆う第3導電膜パターン17を形成する。これによって、第3導電膜パターン17は第2導電膜パターン9又は9aと直接に接触し、第1導電膜パターン5の端と電気的に接続される。又、第1導電膜パターン5及び第2導電膜パターン9又は9aの間には第2絶縁膜7が介在する。従って、第3導電膜パターン17の中心部の上部面及び第3絶縁膜13の上部面の間の段差を最小化させ得る。
【0018】
続けて、第3導電膜パターン17の形成後得られた結果物全面に一般の方法によって保護膜19を形成する。保護膜19は半導体素子を保護するための物質として、外部から湿気が浸透するのを防止する役割をする。又、保護膜19は半導体素子内の第3導電膜パターン、即ち、第2金属配線をスクラッチ等から保護する役割をする。保護膜19は500℃以下の低温で形成できる絶縁膜で形成する。例えば、保護膜19はプラズマ酸化膜及びプラズマ窒化膜を順次に積層させて形成できる。他の方法として、プラズマ酸化膜の代わりにギャップ領域(gap region)を充填する特性が優れた高密度プラズマ酸化膜を形成することもできる。又、プラズマ酸化膜及びプラズマ窒化膜の間に高密度プラズマ酸化膜を介在させることもできる。
【0019】
続けて、保護膜19をパターニングして第3導電膜パターン17を露出させるパッド開口部21を形成する。これによって、図6に示されたようにパッド開口部21によって露出された第3導電膜パターン17の上部面及び保護膜19の上部面の間の段差H1を最小化させ得る。段差H1が小さいと、後続のアセンブリ工程余裕度が増加する。特に、図6に示されたように、第3導電膜パターン17の中心部にビームリード23を接触させる技術を使用するボールグリッドアレイパッケージを実施する場合、ビームリード23の傾斜角 1を減少させ得る。その結果、ビームリード23の整合余裕度が増加して、信頼性がある薄いボールグリッドアレイ(reliable thin BGA)パッケージを具現できる。
【0020】
図7は本発明のもう1つの実施例によるボンディングパッド構造体の平面図である。
図7を参照すると、半導体基板(図示しない)の全面を覆う第1絶縁膜(図示しない)の所定領域上に第1導電膜パターン55が積層される。第1導電膜パターン55を含む半導体基板の全面は第2絶縁膜(図示しない)によって覆われる。第2絶縁膜の所定領域は第1導電膜パターン55の中心部と重畳される第2導電膜パターン59によって覆われる。第2導電膜パターン59は第1導電膜パターン55に比べて狭い幅を有する。従って、第1導電膜パターン55の端は第2導電膜パターン59と重畳されない。第1導電膜パターン55は、図1及び図2で説明した第1導電膜パターン5と同一な物質膜で形成される。これと同様に、第2導電膜パターン59も、図1及び図2で説明した第2導電膜パターン9又は9aと同一な物質膜で形成される。
【0021】
第2導電膜パターン59の形成後得られた結果物全面は第3絶縁膜(図示しない)、即ち、金属層間絶縁膜によって覆われる。第2導電膜パターン59の全面及び第1導電膜パターン55の端は第3絶縁膜及び第2絶縁膜を貫通するビアホール63によって露出される。その結果、ビアホール63は第2導電膜パターン59に比べて大きく、第1導電膜パターン55に比べて小さい。ビアホール63は第3導電膜パターン65によって覆われる。従って、第3導電膜パターン65は第2導電膜パターン59の全面と直接に接触し、第1導電膜パターン55の端と電気的に接続される。
【0022】
第3導電膜パターン65は図1及び図2で説明した第3導電膜パターン17と同一な物質膜で形成される。第3導電膜パターン65を含む半導体基板全面は保護膜(図示しない)によって覆われる。第3導電膜パターン65は保護膜の所定領域を貫通するパッド開口部69によって露出される。保護膜は図1及び図2で説明した保護膜と同一な物質膜で形成される。
【0023】
図8乃至図11は図7のIII−III線部分によって本実施例のボンディングパッド構造体の製造方法を説明するための断面図である。
図8を参照すると、シリコンウェーハのような半導体基板51上に第1絶縁膜53を形成する。第1絶縁膜53の所定領域上に図3の第1導電膜パターン5を形成する方法と同一な方法を使用して第1導電膜パターン55を形成する。
【0024】
図9を参照すると、第1導電膜パターン55の形成後得られた結果物全面に第2絶縁膜57及び第2導電膜を順次に形成する。図9には示されないが、第2導電膜を形成する前に、半導体素子の所定領域に第2絶縁膜57及び第1絶縁膜53を貫通する金属コンタクトホール(図示しない)を形成することもできる。第2導電膜は多層金属配線を採択する半導体素子の場合、第1金属膜に該当する。第1金属膜は一般にアルミ膜のような金属膜で形成し、チタン窒化膜のような障壁金属膜を含むこともできる。又、第1金属膜は銅膜のような高信頼性の金属膜で形成することもできる。
【0025】
第2導電膜をパターニングして、第1導電膜パターン55上部に第2導電膜パターン59を形成する。この時、第2導電膜パターン59の幅は第1導電膜パターン55の幅に比べて狭い。従って、図9に示されたように、第1導電膜パターン55の端は第2導電膜パターン59と重畳されない。第2導電膜パターン59の形成後得られた結果物全面に第3絶縁膜61、即ち、金属層間絶縁膜を形成する。
【0026】
図10を参照すると、第3絶縁膜61及び第2絶縁膜57を連続的にパターニングして、第2導電膜パターン59の全面を露出させるビアホール63を形成する。この時、ビアホールの幅は第2導電膜パターン59の幅に比べて広く、第1導電膜パターン55の幅に比べて狭い。従って、ビアホール63は第1導電膜パターン55の端を露出させる開口部63aを形成する。開口部63aは第2導電膜パターン59を囲むスリット形態に形成される。
【0027】
図11を参照すると、ビアホール63の形成後得られた結果物全面に開口部63aを充填する第3導電膜を形成する。第3導電膜をパターニングしてビアホール63を覆う第3導電膜パターン65を形成する。第3導電膜パターン65を図6の第3導電膜パターン17を形成する方法と同一な方法によって形成する。その結果、第3導電膜パターン65は第2導電膜パターン59の上部面と直接に接触し、開口部63aを通じて第1導電膜パターン55の端と電気的に接続される。
【0028】
続けて、第3導電膜パターン65の形成後得られた結果物全面に保護膜67を形成し、保護膜67をパターニングして、第3導電膜パターン65を露出させるパッド開口部69を形成する。これによって、図11に示されたように、パッド開口部69によって露出された第3導電膜パターン65の上部面及び保護膜67の上部面の間の段差H2を、図2乃至図6で説明した実施例と同様に最小化させ得る。段差H2が小さいと、図6に示されたように、後続の薄いボールグリッドアレイパッケージ工程に使用されるビームリード23の傾斜角 2を最小化させ得る。その結果、ビームリード23の整合余裕度が増加して、信頼性がある薄いボールグリッドアレイパッケージを具現できる。
【0029】
【発明の効果】
前述のような本発明によると、ボールグリッドアレイのような高難度のアセンブリ工程に対する余裕度を増加させて、信頼性がある薄いボールグリッドアレイパッケージを具現できる。これに加えて、第3導電膜パターンは第2導電膜パターンの上部面と直接に接触し、第2導電膜パターン及び第1導電膜パターンの間には絶縁膜が介在する。従って、金線及びビームリードを第3導電膜パターンにボンディングさせる時、第3導電膜パターンに印加されるストレスを最小化させ得る。
【図面の簡単な説明】
【図1】 本発明の一実施例による半導体素子のボンディングパッド構造体の平面図である。
【図2】 本発明の他の実施例による半導体素子のボンディングパッド構造体の平面図である。
【図3】 図1のI−I又は図2のII−II線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図4】 図1のI−I又は図2のII−II線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図5】 図1のI−I又は図2のII−II線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図6】 図1のI−I又は図2のII−II線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図7】 本発明の他の実施例による半導体素子のボンディングパッド構造体の平面図である。
【図8】 図7のIII−III線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図9】 図7のIII−III線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図10】 図7のIII−III線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【図11】 図7のIII−III線断面においてボンディングパッド構造体の製造方法を説明するための断面図である。
【符号の説明】
1 半導体基板
3 第1絶縁膜
5 第1導電膜パターン
7 第2絶縁膜
9、9a 第2導電膜パターン
11’、11a’ 開口部
13 第3絶縁膜
15 ビアホール
17 第3導電膜パターン
Claims (20)
- 半導体基板上に形成された第1絶縁膜と、
前記第1絶縁膜の所定領域を覆う第1導電膜パターンと、
前記第1導電膜パターン及び前記第1絶縁膜を覆う第2絶縁膜と、
前記第2絶縁膜の所定領域上に形成され、前記第1導電膜パターンと重畳された第2導電膜パターンと、
前記第2導電膜パターンの端と隣接し、前記第1導電膜パターンの端を露出させる開口部と、
前記第2導電膜パターンの形成後得られた結果物を覆い、前記第2導電膜パターン及び前記開口部を露出させるビアホールを有する第3絶縁膜と、
前記ビアホールを覆う第3導電膜パターンとを備え、
前記第3導電膜パターンは、前記第2導電膜パターンの露出部全面に直接に接触し、前記開口部を通じて前記第1導電膜パターンと電気的に接続されることを特徴とする半導体素子のボンディングパッド構造体。 - 前記第1導電膜パターンはポリシリコンパターンであることを特徴とする請求項1に記載の半導体素子のボンディングパッド構造体。
- 前記開口部は前記第2導電膜パターンの端を貫通することを特徴とする請求項1に記載の半導体素子のボンディングパッド構造体。
- 前記開口部はスリット型であることを特徴とする請求項3に記載の半導体素子のボンディングパッド構造体。
- 前記開口部は複数のホールを有することを特徴とする請求項3に記載の半導体素子のボンディングパッド構造体。
- 前記開口部は、前記第2導電膜パターンの周辺領域に形成され、前記第2導電膜パターンの端と接するスリット型であることを特徴とする請求項1に記載の半導体素子のボンディングパッド構造体。
- 前記第3導電膜パターンの形成後得られた結果物を覆い、前記第3導電膜パターンを露出させるパッド開口部を有する保護膜をさらに備えることを特徴とする請求項1に記載の半導体素子のボンディングパッド構造体。
- 半導体基板上に第1絶縁膜を形成する段階と、
前記第1絶縁膜の所定領域上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターン及び前記第1絶縁膜を覆う第2絶縁膜を形成する段階と、
前記第1導電膜パターンと重畳され、端を貫通する開口部を有する第2導電膜パターンを前記第2絶縁膜の所定領域上に形成する段階と、
前記第2導電膜パターンを含む半導体基板全面に第3絶縁膜を形成する段階と、
前記第3絶縁膜及び前記開口部によって露出された第2絶縁膜を連続的にパターニングして、前記第2導電膜パターン及び前記第1導電膜パターンの端を露出させるビアホールを形成する段階と、
前記ビアホールを覆う第3導電膜パターンを形成する段階とを含む半導体素子のボンディングパッド構造体の製造方法。 - 前記第1導電膜パターンはポリシリコン膜から形成されることを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記開口部は一定幅を有するスリット型に形成されることを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記開口部は複数のホール形態に形成されることを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第2導電膜パターンは第1金属膜から形成されることを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第3導電膜パターンは第2金属膜から形成されることを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第3導電膜パターンの形成後得られた結果物上に、前記第3導電膜パターンを露出させるパッド開口部を有する保護膜を形成する段階をさらに含むことを特徴とする請求項8に記載の半導体素子のボンディングパッド構造体の製造方法。
- 半導体基板上に第1絶縁膜を形成する段階と、
前記第1絶縁膜の所定領域上に第1導電膜パターンを形成する段階と、
前記第1導電膜パターン及び前記第1絶縁膜を覆う第2絶縁膜を形成する段階と、
前記第1導電膜パターンの中央部と重畳され、前記第1導電膜パターンの縁部とは重畳されない第2導電膜パターンを前記第2絶縁膜の所定領域上に形成する段階と、
前記第2導電膜パターンを含む半導体基板全面に第3絶縁膜を形成する段階と、
前記第3絶縁膜及び前記第2絶縁膜を連続的にパターニングして、前記第2導電膜パターンの全面ならびに前記第1導電膜パターンの端を露出させるビアホールを形成する段階と、
前記ビアホールを覆う第3導電膜パターンを形成する段階とを含むことを特徴とする半導体素子のボンディングパッド構造体の製造方法。 - 前記第1導電膜パターンはポリシリコン膜から形成されることを特徴とする請求項15に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第2導電膜パターンは第1金属膜から形成されることを特徴とする請求項15に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記ビアホールは、前記第2導電膜パターンに比べて広く、前記第1導電膜パターンに比べて狭いことを特徴とする請求項15に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第3導電膜パターンは第2金属膜から形成されることを特徴とする請求項15に記載の半導体素子のボンディングパッド構造体の製造方法。
- 前記第3導電膜パターンを露出させるパッド開口部を有する保護膜を前記第3導電膜パターンの形成後得られた結果物上に形成する段階を含むことを特徴とする請求項15に記載の半導体素子のボンディングパッド構造体の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2000P34902 | 2000-06-23 | ||
KR1020000034902A KR100343284B1 (ko) | 2000-06-23 | 2000-06-23 | 반도체소자의 본딩패드 구조체 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002026064A JP2002026064A (ja) | 2002-01-25 |
JP4350321B2 true JP4350321B2 (ja) | 2009-10-21 |
Family
ID=19673546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001116775A Expired - Fee Related JP4350321B2 (ja) | 2000-06-23 | 2001-04-16 | 半導体素子のボンディングパッド構造体及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6459154B2 (ja) |
JP (1) | JP4350321B2 (ja) |
KR (1) | KR100343284B1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002016175A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Cable Ltd | スティフナ付きtabテープ及びそれを用いた半導体装置 |
US6882761B2 (en) * | 2001-01-22 | 2005-04-19 | The Furukawa Electric Co., Ltd. | Silicon platform for optical modules |
US6759275B1 (en) * | 2001-09-04 | 2004-07-06 | Megic Corporation | Method for making high-performance RF integrated circuits |
KR100675275B1 (ko) * | 2004-12-16 | 2007-01-26 | 삼성전자주식회사 | 반도체 장치 및 이 장치의 패드 배치방법 |
JP4533804B2 (ja) | 2005-06-02 | 2010-09-01 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2000
- 2000-06-23 KR KR1020000034902A patent/KR100343284B1/ko not_active IP Right Cessation
- 2000-12-22 US US09/742,062 patent/US6459154B2/en not_active Expired - Lifetime
-
2001
- 2001-04-16 JP JP2001116775A patent/JP4350321B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002026064A (ja) | 2002-01-25 |
KR100343284B1 (ko) | 2002-07-15 |
KR20020001018A (ko) | 2002-01-09 |
US20010054768A1 (en) | 2001-12-27 |
US6459154B2 (en) | 2002-10-01 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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