JP4349501B2

JP4349501B2 - Driving method of plasma display panel

Info

Publication number: JP4349501B2
Application number: JP18083299A
Authority: JP
Inventors: 慶真長岡; 孝一郎内山; 孝宏高森
Original assignee: 株式会社日立プラズマパテントライセンシング
Priority date: 1999-06-25
Filing date: 1999-06-25
Publication date: 2009-10-21
Anticipated expiration: 2019-06-25
Also published as: JP2001013910A

Description

【０００１】
【産業上の利用分野】
近年、各種ディスプレイ装置においては、表示すべき情報や設置条件の多用化、大画面化及び高精細化が著しい。従ってこれらに用いられるプラズマディスプレイパネル（以下ＰＤＰ）、ＣＲＴ、ＬＣＤ、ＥＬ、蛍光表示管、発光ダイオード等の表示装置においては、これらの傾向に対応すべく、表示品質の向上が求められている。上記の表示装置の内、ＰＤＰはちらつきが無い、大画面化が容易である、高輝度、長寿命等の優れた特長を有する事から、最近盛んに開発が行われている。
【０００２】
ＰＤＰには、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型がある。階調表示を行うカラーＰＤＰでは、放電により発生する紫外線によって放電セル内に形成した蛍光体を励起しているが、この蛍光体は、放電により同時に発生する正電荷であるイオンの衝撃に弱いという欠点がある。上記の２電極型では、蛍光体がイオンに直接当たるような構成になっているため、蛍光体の寿命低下を招く恐れがある。これを回避するために、現在のカラーＰＤＰでは、面放電を利用した３電極構造が一般に用いられている。さらに、この３電極型においても、第３の電極を維持放電を行う第１と第２の電極が配置されている基板に形成する場合と、対向するもう一つの基板に配置する場合がある。また、同一基板に前記の３種の電極を形成する場合でも、維持放電を行う２本の電極の上に第３の電極を配置する場合と、その下に第３の電極を配置する場合がある。さらに、蛍光体から発せられた可視光を、その蛍光体を透過して見る場合（透過型）と、蛍光体からの反射を見る場合（反射型）がある。
【０００３】
また、放電を行うセルは、障壁（リブ、バリア）によって、隣接セルとの空間的な結合が断ち切られている。この障壁は、放電セルを取り囲むように四方に設けられ完全に密封されている場合、一方向のみに設けられ、他方は、電極間のギャップ（距離）の適正化によって結合が切られている場合等がある。
【０００４】
本発明は、上記に記した各種方式のプラズマディスプレイパネル（Ｐlasma ＤisplayＰanel：ＰＤＰ）の駆動方法に関する。中でも本明細書では、維持放電を行う電極の基板とは別な対向する基板に第３の電極を形成するパネルで、障壁が垂直方向（つまり、第１電極と第２電極に直交し、第３電極と平行）にのみ形成され、維持電極の一部が透明電極によって構成されている反射型の例をもとに説明する。
【０００５】
【従来の技術】
図７は、３電極・面放電・ＡＣ型ＰＤＰの概略的平面図である。また図８は３電極・面放電・ＡＣ型ＰＤＰの概略的断面図（その１）であり、図７のパネルの一つの放電セルにおける垂直方向の断面図を示している。同様に図９は３電極・面放電・ＡＣ型ＰＤＰの概略的断面図（その２）であって、同水平方向の概略的断面図を示している。
【０００６】
パネル１は、２枚のガラス基板によって構成されている。前面ガラス基板４ａには、平行する第１、第２の維持電極であるＸ、Ｙ電極１１、１２が設けられており、これらの電極は透明電極６ｂとバス電極６ａによって構成されている。透明電極６ｂは蛍光体５からの反射光を透過させる役割があるため、ＩＴＯ（酸化インジュームを主成分とする透明の導体膜）等によって形成される。また、バス電極６ａは、電極抵抗による電圧ドロップを防ぐため、低抵抗で形成する必要があり、ＣｒやＣｕによって形成される。さらにそれらを、誘電体層（ガラス）７で被服し、放電面には保護膜としてＭｇＯ（酸化マグネシューム）膜８が形成される。また前記前面ガラス基板４ａと向かい合う背面ガラス基板４ｂには、第３の電極としてのアドレス電極１３が、維持電極（Ｘ、Ｙ電極１１、１２）と直交する形で形成され、維持電極と共にセル２を規定している。また、アドレス電極１３間には障壁３が設けられ、その障壁３の間には、アドレス電極１３を覆う形で赤、緑、青の発光特性を持つ蛍光体５を形成される。障壁３の尾根と、ＭｇＯ８面が密着する形で２枚のガラス基板が組み立てられている。
【０００７】
図１０は、アドレス／維持放電分離型・書き込みアドレス方式のタイムチャートである。アドレス／維持放電分離型・書き込みアドレス方式では、全画面のアドレス放電をまとめて実施するアドレス期間と、全画面の維持放電をまとめて実施する維持放電期間とが分離されている。そしてアドレス期間に先立つリセット期間において全画面上で壁電荷を一旦消去し、後続するアドレス期間において表示データに応じて選択的に壁電荷の書き込みを実施する。
【０００８】
この例では、１フレームを４個のサブフィールド（ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４）に区分し、これらのサブフィールドにおける維持放電期間の長さの比を、１：２：４：８の比率としている。アドレス／維持放分離型・書き込みアドレス方式においては、維持放電期間の長短、つまり、維持パルスの回数によって、輝度が決定される。従って、点灯させるサブフィールドを任意に選択することで、０から１５までの１６段階の輝度の違い（階調）を実現することができる。
【０００９】
なお各サブフィールドの維持放電期間の長さの比は、必ずしも２ⁿに限定されるものではなく、適宜設定することが可能である。
【００１０】
次に図１１は３電極・ＡＣ型ＰＤＰを駆動するための周辺回路を示す概略的ブロック図であり、図７に示したＰＤＰを駆動するための周辺回路を示している。
【００１１】
アドレス電極（Ａ₁〜Ａ_M）は１本毎にアドレスドライバ６０に接続され、アドレスドライバ６０によってアドレス放電時のアドレスパルスが印加される。また、Ｙ電極（Ｙ₁〜Ｙ_N）は個別にＹスキャンドライバ５０に接続される。Ｙスキャンドライバ５０はＹ側共通ドライバ７０に接続されており、アドレス放電時のスキャンパルスはＹスキャンドライバ５０から発生し、維持パルス等はＹ側共通ドライバ７０で発生し、Ｙスキャンドライバ５０を経由して、Ｙ電極に印加される。Ｘ電極はパネル１の全表示ラインに渡って共通に接続され取り出される。Ｘ側共通ドライバ４０は、書き込みパルス、維持パルス等を発生する。
【００１２】
これらのドライバ回路は制御回路２０によって制御され、制御回路２０は、装置の外部より入力されるＶｓｙｎｃ（垂直同期信号）、Ｈｓｙｎｃ（水平同期信号）などの同期信号や、ＤＡＴＡ（表示データ）、ＣＬＯＣＫ（ドットクロック）によって制御される。制御回路２０は、フレームメモリ２１１を備え、アドレスドライバ６０を制御するための表示データ制御部２１と、その他のドライバを制御するためのパネル駆動制御部２２とを備えている。パネル駆動制御部２２は、更にＹスキャンドライバ５０を制御するためのスキャンドライバ制御部２２１と、Ｙ側共通ドライバ７０及びＸ側共通ドライバ４０とを制御する共通ドライバ制御部２２２とを備えている。またこれらドライバから出力される駆動波形は、駆動波形パターンＲＯＭ３０に記憶されている。
【００１３】
図１２は、第一の従来技術を示す駆動波形図である。同図では、いわゆる従来のアドレス／維持放電期間分離型・書き込みアドレス方式における１サブフィールド期間を示しており、１サブフィールドは、リセット期間とアドレス期間さらに、維持放電期間とに分離される。
【００１４】
リセット期間においては、まず、全てのＹ電極が０Ｖレベルにされ、同時に、Ｘ電極に電圧Ｖｓ＋Ｖｗ（約３６０Ｖ）からなる全面書き込みパルスが印加され、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われる。このときのアドレス電極電位は約１００Ｖ（Ｖａｗ）である。次に、Ｘ電極とアドレス電極の電位が０Ｖとなり、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて、放電が開始される。この放電は、電極間の電位差が無いため、壁電荷が形成されることは無く、空間電荷は自己中和して放電が終息する。いわゆる、自己消去放電である。この自己消去放電によって、パネル内の全セルの状態が、壁電荷の無い均一な状態となる。このリセット期間は、前のサブフィールドの点灯状態に係わらず全てのセルを同じ状態にする作用があり、次のアドレス（書き込み）放電を安定に行うことができる。
【００１５】
次に、アドレス期間において、表示データに応じた、セルのオン／オフを行うために、線順次でアドレス放電が行われる。まず、Ｙ電極に−Ｖｙレベル（約マイナス１５０Ｖ）のスキャンパルスを印加すると共に、アドレス電極中、維持放電を起すセル、すなわち、点灯させるセルに対応するアドレス電極に電圧Ｖａ（約６０Ｖ）のアドレスパルスが選択的に印加され、点灯させるセルのアドレス電極とＹ電極の間で放電が起こり、次にこれをプライミング（種火）としてＸ電極（電圧Ｖｘ＝５０Ｖ）とＹ電極間の放電に即移行する。前者の放電を『プライミングアドレス放電』、後者を『主アドレス放電』と称する。これにより、選択ラインの選択セルのＸ電極とＹ電極上のＭｇＯ面に維持放電が可能な量の壁電荷が蓄積されて、点灯（オン）セルが形成される。
【００１６】
以下、順次、他の表示ラインについても、同様の動作が行われ、全表示ラインにおいて、新たな表示データの書き込み（点灯セルの形成）が行われる。
【００１７】
その後、維持放電期間になると、Ｙ電極とＸ電極に交互に、電圧がＶｓ（約１８０Ｖ）からなる維持パルスが印加され、点灯セルにおいて維持放電が行われ、１サブフィールドの画像表示が行われる。
【００１８】
第一の従来例におけるリセット期間では、直前のサブフィールドにおいて点灯していた放電セルと共に、直前のサブフィールドにおいて点灯しなかった放電セルも毎サブフィールド放電する。この場合、例えば階調値零のセル、つまり黒を表現するセルの場合も１フレーム中に数回放電する事になるので、コントラストの低下を招く事になる。
【００１９】
図１３は第二の従来技術を示す駆動波形図であり、本出願人により発明された駆動法（特願平１１−１１３７７３号）に基づく駆動波形を示している。
【００２０】
この駆動法では、リセット期間においてＸ電極に電圧Ｖｓからなる細幅パルスを印加すると共に、引き続いて電圧Ｖｓからなる鈍波消去パルスを印加することで、前サブフィールドにおける点灯（オン）セルのみリセット放電を行い、非点灯セルのリセット放電を行わないようにしている。
【００２１】
鈍波消去パルス（ＳＥＰ：Slope Erase Pulse ）は時間と共に印加電圧が変化するパルスであり、電極間に印加される電圧が徐々に増大するため、壁電荷による電位差を含めた電極間電位が各セルにおける放電開始電圧を越えた直後に放電が生じる。従って矩形波が印加された時とは異なり、各セルにて放電が生じた時の電極間電位は放電開始電圧にほぼ等しく、放電後に新たな壁電荷が蓄積されることなく放電が終了する。鈍波消去パルスによる印加電圧を放電開始電圧未満としておくことにより、壁電荷の残留するセルでは残留壁電荷への印加電圧の重畳により放電が生じ、他のセルでは印加電圧が放電開始電圧に達しないため放電が生じない。
【００２２】
この手法によるリセット期間では、直前の維持放電期間で点灯しておらず、壁電荷が残留していない放電セルでは、放電は基本的に行われないので、本波形の適用により高いコントラストが実現出来る。
【００２３】
更に第二の従来技術では、リセット期間にて二度の鈍波消去を実施している。前者は主にＸＹ間の放電を起点に消去が行われるので『ＸＹ消去鈍波』、後者は主にＡＹ間の放電を起点に消去が行われるので『ＡＹ消去鈍波』と称する。前者は前述のように、前サブフィールドにおける点灯（オン）セルのみリセット放電を行うものであるが、後者は部分的に非点灯セルでの消去をも行っていることが特徴である。すなわち非点灯セルにおいても、周辺の点灯セルの影響を受けて微量の壁電荷が蓄積し、誤動作を生じることがある。後者のＡＹ消去鈍波では、このような微量な壁電荷を消去する効果を有している。引き続いて実施されるアドレス期間と維持放電期間は、図１２にて説明した第一の従来技術の場合と同一である。
【００２４】
なお、第二の従来技術の場合、適正駆動電圧幅が狭いという欠点が有る。そこで実際には、第一と第二の従来技術を組み合わせる手法、具体的には例えば全サブフィールドの中の一部（例えば第一サブフィールド）を第一の従来例による駆動波形とし、残りのサブフィールドを第二の従来技術による駆動波形とする手法が望ましい。
【００２５】
【発明が解決しようとする課題】
図１４は第二の従来技術の駆動波形とその壁電荷変化であり、前述の第二の従来技術における壁電荷状態の変化を説明するものである。本図では、任意のサブフレームであるＳＦｎとその次に位置するＳＦｎ＋１が有り、それぞれリセット期間とアドレス期間と維持放電期間の３つの期間から構成されている。
【００２６】
ここで図中の『反転』は、放電前に多量の壁電荷を蓄積しており、放電後に放電前と逆極性の多量の壁電荷を蓄積すること、『消去』は放電前に多量の壁電荷を蓄積しており、放電後に壁電荷無し又は少量蓄積の状態になること、『形成』は放電前に壁電荷無し又は少量蓄積であり、放電後に多量の壁電荷を蓄積すること、『微量電荷蓄積』は、第二の従来技術にて説明したように、上下左右の点灯セルの維持放電の影響で微量の壁電荷を蓄積することを意味している。『−』は、放電を生じず、波形前後で壁電荷の変化が無いことを意味する。
【００２７】
またＶｆｅは放電を開始する電極印加電圧の最小値であり、セルのばらつきやセルの壁電荷状態によって異なることが多い。『通常Ｖｆｅのセル』は、Ｖｆｅが平均的な値であるセルであり、アドレス期間において非選択の際にスキャンパルスが印加されても放電を開始しないような壁電荷状態にあるものである。すなわち通常Ｖｆｅに関し、以下の式が成り立つ。
【００２８】
通常Ｖｆｅ＞Ｖｘ−（−Ｖｙ）
一方『低Ｖｆｅのセル』は、Ｖｆｅが平均より低いセルであり、アドレス期間において非選択であるにも関わらず、スキャンパルスが印加された時に放電を開始してしまうような壁電荷状態にあるものである。従って低Ｖｆｅに関しては以下の式が成り立つ。
【００２９】
低Ｖｆｅ＜Ｖｘ−（−Ｖｙ）
点灯セルにおいては、サブフィールドＳＦｎで維持放電が行われる度に壁電荷が反転し、所定の極性の壁電荷が残留したままサブフィールドＳＦｎが終了する。後続するサブフィールドＳＦｎ＋１のリセット期間では、細幅消去パルス及び鈍波消去パルスによる消去放電が行われる。この時点で壁電荷は一旦消去される。その後ＳＦｎ＋１のアドレス期間で選択的に壁電荷が形成され、維持放電期間で再び壁電荷反転を繰り返す。
【００３０】
通常Ｖｆｅの非点灯セルでは、サブフィールドＳＦｎで維持放電を行っていないため壁電荷が残留しておらず、後続するサブフィールドＳＦｎ＋１のリセット期間でも放電は行われない。引き続くアドレス期間においてもアドレス放電を行わないとすれば、その後の維持放電期間でも放電は行われない。つまり終始無放電である。
【００３１】
低Ｖｆｅの非点灯セル（異常セル）の場合もサブフィールドＳＦｎで維持放電を行っていないため、この時は壁電荷の残留が無い状態のはずである。しかし実際は隣接セルからの影響を受けてＳＦｎの維持放電期間に壁電荷を徐々に蓄積する場合が有る（微量壁電荷蓄積）。第二の従来技術では、前述したように、ＡＹ消去鈍波と共にこの微量壁電荷を消去するため、微量壁電荷に起因する誤動作の防止が期待される。
【００３２】
しかしながらセル条件が悪いセルは、ＡＹ消去鈍波を用いても消去されないどころか、強放電を誘発して壁電荷が反転形成される場合が有ることが判明した。この後は維持放電期間での繰り返し放電に至り、非点灯セルの誤点灯となってしまうため、非点灯セルの誤点灯は、表示品質の著しい低下となる。
【００３３】
本発明は、前サブフィールドにおける点灯セルの選択的消去を実施するリセット期間を有するプラズマディスプレイパネルの駆動方法において、非点灯セルの誤点灯を防止できる駆動方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
請求項１によるプラズマディスプレイパネルの駆動方法では、並行する第１および第２の電極が互いに隣接して複数配置されると共に、該第１および第２の電極に交差するように第３の電極が複数配置され、各電極の交差領域で規定される放電セルがマトリクス状に配置されてなり、複数の該放電セルの壁電荷分布を均一にするためのリセット期間と、表示データに応じて任意の放電セルに壁電荷を蓄積して点灯セルを形成するアドレス期間と、該点灯セルにおいて維持放電を実施して該点灯セルを点灯させる維持放電期間とを有し、該リセット期間、アドレス期間、及び維持放電期間を繰り返し実行することにより表示を行うプラズマディスプレイパネルの駆動方法であって、前記リセット期間は、直前の維持放電期間において非点灯であり、かつ壁電荷を蓄積している放電セルにおいて放電を実施する第一の放電工程と、前記第一の放電工程後に、壁電荷を蓄積している放電セルにおいて放電を実施し、該壁電荷を消去する第二の放電工程とを含み、前記第一の放電工程は、直前の維持放電期間において点灯した前記点灯セルに蓄積されている壁電荷と逆極性であり、放電セルにおける放電開始電圧未満で、かつ前記アドレス期間における該第１及び第２の電極間の電位差以上の電圧を、該第１及び第２の電極間に印加するものであるようにする。
【００３５】
第二の従来技術では、本来微量壁電荷の消去動作を行うべきＡＹ消去鈍波で消去されず、壁電荷が形成されてしまうことが判明した。そこで請求項１に関わる本発明では、消去鈍波に先立って新たな放電パルス（以降ＯＣパルスと呼ぶ）を印加することにより、この様な異常非点灯セルに対しては一度大きく放電させ、故意に壁電荷を蓄積させてから、点灯セルと同様の消去動作を行うようにしている。
【００３６】
図１は、非点灯（オフ）セルのみを放電させる本発明波形の原理図である。
【００３７】
点灯セルは、電極印加電圧と壁電荷電圧の和により、維持放電期間中に維持放電を繰り返している。図１において、最終維持放電波形はＸ電極に印加されるので、維持放電期間終了時の壁電荷（図中では概念的に４個の壁電荷）はＸ電極にマイナス、Ｙ電極にプラスの極性である。本発明のＯＣパルスは、Ｘ電極に印加する正のパルスとＹ電極に印加する負のパルスとを有しており、電極間の印加電圧は維持放電期間終了時の残留壁電荷によって引き下げられ、電極間電位は放電開始電圧に達しないため、ＯＣパルスの印加による放電は生じない。
【００３８】
通常Ｖｆｅの非点灯セルは、維持放電期間にて維持放電が行われないので通常は壁電荷が無い状態である。本発明のＯＣパルスによる印加電圧は、放電開始電圧未満に設定されているため、残留壁電荷による影響も存在しない通常Ｖｆｅの非点灯セルは、本発明のＯＣパルスの印加では放電を生じない。
【００３９】
低Ｖｆｅの非点灯セルも、維持放電期間にて維持放電が行われないので本来は壁電荷が無い状態であるが、上下左右の点灯セルの放電の影響で、微量の壁電荷（図中では概念的に１個の壁電荷）を有する場合がある。この時の壁電荷はＸ電極にプラス、Ｙ電極にマイナスの極性である。本発明のＯＣパルスは、Ｘ電極に印加する正のパルスとＹ電極に印加する負のパルスとを有しており、印加電圧は維持放電期間終了時の残留壁電荷によって上乗せされる。微量の壁電荷量が多い場合、電極間電位は放電開始電圧を超えるため、本発明のＯＣパルスで放電が行われて壁電荷が形成される。この時点で本セルは、通常の点灯セルとほぼ同じ壁電荷を有する事になるので、その後のリセット期間における消去放電により消去が完全に行われる。
【００４０】
以上の過程により、第二の従来技術で発生していた非点灯セルの誤放電を防止する事が出来る。
【００４１】
【発明の実施の形態】
以下、本発明を適用した好適な実施形態について、図面を参照しながら詳細に説明する。
（第一の実施形態）
図２は、第一の実施形態の駆動波形とその壁電荷変化を示すものである。この例は、本発明の最も基本的な波形例であり、維持放電期間と従来のリセット期間との間に本発明のＯＣパルス１を挿入した例である。
【００４２】
本実施形態では、低Ｖｆｅの非点灯セルのみを放電させるＯＣパルス１を維持放電期間とリセット期間の間に設けている。ＯＣパルス１は反転壁電荷の形成を目的とした矩形波状の波形であり、該波形のＸ電極、Ｙ電極の電位を、それぞれアドレス期間のスキャンパルス印加時と同一のＶｘ、−Ｖｙとしている。
【００４３】
本実施形態では、ＯＣパルス１の印加により低Ｖｆｅの非点灯セルにおいて放電が生じると共に、放電後に極性の反転した壁電荷が形成される。この時点で低Ｖｆｅセルの壁電荷状態は点灯（オン）セルにおける壁電荷状態とほぼ同一となるため、後続する従来リセット期間での選択的な消去放電により残留壁電荷が消去される。
（第二の実施形態）
図３は、第二の実施形態の駆動波形とその壁電荷変化を示すものである。
【００４４】
第一の実施形態では、ＯＣパルス１による壁電荷放電後、従来リセットで残留壁電荷を完全に消去出来ないセルが、僅かではあるが存在する。従って非点灯セルに蓄積された微量壁電荷は、従来リセット前に消去される方が好ましい。
【００４５】
そこで本実施形態では、ＯＣパルス２の波形を壁電荷消去を行い得る鈍波消去パルスとしたものである。この鈍波消去パルスによるＸ電極及びＹ電極の最終到達電位は、それぞれアドレス期間のスキャンパルス印加時と同一のＶｘ、−Ｖｙである。
【００４６】
本実施形態では、「ＯＣパルス２により消去可能なセル」と、「ＯＣパルス２で反転してしまうが、従来リセット期間で消去するセル」の２種類に分けた動作となっている。すなわち第二の実施形態では、ＯＣパルス２に消去機能を持たせて微量壁電荷をある程度消去し、ＯＣパルス２で消去できずに極性の反転したセルを、従来リセット期間で消去するものである。
（第三の実施形態）
図４は、第三の実施形態の駆動波形とその壁電荷変化を示すものである。
【００４７】
本実施形態では、ＯＣパルス３によるＸ電極及びＹ電極の最終到達電位を、それぞれアドレス期間のスキャンパルス印加時と同一のＶｘ、−Ｖｙに対し、α分だけ変化させている。例えばαが正の場合、スキャンパルス印加時より大きな電位差となり、逆にまたαが負の場合は、スキャンパルス印加時より小さな電位差となる。αが正負どちらが良いかは、パネル条件や本発明のＯＣパルス３の傾き等により異なるが、いずれにしてもこれにより、本発明のＯＣパルス３の消去能力を他の実施形態のものより大きくする事が可能となる。ただし、ＯＣパルス３による印加電圧が、セルの放電開始電圧に満たないように設定する必要がある。印加電圧が放電開始電圧を越えていると、通常Ｖｆｅの非点灯セルにおいても放電が生じてしまうため、コントラストが大幅に低下してしまうからである。ＯＣパルス３を鈍波消去パルスとしている点は、第二の実施形態と同様である。
（第四の実施形態）
図５は、第四の実施形態の駆動波形とその壁電荷変化を示すものである。
【００４８】
本実施形態は、本発明のＯＣパルス４を、維持放電期間の中に挿入した例である。動作原理は第一の実施形態と同じであるが、本発明のＯＣパルス４にて壁電荷形成後に１ループだけ維持放電で壁電荷反転動作を行うものである。なお、維持放電は１ループ、すなわちＸ及びＹ電極に１回ずつ維持パルスを加えるようにしているため、従来リセット開始時の残留壁電荷の極性は、第一の実施形態のものと同一となる。
【００４９】
第一の実施形態では、前述のようにＯＣパルス１による壁電荷放電後、従来リセットで完全に消去出来ないセルが僅かながら存在する。本実施形態では、ＯＣパルス４による壁電荷形成後に一度維持放電を行い、点灯セルと全く同じ壁電荷状態にする事で、従来リセット期間での消去を完全なものとしている。なお、ＯＣパルス４の波形自体は第一の実施形態におけるＯＣパルス１のものと同一である。
【００５０】
前述の第一〜第四の実施形態における各ＯＣパルスは、駆動波形パターンプログラムの変更のみで実施可能であり、従来技術の回路をそのまま適用出来る。具体的には、図１１ににおける駆動波形パターンＲＯＭ３０のデータを変更する事によって実現可能である。ただし第三の実施形態の場合は、駆動波形パターンプログラムの変更に加えて、Ｖｘ＋α、−Ｖｙ−αの為の新規回路が必要となる。
【００５１】
図６は、３電極・ＡＣ型ＰＤＰを駆動するための共通ドライバ詳細図であり、図１１におけるＹ側共通ドライバ７０とＸ側共通ドライバ４０の具体例を示している。
【００５２】
本例では、Ｙ側共通ドライバ７０において、従来−Ｖｙ鈍波を生成していた電源回路に併設して、−Ｖｙ−α鈍波用のものを設けている。同様にＸ側共通ドライバ４０では、従来Ｖｘ鈍波を生成していた電源回路に併設して、Ｖｘ＋α鈍波用のものを設けている。
【００５３】
以上説明した実施形態を勘案すると、本発明の各請求項には、現在の要件に加え、さらに以下に記載する要件を追加することも可能である。
１．前記第一の放電工程は、第１の電極に印加される第１のパルスと、第２の電極に印加される第２のパルスとを含むこと。
２．前記第１のパルスによる印加電圧は、前記アドレス期間において該第１の電極に印加される電圧に等しく、前記第２のパルスによる印加電圧は、前記アドレス期間において第２の電極に印加される選択電位に等しいこと。
３．前記第１及び第２のパルスは、時間と共に印加電圧の変化する鈍波パルスであること。
４．前記第一の放電工程と前記第二の放電工程との間に、偶数回の維持放電を実施すること。
【００５４】
もちろん、上記１〜４の要件は、現在の請求項１の主旨を限定するものではない。
【００５５】
【発明の効果】
以上説明したように本発明では、前サブフィールドにおける点灯セルの選択的消去を実施するリセット期間を有するプラズマディスプレイパネルの駆動方法において、低Ｖｆｅのセルに蓄積された微量の壁電荷を確実に消去することができるため、非点灯セルの誤点灯を防止でき、表示品質を著しく向上させる事が可能となる。
【図面の簡単な説明】
【図１】非点灯セルのみを放電させる本発明波形の原理図である。
【図２】第一の実施形態の駆動波形とその壁電荷変化を示す図である。
【図３】第二の実施形態の駆動波形とその壁電荷変化を示す図である。
【図４】第三の実施形態の駆動波形とその壁電荷変化を示す図である。
【図５】第四の実施形態の駆動波形とその壁電荷変化を示す図である。
【図６】３電極・ＡＣ型ＰＤＰを駆動するための共通ドライバ詳細図である。
【図７】３電極・面放電・ＡＣ型ＰＤＰの概略的平面図である。
【図８】３電極・面放電・ＡＣ型ＰＤＰの概略的断面図（その１）である。
【図９】３電極・面放電・ＡＣ型ＰＤＰの概略的断面図（その２）である。
【図１０】アドレス／維持放電分離型・書き込みアドレス方式のタイムチャートである。
【図１１】３電極・ＡＣ型ＰＤＰを駆動するための周辺回路を示す概略的ブロック図である。
【図１２】第一の従来技術を示す駆動波形図である。
【図１３】第二の従来技術を示す駆動波形図である。
【図１４】第二の従来技術の駆動波形とその壁電荷変化を示す図である。
【符号の説明】
１パネル
２セル
３障壁
４ａ前面ガラス基板
４ｂ背面ガラス基板
５蛍光体
６ａ透明電極
６ｂバス電極
７誘電体層
８ＭｇＯ層
１１Ｘ電極
１２Ｙ電極
１３アドレス電極
２０制御回路
２１表示データ制御部
２１１フレームメモリ
２２パネル駆動制御部
２２１スキャンドライバ制御部
２２２共通ドライバ制御部
３０駆動波形パターンＲＯＭ
４０Ｘ側共通ドライバ
５０Ｙスキャンドライバ
６０アドレスドライバ
７０Ｙ側共通ドライバ[0001]
[Industrial application fields]
In recent years, in various display devices, the information to be displayed and the installation conditions have been diversified, the screen size has been increased, and the definition has been increased. Accordingly, display devices such as plasma display panels (hereinafter referred to as PDP), CRTs, LCDs, ELs, fluorescent display tubes, light emitting diodes, and the like are required to improve display quality in order to cope with these trends. Among the display devices described above, PDP has been actively developed recently because it has excellent features such as no flickering, easy screen enlargement, high luminance, and long life.
[0002]
The PDP includes a two-electrode type that performs selective discharge (address discharge) and sustain discharge with two electrodes, and a three-electrode type that performs address discharge using a third electrode. In a color PDP that performs gradation display, a phosphor formed in a discharge cell is excited by ultraviolet rays generated by discharge, but this phosphor is vulnerable to the impact of ions, which are positive charges generated simultaneously by discharge. There are drawbacks. The two-electrode type described above has a configuration in which the phosphor directly hits ions, which may cause a reduction in the lifetime of the phosphor. In order to avoid this, the current color PDP generally uses a three-electrode structure using surface discharge. Further, even in this three-electrode type, there are cases where the third electrode is formed on the substrate on which the first and second electrodes for sustaining discharge are disposed, and on the other substrate facing each other. Even when the above three types of electrodes are formed on the same substrate, there are cases where the third electrode is disposed on the two electrodes that perform the sustain discharge and the third electrode is disposed below the third electrode. is there. Furthermore, there are cases where visible light emitted from a phosphor is viewed through the phosphor (transmission type) and reflections from the phosphor (reflection type).
[0003]
In addition, a cell that discharges is disconnected from a spatial connection with an adjacent cell by a barrier (rib, barrier). This barrier is provided only in one direction when it is provided in all directions so as to surround the discharge cell and is completely sealed, and the other is connected by the optimization of the gap (distance) between the electrodes. Etc.
[0004]
The present invention relates to a driving method of the plasma display panel (PDP) of various types described above. In particular, in this specification, in the panel in which the third electrode is formed on the opposite substrate different from the substrate of the electrode that performs the sustain discharge, the barrier is perpendicular (that is, perpendicular to the first electrode and the second electrode, A description will be given based on a reflection type example in which a part of a sustain electrode is formed of a transparent electrode.
[0005]
[Prior art]
FIG. 7 is a schematic plan view of a three-electrode / surface discharge / AC type PDP. FIG. 8 is a schematic sectional view (No. 1) of a three-electrode / surface discharge / AC type PDP, showing a vertical sectional view of one discharge cell of the panel of FIG. Similarly, FIG. 9 is a schematic sectional view (No. 2) of a three-electrode / surface discharge / AC type PDP, showing a schematic sectional view in the horizontal direction.
[0006]
The panel 1 is composed of two glass substrates. The front glass substrate 4a is provided with X and Y electrodes 11 and 12, which are parallel first and second sustain electrodes, and these electrodes are constituted by a transparent electrode 6b and a bus electrode 6a. Since the transparent electrode 6b has a role of transmitting the reflected light from the phosphor 5, the transparent electrode 6b is formed of ITO (transparent conductive film mainly composed of oxide oxide) or the like. Further, the bus electrode 6a needs to be formed with low resistance in order to prevent voltage drop due to electrode resistance, and is formed of Cr or Cu. Further, they are covered with a dielectric layer (glass) 7, and an MgO (magnesium oxide) film 8 is formed as a protective film on the discharge surface. An address electrode 13 as a third electrode is formed on the rear glass substrate 4b facing the front glass substrate 4a so as to be orthogonal to the sustain electrodes (X, Y electrodes 11, 12). Is stipulated. A barrier 3 is provided between the address electrodes 13, and a phosphor 5 having red, green, and blue emission characteristics is formed between the barriers 3 so as to cover the address electrode 13. Two glass substrates are assembled so that the ridge of the barrier 3 and the MgO8 surface are in close contact with each other.
[0007]
FIG. 10 is a time chart of a separate address / sustain discharge type / write address system. In the address / sustain discharge separation type / write address system, an address period in which address discharges for all screens are collectively performed and a sustain discharge period in which sustain discharges for all screens are collectively performed are separated. Then, wall charges are once erased on the entire screen in a reset period preceding the address period, and wall charges are selectively written in accordance with display data in the subsequent address period.
[0008]
In this example, one frame is divided into four subfields (SF1, SF2, SF3, SF4), and the ratio of the length of the sustain discharge period in these subfields is set to a ratio of 1: 2: 4: 8. Yes. In the address / sustain release / write address system, the luminance is determined by the length of the sustain discharge period, that is, the number of sustain pulses. Accordingly, by arbitrarily selecting a subfield to be lit, it is possible to realize 16 levels of luminance difference (gradation) from 0 to 15.
[0009]
The ratio of the length of the sustain discharge period in each subfield is not necessarily 2 ⁿ It is not limited to this, and can be set as appropriate.
[0010]
Next, FIG. 11 is a schematic block diagram showing a peripheral circuit for driving the three-electrode AC type PDP, and shows a peripheral circuit for driving the PDP shown in FIG.
[0011]
Address electrode (A ₁ ~ A _M ) Are connected to the address driver 60 one by one, and the address driver 60 applies an address pulse at the time of address discharge. Y electrode (Y ₁ ~ Y _N ) Are individually connected to the Y scan driver 50. The Y scan driver 50 is connected to the Y side common driver 70, and a scan pulse at the time of address discharge is generated from the Y scan driver 50, and sustain pulses and the like are generated by the Y side common driver 70 and pass through the Y scan driver 50. Then, it is applied to the Y electrode. The X electrodes are connected and taken out in common over all display lines of the panel 1. The X side common driver 40 generates a write pulse, a sustain pulse, and the like.
[0012]
These driver circuits are controlled by the control circuit 20, and the control circuit 20 receives synchronization signals such as Vsync (vertical synchronization signal) and Hsync (horizontal synchronization signal) input from the outside of the apparatus, DATA (display data), and CLOCK. (Dot clock). The control circuit 20 includes a frame memory 211, and includes a display data control unit 21 for controlling the address driver 60 and a panel drive control unit 22 for controlling other drivers. The panel drive control unit 22 further includes a scan driver control unit 221 for controlling the Y scan driver 50 and a common driver control unit 222 for controlling the Y side common driver 70 and the X side common driver 40. The drive waveforms output from these drivers are stored in the drive waveform pattern ROM 30.
[0013]
FIG. 12 is a drive waveform diagram showing the first prior art. This figure shows one subfield period in the so-called conventional address / sustain discharge period separation type / write address system, and one subfield is separated into a reset period, an address period, and a sustain discharge period.
[0014]
In the reset period, first, all Y electrodes are set to 0 V level, and at the same time, a full-surface write pulse composed of a voltage Vs + Vw (about 360 V) is applied to the X electrodes. Discharge occurs in the cell. The address electrode potential at this time is about 100 V (Vaw). Next, the potential of the X electrode and the address electrode becomes 0 V, and the voltage of the wall charge itself exceeds the discharge start voltage in all the cells, and the discharge is started. Since this discharge has no potential difference between the electrodes, no wall charge is formed, and the space charge self-neutralizes and the discharge ends. This is so-called self-erasing discharge. By this self-erasing discharge, the state of all the cells in the panel becomes a uniform state without wall charges. This reset period has the effect of making all cells the same regardless of the lighting state of the previous subfield, and the next address (writing) discharge can be stably performed.
[0015]
Next, in the address period, address discharge is performed line-sequentially in order to turn on / off the cells in accordance with display data. First, a scan pulse of −Vy level (about −150 V) is applied to the Y electrode, and an address of voltage Va (about 60 V) is applied to the address electrode corresponding to the cell that causes sustain discharge in the address electrode, that is, the cell to be lit. A pulse is selectively applied, and a discharge occurs between the address electrode and the Y electrode of the cell to be lit. Next, this is used as a priming (ignition), and the discharge between the X electrode (voltage Vx = 50V) and the Y electrode Transition. The former discharge is called “priming address discharge”, and the latter is called “main address discharge”. As a result, an amount of wall charges capable of sustaining discharge is accumulated on the MgO surface on the X electrode and Y electrode of the selected cell of the selected line, and a lighted (on) cell is formed.
[0016]
Thereafter, the same operation is sequentially performed for other display lines, and new display data is written (lighted cells are formed) in all the display lines.
[0017]
Thereafter, during the sustain discharge period, a sustain pulse having a voltage of Vs (about 180 V) is alternately applied to the Y electrode and the X electrode, the sustain discharge is performed in the lighting cell, and the image display of one subfield is performed. .
[0018]
In the reset period in the first conventional example, discharge cells that are not lit in the immediately preceding subfield are discharged every subfield together with the discharge cells that are lit in the immediately preceding subfield. In this case, for example, a cell having a gradation value of zero, that is, a cell expressing black, is discharged several times during one frame, resulting in a decrease in contrast.
[0019]
FIG. 13 is a drive waveform diagram showing the second prior art, and shows a drive waveform based on the drive method (Japanese Patent Application No. 11-113773) invented by the present applicant.
[0020]
In this driving method, only a lighted (on) cell in the previous subfield is reset by applying a narrow pulse composed of the voltage Vs to the X electrode in the reset period and subsequently applying an obtuse wave erasing pulse composed of the voltage Vs. Discharge is performed so that reset discharge of non-lighted cells is not performed.
[0021]
An obtuse wave erasing pulse (SEP: Slope Erase Pulse) is a pulse in which the applied voltage changes with time, and the voltage applied between the electrodes gradually increases. Discharge occurs immediately after exceeding the discharge start voltage at. Therefore, unlike when a rectangular wave is applied, the potential between the electrodes when a discharge occurs in each cell is substantially equal to the discharge start voltage, and the discharge ends without accumulating new wall charges after the discharge. By setting the voltage applied by the blunt wave erasing pulse to be lower than the discharge start voltage, discharge occurs in the cell where the wall charge remains due to superposition of the applied voltage on the residual wall charge, and the applied voltage reaches the discharge start voltage in other cells. Discharge does not occur.
[0022]
In the reset period by this method, discharge is not basically performed in the discharge cells that are not lit in the last sustain discharge period and the wall charges remain, so that high contrast can be realized by applying this waveform. .
[0023]
Furthermore, in the second prior art, blunt wave erasure is performed twice during the reset period. The former is mainly referred to as “XY erasure blunt wave” since erasure is performed starting from the discharge between XY, and the latter is referred to as “AY erasure blunt wave” because erasure is mainly performed from discharge between AY. As described above, the former performs reset discharge only for the lit (on) cells in the previous subfield, but the latter is characterized in that erasure is also partially performed in non-lighted cells. That is, even in a non-lighted cell, a small amount of wall charges accumulate due to the influence of surrounding lighted cells, and a malfunction may occur. The latter AY erasing blunt wave has an effect of erasing such a small amount of wall charges. The subsequent address period and sustain discharge period are the same as in the case of the first prior art described with reference to FIG.
[0024]
In the case of the second prior art, there is a drawback that the appropriate drive voltage width is narrow. Therefore, in practice, a method of combining the first and second conventional techniques, specifically, for example, a part of all the subfields (for example, the first subfield) is used as the driving waveform according to the first conventional example, and the remaining It is desirable to use a method in which the subfield is driven by the second prior art.
[0025]
[Problems to be solved by the invention]
FIG. 14 shows the driving waveform of the second prior art and its wall charge change, and explains the change of the wall charge state in the second prior art. In this figure, there is SFn which is an arbitrary subframe and SFn + 1 which is located next to the subframe, and each is composed of three periods of a reset period, an address period and a sustain discharge period.
[0026]
Here, “inversion” in the figure indicates that a large amount of wall charge is accumulated before the discharge, and after discharge, a large amount of wall charge having the opposite polarity to that before the discharge is accumulated. Charges are accumulated and there is no wall charge or a small amount of accumulation after discharge. “Formation” means no wall charge or small amount accumulation before discharge, and a large amount of wall charge is accumulated after discharge. “Charge accumulation” means that a small amount of wall charges are accumulated under the influence of the sustain discharge of the upper, lower, left and right lighting cells as described in the second prior art. “-” Means that no discharge occurs and there is no change in wall charge before and after the waveform.
[0027]
Vfe is the minimum value of the electrode application voltage at which discharge starts, and often varies depending on cell variations and cell wall charge states. The “ordinary Vfe cell” is a cell having an average value of Vfe, and has a wall charge state that does not start discharge even when a scan pulse is applied during non-selection in the address period. In other words, the following equation holds for normal Vfe.
[0028]
Normal Vfe> Vx − (− Vy)
On the other hand, the “low Vfe cell” is a cell whose Vfe is lower than the average, and has a wall charge state in which discharge is started when a scan pulse is applied even though it is not selected in the address period. Is. Therefore, the following equation holds for low Vfe.
[0029]
Low Vfe <Vx − (− Vy)
In the lighted cell, the wall charge is inverted every time the sustain discharge is performed in the subfield SFn, and the subfield SFn ends with the wall charge having a predetermined polarity remaining. In the reset period of the subsequent subfield SFn + 1, erase discharge is performed by the narrow erase pulse and the blunt erase pulse. At this point, the wall charges are once erased. Thereafter, wall charges are selectively formed in the address period of SFn + 1, and wall charge inversion is repeated again in the sustain discharge period.
[0030]
In the normal non-lighted cell of Vfe, since no sustain discharge is performed in the subfield SFn, no wall charges remain, and no discharge is performed even in the reset period of the subsequent subfield SFn + 1. If the address discharge is not performed in the subsequent address period, the discharge is not performed in the subsequent sustain discharge period. That is, there is no discharge throughout.
[0031]
Even in the case of a low Vfe non-lighting cell (abnormal cell), since no sustain discharge is performed in the subfield SFn, there should be no residual wall charge at this time. However, in actuality, wall charges may be gradually accumulated during the sustain discharge period of SFn due to the influence of adjacent cells (a small amount of wall charge accumulation). In the second prior art, as described above, since this trace wall charge is erased together with the AY erase blunt wave, it is expected to prevent malfunction caused by the trace wall charge.
[0032]
However, it has been found that a cell having poor cell conditions may not be erased even when AY erase blunt waves are used, but may cause strong discharge to invert wall charges. After this, repeated discharge occurs in the sustain discharge period, resulting in erroneous lighting of non-lighted cells. Therefore, erroneous lighting of non-lighted cells results in a significant deterioration in display quality.
[0033]
An object of the present invention is to provide a driving method capable of preventing erroneous lighting of a non-lighted cell in a driving method of a plasma display panel having a reset period for selectively erasing a lighted cell in a previous subfield.
[0034]
[Means for Solving the Problems]
In the driving method of the plasma display panel according to claim 1, a plurality of parallel first and second electrodes are arranged adjacent to each other, and the third electrode is arranged to intersect the first and second electrodes. A plurality of discharge cells are arranged in a matrix, and discharge cells defined by the crossing regions of the respective electrodes. A reset period for making the wall charge distribution of the plurality of discharge cells uniform, and an arbitrary value depending on display data An address period in which wall charges are accumulated in the discharge cell to form a lighting cell; and a sustain discharge period in which the lighting cell is subjected to a sustain discharge to light the lighting cell, the reset period, the address period, and A method for driving a plasma display panel that performs display by repeatedly executing a sustain discharge period, wherein the reset period is not lit during the last sustain discharge period. And a first discharge step in which discharge is performed in a discharge cell in which wall charges are accumulated, and after the first discharge step, discharge is performed in discharge cells in which wall charges are accumulated, and the wall charges are reduced. A second discharge step for erasing, wherein the first discharge step is opposite in polarity to the wall charge accumulated in the lighting cell that is lit in the last sustain discharge period, and less than the discharge start voltage in the discharge cell And a voltage equal to or higher than the potential difference between the first and second electrodes in the address period is applied between the first and second electrodes.
[0035]
In the second prior art, it has been found that wall charges are formed without being erased by an AY erasing blunt wave that should originally perform the erasing operation of a minute amount of wall charges. Therefore, in the present invention according to claim 1, by applying a new discharge pulse (hereinafter referred to as OC pulse) prior to the erase blunt wave, such an abnormal non-lighted cell is discharged once and intentionally. After the wall charges are accumulated in the memory cell, the same erasing operation as that of the lit cell is performed.
[0036]
FIG. 1 is a principle diagram of a waveform of the present invention for discharging only non-lighted (off) cells.
[0037]
The lighting cell repeats the sustain discharge during the sustain discharge period due to the sum of the electrode applied voltage and the wall charge voltage. In FIG. 1, since the final sustain discharge waveform is applied to the X electrode, the wall charges at the end of the sustain discharge period (conceptually four wall charges in the figure) are negative for the X electrode and positive for the Y electrode. It is. The OC pulse of the present invention has a positive pulse applied to the X electrode and a negative pulse applied to the Y electrode, and the applied voltage between the electrodes is lowered by the residual wall charge at the end of the sustain discharge period, Since the interelectrode potential does not reach the discharge start voltage, discharge due to application of the OC pulse does not occur.
[0038]
Normally, a non-lighted cell of Vfe is in a state where there is no wall charge because no sustain discharge is performed during the sustain discharge period. Since the applied voltage by the OC pulse of the present invention is set to be lower than the discharge start voltage, the non-lighted cell of normal Vfe that is not affected by the residual wall charge does not cause discharge by the application of the OC pulse of the present invention.
[0039]
The low Vfe non-lighting cell is not in a state of wall charge because no sustain discharge is performed during the sustain discharge period, but a small amount of wall charge (in the figure, due to the discharge of the upper, lower, left and right lighting cells). In some cases, there is conceptually one wall charge). The wall charges at this time are positive for the X electrode and negative for the Y electrode. The OC pulse of the present invention has a positive pulse applied to the X electrode and a negative pulse applied to the Y electrode, and the applied voltage is added by the residual wall charge at the end of the sustain discharge period. When a small amount of wall charge is large, the interelectrode potential exceeds the discharge start voltage, so that discharge is performed with the OC pulse of the present invention to form wall charge. At this time, the present cell has substantially the same wall charge as that of a normal lighting cell, so that erasing is completely performed by erasing discharge in the subsequent reset period.
[0040]
Through the above process, it is possible to prevent the erroneous discharge of the non-lighted cell which has occurred in the second prior art.
[0041]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments to which the present invention is applied will be described in detail with reference to the drawings.
(First embodiment)
FIG. 2 shows the drive waveform and its wall charge change in the first embodiment. This example is the most basic waveform example of the present invention, in which the OC pulse 1 of the present invention is inserted between the sustain discharge period and the conventional reset period.
[0042]
In the present embodiment, the OC pulse 1 for discharging only the low-Vfe non-lighting cells is provided between the sustain discharge period and the reset period. The OC pulse 1 has a rectangular waveform for the purpose of forming inverted wall charges, and the potentials of the X electrode and the Y electrode of the waveform are set to Vx and −Vy, respectively, which are the same as when the scan pulse is applied in the address period.
[0043]
In the present embodiment, the application of the OC pulse 1 causes a discharge in a low Vfe non-lighting cell, and a wall charge with an inverted polarity is formed after the discharge. At this time, the wall charge state of the low Vfe cell becomes almost the same as the wall charge state in the lit (on) cell, so that the residual wall charge is erased by the selective erasing discharge in the subsequent conventional reset period.
(Second embodiment)
FIG. 3 shows the drive waveform and its wall charge change in the second embodiment.
[0044]
In the first embodiment, after the wall charge discharge by the OC pulse 1, there are a few cells in which the residual wall charge cannot be completely erased by the conventional reset. Therefore, it is preferable that the minute wall charges accumulated in the non-lighted cells are erased before the conventional reset.
[0045]
Therefore, in the present embodiment, the waveform of the OC pulse 2 is an obtuse wave erasing pulse that can perform wall charge erasing. The final arrival potentials of the X electrode and the Y electrode by this obtuse wave erasing pulse are Vx and -Vy, which are the same as when the scan pulse is applied in the address period, respectively.
[0046]
In the present embodiment, the operation is divided into two types, “a cell that can be erased by the OC pulse 2” and “a cell that is inverted by the OC pulse 2 but is erased in the conventional reset period”. In other words, in the second embodiment, the OC pulse 2 has an erasing function to erase a small amount of wall charges to some extent, and cells that cannot be erased by the OC pulse 2 but have reversed polarity are erased in the conventional reset period. .
(Third embodiment)
FIG. 4 shows the driving waveform and wall charge change of the third embodiment.
[0047]
In the present embodiment, the final arrival potentials of the X electrode and the Y electrode by the OC pulse 3 are changed by α with respect to the same Vx and −Vy as in the scan pulse application in the address period. For example, when α is positive, the potential difference is larger than when the scan pulse is applied. Conversely, when α is negative, the potential difference is smaller than when the scan pulse is applied. Whether α is positive or negative differs depending on the panel conditions, the slope of the OC pulse 3 of the present invention, etc., but in any case, this makes the erasing capability of the OC pulse 3 of the present invention larger than that of the other embodiments. Things will be possible. However, it is necessary to set so that the applied voltage by the OC pulse 3 does not reach the discharge start voltage of the cell. This is because if the applied voltage exceeds the discharge start voltage, a discharge occurs even in a non-lighting cell of normal Vfe, and the contrast is greatly lowered. The point that the OC pulse 3 is an obtuse wave erasing pulse is the same as in the second embodiment.
(Fourth embodiment)
FIG. 5 shows drive waveforms and wall charge changes of the fourth embodiment.
[0048]
In the present embodiment, the OC pulse 4 of the present invention is inserted in the sustain discharge period. The operation principle is the same as in the first embodiment, but wall charge reversal operation is performed by sustain discharge for only one loop after wall charge formation by the OC pulse 4 of the present invention. Since the sustain discharge is applied in one loop, that is, the sustain pulse is applied to the X and Y electrodes once, the polarity of the residual wall charge at the start of the conventional reset is the same as that in the first embodiment. .
[0049]
In the first embodiment, after the wall charge discharge by the OC pulse 1 as described above, there are a few cells that cannot be completely erased by the conventional reset. In this embodiment, the sustain discharge is once performed after the wall charge is formed by the OC pulse 4, and the wall charge state is exactly the same as that of the lighting cell, thereby completing the erasure in the conventional reset period. The waveform of the OC pulse 4 is the same as that of the OC pulse 1 in the first embodiment.
[0050]
Each OC pulse in the first to fourth embodiments described above can be implemented only by changing the drive waveform pattern program, and a conventional circuit can be applied as it is. Specifically, it can be realized by changing the data of the drive waveform pattern ROM 30 in FIG. However, in the case of the third embodiment, in addition to the change of the drive waveform pattern program, new circuits for Vx + α and −Vy−α are required.
[0051]
FIG. 6 is a detailed diagram of a common driver for driving the three-electrode AC type PDP, and shows a specific example of the Y-side common driver 70 and the X-side common driver 40 in FIG.
[0052]
In this example, in the Y-side common driver 70, a device for -Vy-α obtuse wave is provided in addition to a power supply circuit that has conventionally generated -Vy obtuse wave. Similarly, the X-side common driver 40 is provided for the Vx + α obtuse wave in addition to the power supply circuit that conventionally generates the Vx obtuse wave.
[0053]
Considering the embodiment described above, it is possible to add the following requirements to the claims of the present invention in addition to the current requirements.
1. The first discharge step includes a first pulse applied to the first electrode and a second pulse applied to the second electrode.
2. The voltage applied by the first pulse is equal to the voltage applied to the first electrode in the address period, and the voltage applied by the second pulse is applied to the second electrode in the address period. Equal to potential.
3. The first and second pulses are obtuse wave pulses whose applied voltage changes with time.
4). An even number of sustain discharges are performed between the first discharge step and the second discharge step.
[0054]
Of course, the above-mentioned requirements 1 to 4 do not limit the gist of the present claim 1.
[0055]
【The invention's effect】
As described above, according to the present invention, in a method for driving a plasma display panel having a reset period for selectively erasing a lighted cell in the previous subfield, a small amount of wall charges accumulated in a low Vfe cell can be reliably erased. Therefore, erroneous lighting of non-lighted cells can be prevented, and display quality can be remarkably improved.
[Brief description of the drawings]
FIG. 1 is a principle diagram of a waveform of the present invention for discharging only non-lighted cells.
FIG. 2 is a diagram illustrating a drive waveform and wall charge change of the first embodiment.
FIG. 3 is a diagram showing a driving waveform and wall charge change of the second embodiment.
FIG. 4 is a diagram showing a driving waveform and wall charge change of the third embodiment.
FIG. 5 is a diagram showing a driving waveform and wall charge change of the fourth embodiment.
FIG. 6 is a detailed view of a common driver for driving a three-electrode AC type PDP.
FIG. 7 is a schematic plan view of a three-electrode / surface discharge / AC type PDP.
FIG. 8 is a schematic sectional view (No. 1) of a three-electrode / surface discharge / AC type PDP.
FIG. 9 is a schematic sectional view (No. 2) of a three-electrode / surface discharge / AC type PDP.
FIG. 10 is a time chart of a separate address / sustain discharge type / write address system.
FIG. 11 is a schematic block diagram showing a peripheral circuit for driving a three-electrode AC type PDP.
FIG. 12 is a drive waveform diagram showing the first prior art.
FIG. 13 is a drive waveform diagram showing a second prior art.
FIG. 14 is a diagram showing a driving waveform of the second prior art and its wall charge change.
[Explanation of symbols]
1 panel
2 cells
3 barriers
4a Front glass substrate
4b Back glass substrate
5 Phosphor
6a Transparent electrode
6b bus electrode
7 Dielectric layer
8 MgO layer
11 X electrode
12 Y electrode
13 Address electrode
20 Control circuit
21 Display data control unit
211 frame memory
22 Panel drive controller
221 Scan driver controller
222 Common driver controller
30 Drive waveform pattern ROM
40 X side common driver
50 Y scan driver
60 Address driver
70 Y side common driver

Claims

並行する第１および第２の電極が互いに隣接して複数配置されると共に、該第１および第２の電極に交差するように第３の電極が複数配置され、各電極の交差領域で規定される放電セルがマトリクス状に配置されてなり、
複数の該放電セルの壁電荷分布を均一にするためのリセット期間と、表示データに応じて任意の放電セルに壁電荷を蓄積して点灯セルを形成するアドレス期間と、該点灯セルにおいて維持放電を実施して該点灯セルを点灯させる維持放電期間とを有し、
該リセット期間、アドレス期間、及び維持放電期間を繰り返し実行することにより表示を行うプラズマディスプレイパネルの駆動方法であって、
前記リセット期間は、
直前の維持放電期間において非点灯であり、かつ前記直前の維持放電期間における点灯セルの前記第１，第２の電極に形成される壁電荷と逆極性の壁電荷を蓄積している放電セルにおいて放電を実施する第一の放電工程と、
前記第一の放電工程後に、壁電荷を蓄積している放電セルにおいて放電を実施し、該壁電荷を消去する第二の放電工程とを含み、
前記第一の放電工程は、直前の維持放電期間において点灯した前記点灯セルに蓄積されている壁電荷と逆極性であり、放電セルにおける放電開始電圧未満で、かつ前記アドレス期間における該第１及び第２の電極間の電位差以上の電圧を、該第１及び第２の電極間に印加するものであることを特徴とするプラズマディスプレイパネルの駆動方法。A plurality of parallel first and second electrodes are disposed adjacent to each other, and a plurality of third electrodes are disposed so as to intersect the first and second electrodes, and are defined by the intersection region of each electrode. Discharge cells arranged in a matrix,
A reset period for making the wall charge distribution of the plurality of discharge cells uniform, an address period in which wall charges are accumulated in an arbitrary discharge cell according to display data to form a lighting cell, and a sustain discharge in the lighting cell And having a sustain discharge period for lighting the lighting cell,
A plasma display panel driving method for performing display by repeatedly executing the reset period, address period, and sustain discharge period,
The reset period is
In a discharge cell that is non-lighted in the immediately preceding sustain discharge period and accumulates wall charges having opposite polarity to the wall charges formed on the first and second electrodes of the lighted cell in the immediately preceding sustain discharge period A first discharging step for carrying out discharging;
After the first discharge step, performing a discharge in the discharge cell storing the wall charge, and a second discharge step of erasing the wall charge,
The first discharge step has a polarity opposite to the wall charge accumulated in the lighting cell that is lit in the immediately preceding sustain discharge period, is less than a discharge start voltage in the discharge cell, and the first and A method for driving a plasma display panel, wherein a voltage equal to or greater than a potential difference between second electrodes is applied between the first and second electrodes.

前記第一の放電工程では、前記第１の電極及び前記第２の電極に矩形波が印加されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of driving a plasma display panel according to claim 1, wherein in the first discharging step, a rectangular wave is applied to the first electrode and the second electrode.

前記第一の放電工程では、前記第１の電極及び前記第２の電極に鈍波が印加されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of driving a plasma display panel according to claim 1, wherein in the first discharging step, an obtuse wave is applied to the first electrode and the second electrode.

前記第一の放電工程では、前記アドレス期間において前記第１の電極及び前記第２の電極に印加される電圧と同一極性の電圧が前記第１の電極及び前記第２の電極にそれぞれ印加されること特徴とする請求項１乃至３のいずれかに記載のプラズマディスプレイパネルの駆動方法。In the first discharge step, voltages having the same polarity as the voltages applied to the first electrode and the second electrode are applied to the first electrode and the second electrode, respectively, in the address period. The method for driving a plasma display panel according to any one of claims 1 to 3.