TW201928959A - 用於確保在數位暫存器電路的第二級處的有效資料的方法及安排 - Google Patents

用於確保在數位暫存器電路的第二級處的有效資料的方法及安排 Download PDF

Info

Publication number
TW201928959A
TW201928959A TW107142977A TW107142977A TW201928959A TW 201928959 A TW201928959 A TW 201928959A TW 107142977 A TW107142977 A TW 107142977A TW 107142977 A TW107142977 A TW 107142977A TW 201928959 A TW201928959 A TW 201928959A
Authority
TW
Taiwan
Prior art keywords
signal
input
register
pulse
output
Prior art date
Application number
TW107142977A
Other languages
English (en)
Inventor
納維特 庫普塔
Original Assignee
芬蘭商米尼碼處理器公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 芬蘭商米尼碼處理器公司 filed Critical 芬蘭商米尼碼處理器公司
Publication of TW201928959A publication Critical patent/TW201928959A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

暫時儲存從前一電路元件獲得的數位值並使其在受控時刻可用於後一電路元件。藉由資料輸入接收該數位值。還接收觸發信號，該觸發信號的觸發沿限定可允許時限，在該可允許時限之前，數位值必須在所述資料輸入處可用以變得可用於所述後一電路元件。在第一脈衝致能子暫存器級（204）與第二脈衝致能子暫存器級（205）之間，來自該第一脈衝致能子暫存器級（204）的內部數位值、以及該資料輸入（201）處的所述數位值相對於所述可允許時限的改變時刻的資訊用於確保將有效的內部數位值傳遞到該第二脈衝致能子暫存器級。所述第二脈衝致能子暫存器級使所述有效的內部數位值可用於所述後一電路元件。輸出定時事件觀察信號作為在所述資料輸入處的所述數位值已在某個時間視窗內改變的指示符，該時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。

Description

用於確保在數位暫存器電路的第二級處的有效資料的方法及安排
本發明關於構建積體電路的基本元件或單元。具體地，本發明關於防止否則可能由與觸發信號（諸如時鐘信號）有關的延遲導致的處理錯誤。
積體電路中的資料處理可以發生在流水線（pipeline）中，在該流水線中，一個或多個先前的組合邏輯單元的輸出將構成一個或多個後續組合邏輯單元的輸入。中間結果儲存於所述組合邏輯單元之間的暫存器中。時鐘信號藉由流水線來同步數位值的傳播；具體地，將值儲存到暫存器中。用作所述暫存器的基本構建塊中的一些是鎖存器和觸發器。
鎖存器與觸發器之間的重要區別在於，鎖存器在時鐘信號（或致能信號，或任何其他脈衝控制信號）的整個脈衝期間是透明的：即使其輸出根據遲到的輸入值而變化（即，即使輸入值在當前時鐘脈衝開始之後改變其狀態），該輸出也可以獲得適當的值。觸發器將根據時鐘脈衝的觸發沿處的（多個）輸入值來鎖定其輸出，因此在此之後輸入值的任何變化僅可以影響時鐘脈衝的下一觸發沿處的輸出。單邊沿觸發型觸發器只能改變其在時鐘脈衝的一個（上升或下降）邊沿處的狀態，而雙邊沿觸發型觸發器可以改變其上升時鐘沿和下降時鐘沿兩者處的狀態。
在理想電路中，每個電路元件使其輸出在資料以適當的時鐘脈衝被讀取到後一電路元件中之前足夠早地穩定下來。在實際電路中，情況並非總是如此。如果流水線中的前一電路元件較遲地使其輸出穩定，則後一電路元件可能不正確地或以不可預測的方式進行操作。在最壞的情況下，像這樣的時間誤差可能嚴重地擾亂演算法的整個執行，並且甚至在受控的情況下，其也可能需要回滾處理並從流水線中清除錯誤資料，從而導致延遲和不必要的能耗。
在極低電源電壓下運行的積體電路特別易於發生時間誤差，因為低電源電壓增強例如電晶體與電路中的其他微尺度部件之間的隨機結構差異的影響，這些電晶體與電路中的其他微尺度部件在理論上應該彼此相同，但是實際上並非如此。一種解決方案將是在合適的安全裕量的情況下維持足夠高的電源電壓，但是這與最小化電路的能耗的目標背道而馳。
鎖存器可能比觸發器更能容忍時間誤差，因為到鎖存器的遲到到達輸入位在鎖存器的輸出穩定在適當值之前僅導致相應的延遲（只要延遲短於致能鎖存器的時鐘脈衝）。如果後一組合邏輯足夠快，則其甚至可以趕上延遲，使得在下一個電路元件的輸入處該處理又是準時的。這被稱為時間借用：鎖存器的操作允許前一電路元件從後一電路元件「借用」一些處理時間。常規的觸發器不允許時間借用，因為其在鐘控脈衝的邊沿處鎖定其輸出。然而，觸發器具有某些其他優點，這些優點將使其在設計積體電路時被提倡為優選的。
被稱為Razor的解決方案係一種能夠至少檢測時間誤差的觸發器。圖1展示了Razor之原理。初始地，多工器101將其上部輸入連接到輸出，因此輸入資料D1進入主觸發器102，該主觸發器在時鐘脈衝CLK的上升沿處讀入該輸入資料。如果輸入資料已及時穩定，則相同的輸入值進入到由延遲的時鐘CLKD控制的影子鎖存器103中。主觸發器102和影子鎖存器103的相同輸出進入互斥或閘104，該互斥或閘的輸出（被稱為ERROR）保持為低。然而，如果D1的值在其被讀取到主觸發器102中之後發生改變，則主觸發器102的輸出和影子鎖存器103的輸出係不同的。ERROR信號將變為高，這進而使多工器101改變其有效輸入，最終在CLK信號的下一上升沿處恢復從影子鎖存器103到主觸發器102的正確值。Razor方法的已知缺點係，主觸發器102的時序違例可能導致輸出Q1的亞穩定性。亞穩定性可能傳播到流水線中的後一電路元件。糾錯機制還在主觸發器102的輸出恢復到正確值之前引入了一整個時鐘週期的強制性延遲。
本發明的目的係提供一種用於使用觸發器方法來暫時儲存流水線中的數位值但同時允許時間借用之暫存器電路。本發明的另一個目的係提供這種將可適用於單邊沿觸發型觸發器和雙邊沿觸發型觸發器兩者之方法。本發明的另一目的係可以從庫單元和定製單元兩者構建根據本發明之暫存器電路。本發明的又一目的係暫存器電路能夠向積體電路的其他部分通告時間借用的發生。
本發明的目的藉由以下步驟來實現：在第一脈衝致能子暫存器級與第二脈衝致能子暫存器級（它們一起構成觸發器類型的暫存器電路）之間提供定時事件級，該定時事件級能夠使用第一脈衝致能子暫存器級的輸出信號、以及關於輸入資料的最近變化相對於可允許時限到達的時間的資訊來始終確保在第二脈衝致能子暫存器級的輸入處的有效資料。定時事件級還能夠輸出用於指示定時事件的發生的定時事件觀察信號，使得積體電路的其他部分可以考慮定時事件。
根據本發明的暫存器電路的特徵在於所附獨立申請專利範圍的特徵部分中所引用的特徵涉及一種暫存器電路。
根據本發明的積體電路的特徵在於其包括至少一個上述類型的暫存器電路。
根據本發明的方法的特徵在於所附獨立申請專利範圍的特徵部分中所引用的特徵涉及一種方法。
本發明還覆蓋呈用於設計積體電路的一部分的一組庫指令的形式的實施方式，所述一組庫指令儲存於機器可讀有形媒介上。該組庫指令包括一組或多組一個或多個機器可讀指令，這些機器可讀指令在由被適配用於設計積體電路的電腦執行時被配置用於實現上述類型的暫存器電路的設計。
在從屬申請專利範圍中描述了本發明的進一步實施方式和優點。
動詞「包括」在本文中用作開放式限制，除了字面上提到的那些特徵之外，不排除還有其他特徵存在。
對於熟悉該項技術者而言，顯然，隨著技術的進步，本發明的基本理念可以以各種方式實施。因此，本發明及其實施方式不限於上述示例；相反，它們可以在申請專利範圍的範圍內變化。
本發明的實施方式旨在用於在積體電路中使用，其中，在由組合邏輯單元序列組成的流水線中處理數位資料。具體地，本發明之實施方式旨在用作暫存器電路，該暫存器電路用於暫時儲存從前一電路元件的輸出（例如，從前一組合邏輯單元的輸出）獲得的數位值。這裡，暫時儲存意指將前一電路元件的輸出值讀取到暫存器電路中，並且使得（並保持）其在由時鐘信號確定的持續時間內在暫存器電路的輸出處可用。
本發明的實施方式通常被分類為觸發器類型的暫存器電路。這意味著，當處理的定時按預期進行時，暫存器電路的資料輸入處的數位值在由時鐘信號的觸發沿所限定的可允許時限之前穩定，並且暫存器電路的資料輸出在觸發沿處被鎖定到該值。可允許時限不在觸發沿處，而是略微前於該觸發沿；可允許時限與觸發沿之間的最短可允許間隔被稱為觸發器型暫存器電路的建立時間。由於建立時間（本質上）係恒定的並且係所討論的暫存器電路的特性，因此時鐘信號的觸發沿可以認為係「限定」了可允許時限，因為可允許時限總是比觸發沿早一個建立時間。建立時間僅是時鐘信號的半週期的一小部分。
圖2展示了用於暫時儲存從前一電路元件的輸出獲得的數位值的觸發器類型之暫存器電路。圖2中未示出前一電路元件，但是該暫存器電路包括用於接收所述數位值以進行暫時儲存的資料輸入201。該暫存器電路還包括用於輸出暫時儲存的數位值的資料輸出202。大寫字母D和Q分別用於根據常規符號來表示資料輸入201和資料輸出202處的信號。
圖2的暫存器電路包括用於接收觸發信號的觸發事件輸入203，該觸發信號的邊沿構成到暫存器電路的觸發事件。在同步電路中，被引入觸發事件輸入203的信號常常被稱為時鐘信號。術語時鐘信號也可以用在非同步電路中，以便強調它係邊沿具有重要意義的信號，其中「致能」信號典型地是脈衝（高位準或低位準）具有重要意義的一個信號。在本說明書中，術語時鐘信號用於一致性以表示其邊沿構成對暫存器電路的觸發事件的觸發信號。
被引入觸發事件輸入203的時鐘信號CLK的觸發沿限定可允許時限，在該可允許時限之前，數位值必須出現在資料輸入201處以被暫時儲存。如前所述，對於暫存器電路的正常操作，可允許時限比時鐘信號CLK的觸發沿早一個建立時間。
在資料輸入201與資料輸出202之間的資料傳播路徑上，存在第一脈衝致能子暫存器級204和第二脈衝致能子暫存器級205的序列。在脈衝致能的情況下，第一子暫存器級和第二子暫存器級係透明的，因為每當它們的致能脈衝有效時，對應脈衝致能子暫存器級的輸入的任何變化立即在其輸出處反映出來。當致能脈衝無效時，脈衝致能子暫存器級的輸出維持其在致能脈衝最後一次有效時所具有的值，並且直到致能脈衝再次變為有效才對其輸入值的任何變化敏感。在資料輸入201與資料輸出202之間的資料傳播路徑上排序意味著到達資料輸入201的資料在資料輸出202處變得可用之前必須按此順序穿過第一脈衝致能子暫存器級204和第二脈衝致能子暫存器級205。
在第一脈衝致能子暫存器級與第二脈衝致能子暫存器級之間，圖2的暫存器電路包括定時事件級206。該定時事件級被配置用於使用來自脈衝致能子暫存器級204的內部數位值、以及資料輸入201處的數位值相對於可允許時限的改變時刻的資訊來確保將有效內部數位值傳遞到第二脈衝致能子暫存器級205。另外，定時事件級206被配置用於在暫存器電路的輸出207處選擇性地輸出定時事件觀察（TEO）信號。該TEO信號充當資料輸入201處的數位值已在某個時間視窗內改變的指示符，該時間視窗在可允許時限處開始並且短於時鐘信號CLK的一個週期。換言之，TEO信號充當已經遲到到達暫存器電路的輸入值的最近變化的指示符。
根據本發明的實施方式，圖2的暫存器電路係所謂的單邊沿觸發型觸發器，這意味著時鐘信號的觸發沿係其上升沿或其下降沿，但是不同時是這兩者。可以假設圖2的暫存器電路係上升沿觸發型觸發器。因此，第一脈衝致能子暫存器級204可以是鎖存器，該鎖存器的致能信號係時鐘信號CLK的反相，而第二脈衝致能暫存器級205可以是鎖存器，該鎖存器的致能信號係時鐘信號CLK本身。到鎖存器的輸入和輸出分別用小寫字母i1、q1、i2和q2表示。
圖3的時序圖展示了根據本發明的實施方式的暫存器電路的操作之示例。圖3中未單獨展示時鐘信號的每個上升沿之前的可允許時限。為了圖形清晰起見，使用常規符號係最容易的，根據該常規符號，假設在相應時刻左側繪製的資料輸入處的信號D的所有變化及時（即，在可允許時限之前）到來，而假設在相應時刻右側繪製的D的變化較遲地（即，在可允許時限之後）到來。
在時刻301、302和303處，在資料輸入處的信號D的變化（即，所接收的數位值的變化）及時發生。當該變化發生時，時鐘信號為低，意味著到第一鎖存器204的致能信號有效，並且D的變化適當地反映在第一鎖存器204的輸出q1中。由於輸入資料的變化及時到來，因此定時事件級206將第一鎖存器204的輸出q1處的內部數位值本身傳遞到第二鎖存器205的輸入i2。第二鎖存器205在時鐘信號CLK的上升沿處變為致能，讀取在其輸入i2處的數位值，並且將該數位值傳遞到其輸出q2，使得該數位值可用作整個暫存器電路的輸出信號Q。
在時刻304處，觸發（上升）沿再次在時鐘信號CLK中發生，但是資料輸入處的信號D的變化307是遲的。這是定時事件：在暫存器電路的資料輸入201處的數位值改變得太遲，即，在可允許時限處開始並且短於時鐘信號CLK的一個週期的時間視窗內。
在時刻304處，第一鎖存器204變為失能，因此其輸出q1處的內部數位值保持與在時刻304處的內部數位值相同。基本上，定時事件級206仍然不知道在第一鎖存器的輸出q1處的內部數位值不變是因為輸入資料D根本沒有改變還是因為輸入資料D的變化較遲地到來。當輸入資料D的變化307然後略微在圖3中的時刻304之後發生時，定時事件級206發現存在定時事件並且待傳遞到第二鎖存器205的有效內部數位值實際上是第一鎖存器204的輸出q1處的當前內部數位值的反相。略微在圖3中的時刻304之後，所產生的i2的從高到低的變化308係以下的結果：定時事件級206使用來自第一鎖存器204的內部數位值、以及資料輸入201處的數位值相對於可允許時限的改變時刻的資訊來確保將有效內部數位值傳遞到第二鎖存器205。
定時事件級206將定時事件觀察信號TEO升高，作為觀察到的定時事件的指示符。換言之，TEO信號的高值在時刻304之後充當資料輸入201處的數位值已在某個時間視窗內改變的指示符，該時間視窗在可允許時限處開始並且短於時鐘信號CLK的一個週期。輸入資料的遲到到達變化的基本結果係資料輸出處的信號Q的相應變化也較遲地發生。因此，TEO信號的含義的替代解釋係其充當資料輸出202處的數位值已經比在該變化應當發生的觸發時鐘沿處的數位值更遲改變的指示符。
類似的事件在圖3中的時刻305處發生。再次，輸入資料D的變化在暫存器電路的可允許時限之後（即，在可允許時限處開始並且短於時鐘信號CLK的一個週期的時間視窗內）較遲發生。必須注意，與此同時，輸出q1處的內部數位值已經獲取了適當地反映D的先前遲到到達變化的值：當第一鎖存器204藉由使在時刻304與時刻305中間的時鐘脈衝變低而變為致能時，該第一鎖存器將D的實際值傳遞到其輸出q1中。然而，第一鎖存器204在時刻305處再次變為失能，因此其輸出q1留在其具有的值，再次暫時忽略D的遲到到達變化。再次，定時事件級206使用來自第一鎖存器204的內部數位值、以及資料輸入201處的數位值相對於可允許時限的改變時刻的資訊來確保將有效內部數位值傳遞到第二鎖存器205：在時刻305不久之後，i2和Q兩者在觀察到定時事件之後立即變為高。
定時事件級206應當被配置用於輸出TEO信號作為分別針對每個發生的定時事件所觀察到的定時事件的指示符。在圖3中，假設TEO信號在時刻304與時刻305中間的時鐘信號的下降（非觸發）沿處回到低。由於在時刻305處（或者，相當精確地說，略微在時刻305之後D的遲到到達變化發生時）再次觀察到定時事件，因此TEO信號在時刻305之後再次變為高，並且保持為高直到其在時鐘信號CLK的下一下降沿處被重設為止。
將定時事件級206視為包括定時事件邏輯208和定時事件控制器209係說明性的。這兩者不必為嚴格單獨的實體，而是它們可以共用一些部件和/或功能。根據一個實施方式，定時事件邏輯208被配置用於選擇性地使從第一脈衝致能子暫存器級204獲得的內部數位值反相。定時事件控制器209進而被配置用於實際上檢測輸入資料的遲到變化，即，檢測資料輸入201處的數位值在某個時間視窗內的任何變化，該時間視窗在可允許時限處開始並且短於所述時鐘信號的半個週期。然後，定時事件控制器另外被配置用於使定時事件邏輯208實現所述選擇性反相作為對已經檢測到這種變化的回應。這種操作基於可以在圖3中做出的觀察：每當輸入資料的變化較遲地到來時，第一鎖存器204的輸出就暫時停留在作為有效內部值的反相的值。然後，該反相的反相係可以從定時事件邏輯208遞送到第二鎖存器205的有效內部數位值。
存在若干方法來使定時事件級206能夠檢測資料輸入201處的數位值何時較遲地（即，在可允許時限處開始並且短於時鐘信號的一個週期的時間視窗內）改變。定時事件級206所使用以用於這種檢測的輸入信號必須必要地承載一些關於輸入資料信號D的變化以及這些變化與在時鐘信號CLK中的觸發沿的關係的資訊。然而，如果可以間接地推導出適當的資訊，則該定時事件級206不必直接接收D或CLK中的任一個。因此，圖2在括弧中示出單詞「鐘控（CLOCKING）」。涉及定時事件級的結構和功能的替代方法在下面進行描述。
圖4至圖6展示了輸入信號的一些替代形式，定時事件級可以使用這些替代形式以用於檢測輸入資料的遲到變化。在圖4中，定時事件級（更詳細地，定時事件控制器209）僅接收輸入資料本身作為其輸入信號iCBTL。定時事件控制器209可以僅僅充當躍遷檢測器，該躍遷檢測器輸出TEO信號並使其他的外部電路元件（圖4中未示出）監測其相對於時鐘信號的定時，並且在需要的情況下採取動作。
在圖5中，定時事件控制器209接收輸入資料和時鐘信號兩者分別作為其輸入iCBTL和CLK。在這種情況下，定時事件控制器209可以相對容易地檢測輸入資料D的變化並將這些變化的發生時刻與時鐘信號CLK中的觸發沿相比較。定時事件控制器209已被構建為考慮暫存器電路的建立時間，因此其實際上是將輸入資料D的變化發生的時刻與可允許時限相比較，並且在輸入資料在某個時間視窗內改變的情況下輸出信號tEvent和qCTE，該時間視窗短於或等於時鐘信號的半時鐘週期。
圖6展示了通用實施方式，其中定時事件控制器209接收輸入資料D、來自第一脈衝致能子暫存器級204的內部數位值q1、和時鐘信號CLK作為其輸入。在這種情況下，例如，定時事件控制器209可以實際上觀察非常接近暫存器電路的可允許時限到來的輸入資料變化係否使該輸入資料經過第一脈衝致能子暫存器級204。因此，如果該變化最終是及時的（即使具有非常窄的裕量），則該定時事件控制器知道不啟動tEvent和TEO信號。
進一步的替代形式可以是這樣的一個替代形式，其中定時事件控制器如圖6中一樣將接收輸入資料D和來自第一脈衝致能子暫存器級204的內部數位值q1，但是不接收時鐘信號CLK。在此實施方式中，定時事件控制器簡單地將D信號與q1信號彼此進行比較，並且如果存在D的變化並且儘管該變化應當來到q1但是未能來到，則啟動tEvent和TEO信號。
除了別的之外，圖7展示了定時事件邏輯208的內部結構的一種可能性。在圖7中，定時事件邏輯208包括多工器701和從第一脈衝致能子暫存器級204的輸出到多工器701的對應輸入的兩個並聯的值傳播路徑。該並聯的值傳播路徑之一包括反相器702，該反相器被配置用於使經過這個值傳播路徑的值相對於經過另一個傳播路徑的值反相。多工器701被配置用於根據選擇信號tEvent將上述並聯的值傳播路徑之一耦合到第二脈衝致能子暫存器級207的輸入，該選擇信號實際上與定時事件觀察信號TEO相同。
圖7的定時事件控制器209包括躍遷檢測器703以及定時事件觀察鎖存器704，該定時事件觀察鎖存器的致能信號係時鐘信號CLK。到躍遷檢測器703的輸入信號係輸入資料信號D和時鐘信號CLK。躍遷檢測器703可以被配置用於每當其在暫存器電路的可允許時限之後檢測到輸入資料信號D的值的變化時，在其輸出t_det處給出有效信號。CLK信號的高位準致能定時事件觀察鎖存器704，該定時事件觀察鎖存器因此讀入t_det信號的高位準並使其在定時事件觀察鎖存器的輸出teoTE處可用，從該輸出teoTE，該t_det信號的高位準作為選擇命令tEvent被提供至多工器701，並且作為定時事件觀察信號TEO被提供至暫存器電路的相應輸出。
如果如圖7中鎖存器用於生成tEvent和TEO信號，則必須注意，確保在回應於單獨檢測到的定時事件而啟動tEvent和TEO信號之後，及時去啟動這兩個信號（即，重定該定時事件觀察鎖存器704），從而使得有效位準不會持續太長時間。輸入資料信號D的緊隨其後的變化（即，在緊接著的時鐘信號的觸發沿時暫存器電路的輸出處可用的變化）再次及時是可能的，使得將該輸入資料信號非常適當地讀入第一脈衝致能子暫存器級204，並使其藉由暫存器電路傳播而無需定時事件邏輯所需的進一步動作。
圖8係信號定時方案，其展示了輸入資料信號的值在每個時鐘週期中改變的任意示例情況下在圖7中命名的信號中的一些信號。應當在時刻803、806、808和809之前發生的輸入資料信號D的變化係遲到的。因此，信號tEvent在上述時刻中的每一個之後的半個時鐘週期內變為高，導致多工器701選擇信號ff_gn（其係q1的反相）而不是q1。在隨後的下降時鐘沿處，信號q1取有效值，因此tEvent可以再次變為低，從而繼續為第二脈衝致能子暫存器級205的輸入i2提供有效值。
替代實施方式係定時事件邏輯208包括互斥或閘的實施方式，該互斥或閘的一個輸入被耦合以接收tEvent信號，並且該互斥或閘的另一個輸入被耦合以接收第一脈衝致能子暫存器級的輸出。此實施方式基本上作為選擇性反相器工作，因為如果tEvent信號為高，則互斥或閘的輸出是在其另一輸出中的值的反相。這個實施方式和其他替代實施方式可以應用於根據本發明的所有暫存器電路中，其中，選擇性反相被示出為框208的實施方式。
圖9展示了替代實施方式，其中不使用定時事件觀察鎖存器。到躍遷檢測器903的輸入信號與上文圖7中的輸入信號相同，但是在圖9的實施方式中，完全由躍遷檢測器負責確保其輸出信號qCBTL僅恰好在每個檢測到的定時事件之後的所需時間內保持有效。
對所有圖4至圖9的實施方式所共有的特徵係：時間視窗的長度（在該時間視窗期間，輸入資料信號D的任何變化均被視為遲到到達）係藉由定時事件級206的內部特徵來限定的。因此，如圖4至圖7和圖9中的每一個的左上角中的小比例暫存器電路符號所示，到暫存器電路的輸入無需包括除資料輸入和時鐘輸入之外的其他輸入。如此，如何構建對在藉由此類電路元件的內部特徵限定的時間視窗內發生的變化作出反應的電路元件係已知的，因此在本說明書中可以省略進一步論述。然而，存在這樣一類替代實施方式，其中，暫存器電路包括用於接收脈衝信號的時間視窗輸入，該脈衝信號的脈衝用於限定時間視窗的長度。
在圖10中所示的實施方式係最後提及的這種替代實施方式的示例。如圖10的左上角中所示，暫存器電路包括用於時鐘脈衝視窗（CPW）信號的附加輸入。此附加輸入可以被稱為時間視窗輸入，並且在該暫存器電路內可以如圖10中一樣耦合到定時事件級。在其他方面，圖10的暫存器電路在內部上類似於圖7的暫存器電路：定時事件邏輯208包括多工器701和這兩個並聯的值傳播路徑，這兩個值傳播路徑之一包括反相器702；並且定時事件控制器209包括躍遷檢測器1003和定時事件觀察鎖存器1004。然而，最後提及的這兩個部件均由時鐘脈衝視窗信號CPW而不是由時鐘信號CLK進行鐘控。
時鐘脈衝視窗信號CPW可以是例如時鐘信號CLK的相移形式，使得當這兩者相等時的時間或當這兩者具有相反值時的時間限定時間視窗，在該時間視窗期間，應當檢測到輸入資料的遲到到達變化。另一種可能性係將脈衝信號用作時鐘脈衝視窗信號，該脈衝信號的有效脈衝與打開（或關閉，在反相邏輯的情況下）的時間視窗相對應。
圖11係最後提及的這種實施方式的示例。處於高位準的信號CLKPulsed與打開的時間視窗相對應；換言之，當信號CLKPulsed為高時到來的輸入資料D的變化被認為已經遲到了。到躍遷檢測器1103的信號CPW可以是與CLKPulsed相同的信號。當CLKPulsed為低時到達的輸入資料信號D的任何變化被讀入到第一脈衝致能子暫存器級204中。因為該變化及時到達，因此tEvent信號保持低，並且第一脈衝致能子暫存器級204的輸出q1經過多工器701的較低輸入到第二脈衝致能子暫存器級205的輸入，從該輸入處，該輸出q1在CLKPulsed信號的下一上升沿處被鎖存到暫存器電路的輸出202。如果輸入資料D的變化遲到，則第一脈衝致能子暫存器級204已被失能，並且其輸出信號q1表示在遲到到達變化之前的輸入信號D的值。躍遷檢測器1103注意到這一點，並且使選擇信號tEvent為高，從而導致第一脈衝致能子暫存器級204的反相輸出信號ff_gn被選則作為到第二脈衝致能子暫存器級205的有效內部數位值。
時鐘信號的脈衝變型（即，可能具有除50%的負載比之外的負載比的時鐘信號）可以用作僅對脈衝致能子暫存器級之一進行鐘控的信號，而該脈衝致能子暫存器級中的另一個利用常規CLK信號被鐘控。圖12示出了這樣的實施方式，在該實施方式中，（反相的）CLK信號對第一脈衝致能子暫存器級204進行鐘控，而脈衝時鐘信號CLKPulsed對第二脈衝致能子暫存器級205進行鐘控。以這種方式，可以選擇何時觸發第二脈衝致能子暫存器級205，即，何時使用第一脈衝致能子暫存器級的輸出信號。
圖13展示了已針對第一脈衝致能子暫存器級和第二脈衝致能子暫存器級單獨形成時鐘脈衝的另一個示例。這裡，時鐘脈衝視窗信號CPW也對定時事件控制器209中的鎖存器1301進行鐘控，互斥或閘1302使得每當第一脈衝致能子暫存器級204的輸入值和輸出值不同時，該鎖存器1301在其輸入中獲得高信號。時鐘脈衝視窗信號CPW可以採用延遲的變型，在該延遲變型中，CLK信號的上升沿與CPW信號的上升沿之間的差限定時間視窗；或者可以採用負載比調整的變型，在該負載比調整的變型中，信號的高值指示時間視窗打開以用於檢測輸入資料的遲到到達變化時的間隔。
使定時事件級位於第一脈衝致能子暫存器級與第二脈衝致能子暫存器級之間並且使該定時事件級確保到第二級的有效內部數位值的原理還可以應用於雙邊沿觸發型觸發器類型的暫存器電路。
圖14展示了不能夠進行時間借用的標準雙邊沿觸發型觸發器。其包括用於接收輸入資料信號D的資料輸入、和用於輸出輸出資料信號Q的資料輸出、以及用於接收時鐘信號CLK的時鐘輸入（或者，更一般地說，觸發事件輸入）。圖14的暫存器電路的第一脈衝致能子暫存器級包括以時鐘信號CLK的相反相位鐘控的第一並聯鎖存器支路和第二並聯鎖存器支路。上部鎖存器支路包括鐘控鎖存器1401，並且下部鎖存器支路包括鐘控鎖存器1402。這些鎖存器中的每一個的資料輸入耦合到整個暫存器電路的資料輸入。
圖14中的暫存器電路的第二脈衝致能子暫存器級包括多工器1403，該多工器由與第一脈衝致能子暫存器級的鐘控鎖存器1401和鐘控鎖存器1402相同的時鐘信號CLK來鐘控。鐘控鎖存器1401和1402的資料輸出耦合到多工器1403的對應輸入。當時鐘信號CLK為低時，僅致能下部鐘控鎖存器1402並讀入輸入資料D的變化，同時輸出資料D具有最近儲存於上部鐘控鎖存器1401中的值，並且反之亦然。
關於輸入資料D的遲到到達變化，圖14的標準雙邊沿觸發型觸發器具有與標準單邊沿觸發型觸發器相同的問題。例如，如果在時鐘信號CLK為低時輸入資料的應發生變化遲到，則其僅在時鐘信號CLK已經變為高時才到達。此時，僅致能上部鐘控鎖存器1401，但是多工器1403從下部支路選擇值，該值係下部鐘控鎖存器1402在輸入資料的最近變化之前儲存的值，並且因此是不正確的。
圖15展示了暫存器電路，其基本上是雙邊沿觸發型觸發器，但是包括時間借用的能力。遵循雙邊沿觸發型觸發器的一般原理，第一脈衝致能子暫存器級包括以時鐘信號CLK的相反相位鐘控的第一並聯鎖存器支路和第二並聯鎖存器支路。在圖15中，第一並聯鎖存器支路與第二並聯鎖存器支路之間的劃分沿著資料輸入201的水平處的虛水平線進行。第二脈衝致能子暫存器級包括由時鐘信號CLK鐘控的多工器1501。第一並聯鎖存器支路和第二並聯鎖存器支路各自包括鐘控鎖存器1502和1503，這兩個鐘控鎖存器的輸入耦合到資料輸入201。
存在從第一鎖存器支路和第二鎖存器支路中的每一者到躍遷檢測器的耦合，該躍遷檢測器被配置用於檢測在對應的鎖存器支路中的定時事件。在圖15中，每個鎖存器支路具有其自己的躍遷檢測器，並且這些躍遷檢測器被配置用於藉由比較對應的鐘控鎖存器的輸入值和輸出值來執行這種檢測：參見互斥或閘1504和1505。每個躍遷檢測器被進一步被配置用於回應於檢測到定時事件而產生對應的定時事件觀察分量信號；參見鎖存器1506和1507。具體地，如果對應的鐘控鎖存器1502或1503的輸入值和輸出值不同，則相應的互斥或閘1504或1505給出高輸出值te1或te2，該高輸出值暫時儲存於相應的鎖存器1506或1507中，並且作為定時事件觀察分量信號TEO1或TEO2來輸出。替代實施方式將包括共用的躍遷檢測器，將存在從第一鎖存器支路和第二鎖存器支路中的每一者到該躍遷檢測器的耦合。此共用的躍遷檢測器可以甚至對多於兩個鎖存器支路所共用：例如，對多於一個暫存器電路的鎖存器支路所共用。
第一並聯鎖存器支路和第二並聯鎖存器支路各自在此鎖存器支路的鐘控鎖存器的輸出和多工器1501的對應輸入之間包括這樣一種安排，該安排被配置用於回應於在此鎖存器支路中產生的定時事件觀察分量信號而選擇性地使鐘控鎖存器的輸出值反相。在上部鎖存器支路中，所述安排用參考標記1508示出，並且在下部鎖存器支路中用參考標記1509示出。這些安排中的每一個類似於先前已參考圖7進行描述的定時事件邏輯208，並且非反相信號與反相信號之間的選擇分別是根據適當的定時事件觀察分量信號TEO1或TEO2來做出的。
定時事件觀察分量信號TEO1和TEO2還用於產生整個暫存器電路的定時事件觀察信號TEO：該暫存器電路被配置用於產生所述定時事件觀察信號作為來自該第一並聯鎖存器支路和該第二並聯鎖存器支路的定時事件觀察分量信號的組合。圖15示出了或閘1510用於產生這種組合的示例，使得每當定時事件觀察分量信號TEO1和TEO2中的至少一個有效時，TEO信號有效。其他實施方式係可能的；TEO信號的目的係指示已經觀察到定時事件，在這種情況下，不管該TEO信號涉及時鐘信號的上升沿還是下降沿，圖15中所示的這種組合都是實現這種目的的相對簡單的方式。
定時事件觀察鎖存器1506和1507利用時鐘脈衝視窗（CPW）信號被鐘控，該CPW信號可以是例如如圖16的示例中的時鐘信號的相移形式。在這種情況下，用於檢測輸入資料的遲到到達變化的時間視窗係CLK信號的上升沿與CPW信號的上升沿之間的時間。作為示例，可以描述與時刻1603有關的輸入資料的遲到到達變化。輸入資料D的變化1610應當在時刻1603之前到來，但是其係遲到的，使得CLK信號已經變為高。與時鐘信號CLK的上升沿有關的輸入資料的變化應當被讀入到下部鎖存器支路中，因此如果變化1603已經及時到來，則內部數位值l2q將已經變為高，現在，該內部數位值保持為低。
當輸入資料在1610處取高值時，互斥或閘1505獲得兩個不同的輸入值，因此其輸出te2變為高。此時，CPW信號仍然為低，因此其反相使下部定時事件觀察鎖存器1507仍然保持致能，並且te2的高值被儲存並出現在輸出TEO2處，在用於檢測遲到到達的輸入資料的時間視窗結束時CPW信號變為高之後也是如此。TEO2的高值使安排1509選擇l2q的當前值的反相，並且將該反相作為有效內部數位值l2qs提供到第二脈衝致能子暫存器級中的多工器1501，該反相從該多工器處作為輸出信號Q進入輸出。定時事件觀察分量信號TEO2保持為高，直到定時事件觀察鎖存器1507藉由時刻1604與時刻1605之間的CPW信號的下降沿而再次致能為止。
當在與時鐘信號CLK的下降沿有關的輸入資料信號D的變化遲到到達時，類似的事件鏈在時刻1606之後發生。與時鐘信號CLK的下降沿有關的輸入資料的變化應當被讀入到上部鎖存器支路中，因此這次涉及鎖存器1502、互斥或閘1504、鎖存器1506和安排1508，並且在圖16的時序圖中跟隨的信號係CLK、D、CPW、l1q、te1、TEO1、l1qs、Q和TEO。
圖15中所示的實施方式的替代實施方式係這樣的一個實施方式，其中移除了選擇性反相安排1508和1509，並且添加了互斥或閘，該互斥或閘的輸入之一獲得TEO信號並在其另一個輸入獲得多工器1501的輸出信號。此替代實施方式基於與先前針對圖7所描述的替代實施方式相同的方法，其中，單邊沿觸發型觸發器內的選擇性反相安排被替換為在其一個輸入處具有TEO的互斥或閘：如果TEO構成互斥或閘的一個輸入，則互斥或閘基本上構成可控制反相器，使得TEO的高值使得互斥或閘的輸出係該互斥或閘的另一輸入的反相。
時鐘閘控係用於積體電路中以藉由避免不必要的狀態變化來節省能量的技術。如果在由組合邏輯單元給出的中間結果儲存於暫存器中的流水線中處理數位資料，則可能發生儲存於（多個）特定的（一組）暫存器中的中間結果在某個觸發沿處或者甚至在多個連續的觸發沿處根本不會改變。在這種情況下，可建議的是暫時失能對同一流水線中後續級的鐘控，因為它們的輸出無論如何都將保持不變。
圖17示出使用時鐘閘控流水線的基本示例。利用時鐘信號CLK來鐘控第一暫存器電路1701。其輸出用作後一組合邏輯單元1702的輸入，該後一組合邏輯單元的輸出進而儲存在第二暫存器電路1703中。到第二暫存器電路1703的時鐘信號係藉由使第一暫存器電路1701的時鐘信號經過時鐘閘控單元1704而從所述第一暫存器電路的時鐘信號導出的。
圖18和圖19展示了在圖17的流水線中對時鐘信號進行閘控的示例。當EN信號在圖18中的第一時間處（剛好在時刻1801之後）變為低時，第一暫存器電路1701的時鐘信號CLK1（以及因此還有第二暫存器電路1703的時鐘信號CLK2）為高。時鐘閘控單元1704中的鎖存器1705在CLK1信號的下一下降沿處變為致能，並且讀入EN信號的低狀態；時鐘閘控單元中的及閘1706現在獲得兩個低輸出，因此CLK2變為低。時刻1803之後EN信號的上升沿不會立即在CLK2信號中引起任何反應，因為首先鎖存的致能信號L-EN仍然為低，並且然後當其變為高時，CLK1信號進而為低。僅在時刻1804處的CLK1信號的上升沿處，CLK2信號也變為高，依此類推。
如果流水線中的暫存器電路1701和1703採用單邊沿觸發型觸發器類型，則圖18和圖19的時鐘閘控工作良好。成功的時鐘閘控意味著每當EN信號為高時每個暫存器電路接收同樣多的觸發沿。首先可以假設，暫存器電路1701和1703藉由其對應的時鐘信號的上升沿觸發。每當EN信號為高時，對圖18和圖19中CLK1和CLK2兩者中的上升沿進行計數給出相等的結果。
然而，接著假設暫存器電路1701和1703採用雙邊沿觸發型觸發器類型，這種類型先前參考圖14進行了概括性描述。現在，來自第二時鐘信號CLK2的一些觸發沿可能丟失，如圖18中在標記為1812的位置處：在圖18中EN信號為高的第一整個脈衝期間，CLK1中總共有三個邊沿（上升沿或下降沿），但CLK2中只有兩個。可替代地或另外地，在第二時鐘信號CLK2中可能出現附加的時鐘沿：在圖19中，標記為1912的下降沿係「多餘的」，因為在圖19中EN信號的第一整個高脈衝期間，CLK1中有三個邊沿，但CLK2中有四個。
本發明的目的係提供一種方法和電路，用於對雙邊沿觸發型觸發器類型的暫存器電路進行時鐘閘控，使得在所有情況下都可以確保適當數量的觸發沿。本發明的另一目的係提供非常適用於暫存器電路的這種方法和電路，該暫存器電路不僅是雙邊沿觸發型觸發器類型而且還能夠進行時間借用。
本發明的所述目的係藉由使時鐘閘控電路在失能的最後時刻記住其狀態並在反閘控時鐘信號的每個邊沿處從那裡繼續來實現的，從而允許在必要時使閘控時鐘信號的相位反相。
這裡參考的這種類型的時鐘閘控電路的特徵在於，時鐘閘控電路被配置用於回應於致能信號採用了失能遞送切換（閘控）時鐘信號的值而將所述切換時鐘信號凍結在其當前值處，並且用於藉由在輸入時鐘信號的下一邊沿處開始所述切換時鐘信號的持續切換來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
這裡參考的這種類型的時鐘閘控方法的特徵在於，其包括回應於致能信號採用了失能遞送切換（閘控）時鐘信號的值而將所述切換時鐘信號凍結在其當前值處，並且藉由在輸入時鐘信號的下一邊沿處開始繼續切換所述切換時鐘信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
用於時鐘閘控的本發明方法和電路基於以下認識：對於時控雙邊沿觸發型觸發器，實際上不需要要求時鐘信號具有相同的相位。至少只要可以確保雙邊沿觸發型觸發器的結構可以防止同時致能線中的兩個透明暫存器電路，相反相位的時鐘信號也將起作用。
下面將參考圖20至圖24更詳細地論述上述類型的時鐘閘控，其中圖20展示了時鐘閘控單元，圖21展示了圖20的電路中的某些信號的定時，圖22展示了也可以對時鐘脈衝視窗信號進行閘控的時鐘閘控單元，圖23展示了可以防止透明級的不期望級聯的雙邊沿觸發型觸發器類型的暫存器電路，並且圖24展示了圖23的電路中的某些信號的定時。
圖20展示了所謂的時鐘閘控單元，該時鐘閘控單元可以用於代替圖17的更常規的時鐘閘控單元1704。待閘控的時鐘信號CLK藉由圖20的左上角處的時鐘信號輸入進入，並且經閘控的時鐘信號GCLK從右上角處的閘控時鐘信號輸出離開。時鐘信號係常規的切換數位信號，如在包括鐘控數位電路元件的積體電路中所常見的。
傳入CLK信號經過兩個並聯支路（其中一個支路包括反相器2001）到達第一多工器2002的各個輸入。第一多工器2002的輸出進入第一鎖存器2003的資料輸入，所述第一鎖存器的非反相輸出提供閘控輸出時鐘信號GCLK。最後提到的還被送到第二多工器2004的第一輸入，所述第二多工器的另一輸入被耦合以接收第一鎖存器2003的反相輸出。第二多工器2004的選擇信號係CLK信號。
第二多工器2004的輸出進入第二鎖存器2005的資料輸入，所述第二鎖存器的（非反相）輸出構成第一多工器2002的選擇信號。致能信號EN可以由此被送到第一鎖存器2003，並被反相到第二鎖存器2005；在圖20中，還提供了用於測試致能信號TE的測試致能信號輸入，並且這兩者（EN和TE）在第一或閘2006中被組合。重定信號RST的反相形式可以由此被送到第二鎖存器2005的重設輸入：在圖20中，RST信號和TE信號通過第二或閘2007，所述第二或閘的輸出構成第二鎖存器2005的反相重定信號。
在圖21的示例情況下，假設EN信號首先為高（意味著第一鎖存器2003被致能，並且第二鎖存器2005被失能），並且信號Q2首先為低（意味著第二鎖存器2005被重設）。因此，最初CLK信號由此經過第一多工器2002到達第一鎖存器2003的資料輸入，並且進一步到達閘控時鐘信號輸出。
在時刻2101之後，EN信號變為低；一般來說，可以認為致能信號採用了失能將閘控時鐘信號遞送至否則將接收該閘控時鐘信號的那些鐘控數位電路的值。這失能了第一鎖存器2003，因此其輸出信號Q1被凍結在其當前值處。同時致能第二鎖存器2005，因此所述第二鎖存器開始讀取其輸入信號D2的值。這些值進而來自第二多工器2004，該第二多工器（使其輸入值凍結）在輸入時鐘信號CLK的節奏下在這些值之間反復交替穿過。只要第二鎖存器2005保持致能，其資料輸入中的交替值就經過其資料輸出。產生的切換Q2信號對第一多工器2002進行鐘控，所述第一多工器——由於其輸入支路之一中的反相器2001——確保到第一鎖存器2003的輸入信號D1維持其在EN信號變為低時所具有的值，即使CLK信號本身一直繼續切換。
在時刻2103之後，EN信號再次變為高。這發生在信號D2（以及因此還有Q2）為低時，因此現在重新致能的第一鎖存器2003在其輸入處所讀取的信號D1的值來自第一多工器2002的非反相輸入支路。閘控輸出時鐘信號GCLK中（在圖21中為線Q1）沒有立即發生變化，但是在時刻2103與時刻2104中間繼續在輸入時鐘信號CLK的下一邊沿處切換輸出閘控時鐘信號。由此，這種操作類似於由常規時鐘閘控電路執行的操作，如可以藉由將圖21中的線EN和Q1的前半部分與圖18的線EN和CLK2的前半部分進行比較而看出。
然而，與常規時鐘閘控電路的重要區別在圖21中的時刻2104之後開始的閘控時鐘失能間隔結束時變得明顯。當CLK信號正好在時刻2105之前為低時，EN信號變為低。輸出閘控時鐘信號被凍結在其當前（低）值處，但是到第二鎖存器2005的輸入信號D2開始根據輸入時鐘信號CLK的節奏進行切換。由於第二鎖存器2005、第一多工器2002和反相器2001的操作，這也使得到第一鎖存器2003的輸入信號D1被凍結在其在EN信號變為低時所具有的（低）值。現在，當EN信號在時刻2107之後再次變為高時，輸入時鐘信號CLK為高（即，在其在EN信號變為低時所具有的相反值處），並且因此第二多工器2004將第一鎖存器2003的反相輸出耦合到第二鎖存器2005的資料輸入。Q2的高值使得反相輸入時鐘信號經過反相器2001和第一多工器2002而構成到第一鎖存器2003的輸入信號D1。
將圖21中時刻2107之後的線Q1與圖18中時刻1812處的線CLK2進行比較，重要區別係可見的。在時刻1804處，由圖17的常規時鐘閘控電路穿過的CLK2信號僅在CLK1信號的下一上升沿處開始與CLK1信號同步地——且同相地——切換。圖20的時鐘閘控電路在輸入時鐘信號CLK的剛好下一邊沿處繼續切換閘控輸出時鐘信號，所述邊沿係時刻2107與時刻2108之間的下降沿。這種行為對於圖20的時鐘閘控電路是典型的：其藉由開始其在輸入時鐘信號CLK的下一邊沿處的繼續切換來持續回應致能信號EN採用重新致能遞送切換閘控時鐘信號GCLK的值。
所述典型行為的不可避免的結果係閘控輸出時鐘信號的相位可能會變得從其原來的相位被反相，並且事實上每當EN信號在CLK信號與當EN信號變為低時CLK信號所具有的相位不同的相位期間變為高時也是如此。這在圖21中很容易看出：剛好在時刻2101和2103之後，EN信號分別變為低和高，而CLK信號在這兩種情況下均為高。因此，Q1信號（其構成GCLK信號）在時刻2103之後與CLK信號同相地繼續進行。然而，在時刻2104與時刻2105之間，EN信號在CLK信號為低的同時變為低，並且剛好在時刻2107之後，EN信號在CLK信號為高的同時變為高。因此，當Q1信號（=GCLK信號）在時刻2107之後繼續切換時，其相對於CLK信號被反相。
然而，如果CLK信號和GCLK信號被遞送到的鐘控邏輯電路中的所有觸發器都是雙邊沿觸發類型，則使閘控時鐘信號的相位反相並不重要。對於雙邊沿觸發型觸發器，唯一重要的是時鐘信號中存在邊沿，該邊沿是上升沿還是下降沿並不重要。
作為一般特徵，上述類型的時鐘閘控電路包括相位記憶體，該相位記憶體被配置用於回應於EN信號變為低（即，採用失能進一步遞送閘控時鐘信號的值）而儲存輸入時鐘信號的相位。時鐘閘控信號被配置用於回應於EN信號此後再次變高而使用所儲存的相位作為閘控時鐘信號的相位。在圖20中，相位記憶體包括第一多工器2002和該多工器的兩個輸入支路之一中的反相器2001。第一多工器被配置用於在EN信號為低的那些時段期間根據CLK信號的節奏被鐘控，並且用於在EN信號為高的那些時段期間停止對所述第一多工器的鐘控。
即使積體電路包括需要用於限定時間視窗（在該時間視窗期間應當檢測到輸入資料的遲到到達變化）的時鐘脈衝視窗信號的電路元件，也可以使用相同的原理。圖22展示了時鐘閘控電路，該時鐘閘控電路不僅能夠遞送輸出閘控時鐘信號GCLK，還能夠遞送輸出閘控時鐘脈衝視窗信號GCPW。圖22的時鐘閘控電路包括在附圖左下部分的用於接收輸入時鐘脈衝視窗信號CPW的時鐘脈衝視窗輸入、以及用於與輸入時鐘脈衝視窗信號CPW中的邊沿同步地向期望鐘控數位電路遞送切換時鐘脈衝視窗的閘控時鐘脈衝視窗輸出。
圖22的時鐘閘控電路被配置用於回應於EN信號假設變低而將輸出閘控時鐘脈衝視窗信號GCPW凍結在其當前值處，並且用於藉由在輸入時鐘脈衝視窗信號CPW的下一邊沿處開始繼續切換所述輸出閘控時鐘脈衝視窗信號GCPW來回應EN信號此後再次變高。為此，該時鐘閘控電路包括另一相位記憶體，該相位記憶體由第三多工器2202以及該多工器的兩個輸入支路組成，其中一個輸入支路通過反相器2201。第三多工器2202利用與第一多工器2002相同的信號被鐘控。該多工器的輸出進入第三鎖存器2203的資料輸入，該第三鎖存器的輸出提供輸出閘控時鐘脈衝視窗信號GCPW。第三鎖存器2203的致能信號與第一鎖存器2003的致能信號相同。
任何積體電路都可以包括上述類型的時鐘閘控電路，並從中受益。具體地，在包括被耦合以接收輸出閘控時鐘信號的一個或多個雙邊沿觸發型觸發器的積體電路中獲得了優點。
在以下編號的條款中以簡明的形式闡述了上述類型的時鐘閘控信號的有利特徵。
1． 一種時鐘閘控電路，用於選擇性地致能和失能向一個或多個鐘控數位電路遞送切換時鐘信號，該時鐘閘控電路包括：時鐘信號輸入，用於接收輸入時鐘信號；閘控時鐘信號輸出，用於與所述輸入時鐘信號的邊沿同步地將所述切換時鐘信號遞送到所述一個或多個鐘控數位電路；以及致能輸入，用於接收致能信號，該致能信號的兩個值分別是用於致能和失能遞送所述切換時鐘信號的命令，其中，該時鐘閘控電路被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而將所述切換時鐘信號凍結在其當前值處，並且用於藉由在所述輸入時鐘信號的下一邊沿處開始繼續切換所述切換時鐘信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
2． 根據編號的條款1所述的時鐘閘控電路，包括相位記憶體，該相位記憶體被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而儲存所述輸入時鐘信號的相位，使得該時鐘閘控電路被配置用於回應於所述致能信號此後採用致能遞送所述切換時鐘信號的值而使用所儲存的相位作為所述切換時鐘信號的相位。
3． 根據編號的條款2所述的時鐘閘控電路，其中，所述相位記憶體包括具有兩個輸入和一個輸出的第一多工器，使得所述輸入時鐘信號由此耦合到所述輸入中的一個並且反相耦合到所述輸入中的另一個。
4． 根據編號的條款3所述的時鐘閘控電路，其中，所述時鐘閘控電路被配置用於在所述致能信號具有失能遞送所述切換時鐘信號的那些時段期間根據所述輸入時鐘信號的節奏來鐘控所述第一多工器，並且用於在所述致能信號具有致能遞送所述切換時鐘信號的值的那些時段期間停止對所述第一多工器的鐘控。
5． 根據編號的條款2至4中任一項所述的時鐘閘控電路，該時鐘閘控電路包括第一鎖存器和第二鎖存器，其中該第一鎖存器被配置用於由所述致能信號致能並且該第二鎖存器被配置用於由所述致能信號的反相致能；並且該時鐘閘控電路還包括第二多工器，該第二多工器被配置用於由所述輸入時鐘信號進行鐘控並且用於如藉由所述鐘控輸入時鐘信號確定的選擇性地將所述第一鎖存器的非反相或反相輸出耦合到所述第二鎖存器的輸入，其中，所述第二鎖存器的輸出被配置用於操作所述相位記憶體。
6． 根據編號的條款1至5中任一項所述的時鐘閘控電路，包括：時鐘脈衝視窗輸入，用於接收輸入時鐘脈衝視窗信號；以及閘控時鐘脈衝視窗信號輸出，用於與所述輸入時鐘視窗脈衝信號的邊沿同步地向所述一個或多個鐘控數位電路中的至少一些遞送切換時鐘脈衝視窗信號，其中，該時鐘閘控電路被配置用於回應於所述致能信號採用失能遞送所述切換時鐘信號的值而將所述切換時鐘脈衝視窗信號凍結在其當前值處，並且用於藉由在所述輸入時鐘脈衝視窗信號的下一邊沿處開始繼續切換所述切換時鐘脈衝視窗信號來回應所述致能信號此後採用致能遞送所述切換時鐘信號的值。
7． 一種積體電路，包括根據編號的條款1至6中任一項所述的時鐘閘控電路。
8． 根據編號的條款7所述的積體電路，包括被耦合以接收所述切換時鐘信號的一個或多個雙邊沿觸發型觸發器。
9． 一組用於設計積體電路的一部分的庫指令，所述一組庫指令儲存在機器可讀有形媒介上並且包括一組或多組的一個或多個機器可讀指令，這些指令當由被適配用於設計積體電路的電腦執行時被配置用於實現對根據編號的條款1至6中任一項所述的時鐘閘控電路的設計。
雙邊沿觸發型觸發器（其一般結構涉及在第一脈衝致能子暫存器級（參見圖14中的鎖存器1401和1402）中的這兩個並聯的相反鐘控鎖存器）使儲存於下部鎖存器中的輸入資料在時鐘信號的上升沿處在其輸出處可用，並且使儲存於上部鎖存器中的輸入資料在時鐘信號的下降沿處在其輸出處可用。這係當鎖存器的致能信號為高時這些鎖存器中的每一個都是透明的事實的結果。
考慮到圖17的示例，可以假設暫存器電路1701和1703係雙邊沿觸發型觸發器。第一暫存器電路1701使其在時鐘信號的上升沿處在其輸出處可用的資料進入組合邏輯1702中。來自組合邏輯1702的所產生的經處理資料應當儲存於第二暫存器電路1703中，並且進而在時鐘信號的下一下降沿處在其輸出處可用。從概念上說，資料的路線從第一暫存器電路1701內的「下部」鎖存器進入第二暫存器電路1703內的「上部」鎖存器，其中，即使在圖17中未單獨示出相應的鎖存器，也使用標號「下部」和「上部」。
即使先前描述的時鐘閘控安排涉及當EN信號為高時總是相同數量的時鐘沿進入每個暫存器電路的重要優點，如果EN信號在未閘控時鐘信號中奇數個邊沿的持續時間內保持為低，其也將——同樣如上所述——使閘控時鐘信號的相位反相。這可能導致這種情況：兩個連續的暫存器電路（它們均是雙邊沿觸發型觸發器，並且在它們之間具有組合邏輯單元）可能均同時是透明的。在上文呈現的概念性思考中，這等同於說資料的路線例如從第一暫存器電路1701內的「下部鎖存器」進入第二暫存器電路1703內的「下部」鎖存器，這係不期望的，因為所產生的資料將在第二暫存器電路1703的輸出處變為可用的時刻將不會被很好地限定。
圖23展示了在雙邊沿觸發型觸發器的輸入處使用兩個合適地鐘控的多工器可以如何有助於避免上述問題。所示暫存器電路係雙邊沿觸發型觸發器，其基本結構非常類似於先前參考圖15所解釋的基本結構。資料輸入201耦合到第一輸入多工器2301的第二輸入和第二輸入多工器2302的第一輸入。第一輸入多工器2301的第一輸入被耦合以從第一脈衝致能子暫存器級中的上部鎖存器1502的資料輸出接收信號l1q。第二輸入多工器2302的第二輸入被耦合以從第一脈衝致能子暫存器級中的下部鎖存器1503的資料輸出接收信號l2q。
輸入多工器2301和2302用於在時鐘信號（以及因此還有CPW信號）變為反相的情況下有效地切換上部鎖存器1502和下部鎖存器1503的作用，如當使用如圖22的時鐘閘控電路那樣的時鐘閘控電路時將會發生的。因此，避免了在流水線的連續暫存器級中兩個同時透明的鎖存器的可能性。
圖24係在圖23的暫存器電路中的信號的時序圖。作為示例，可以考慮與時刻2403相關聯的輸入資料的遲到到達變化。資料信號D的變化應當在時刻2403之前到來，但是該變化僅在該時刻之後到來。下部鎖存器1503的資料輸出處的信號l2q沒有趕上輸入資料的遲到到達的上升沿，而是保持低，因為CLK信號已經變為高，並且下部鎖存器1503被相應地失能。當輸入資料D的上升沿到來時，CPW信號仍然為低，這意味著該上升沿經過第二輸入多工器2302到達下部鎖存器1503的輸入信號l2i。這使互斥或閘1505的輸出信號te2變為高。當CPW信號變為高時，第二輸入多工器2302切換以將資料輸出信號l2q回饋到下部鎖存器1503的資料輸入，而不是將輸入資料信號D耦合到該下部鎖存器的資料輸入。現在，互斥或閘1505再次接收相同的輸入，並且其輸出信號te2回到低。然而，下部定時事件觀察鎖存器1507已經儲存了te2的先前的高值，並且使該高值可用作定時事件觀察分量信號TEO2，從而導致安排1509使下部鎖存器1503的輸出反相並且因此確保到多工器1501的適當輸入的有效內部數位值，該多工器在此暫存器電路中構成第二脈衝致能子暫存器級。
圖25和圖26展示了第一脈衝致能子暫存器級和第二脈衝致能子暫存器級由兩個反向耦合的反相器構建的實施方式。在圖25中，在左邊的第一反相器2501係一種輸入緩衝器，並且被標記為2502的這兩個反向耦合的反相器基本上構成鎖存器。到定時事件控制器209的輸入信號包括第一脈衝致能子暫存器級的輸入信號和輸出信號以及時鐘脈衝信號CP，因此在這方面該配置類似於先前參考圖6所解釋的原理。定時事件邏輯208包括兩個傳輸閘2503、2504，這兩個傳輸閘中的每一者沿從第一對反向耦合的反相器2502的輸入（在傳輸閘2503的情況下）或輸出（在傳輸閘2504的情況下）到構成第二脈衝致能子暫存器級的另一對反向耦合的反相器2505的輸入的資料路徑放置。在右邊的輸出處的附加反相器2506構成輸出緩衝器，並且同時平衡在輸入中藉由第一反相器2501完成的反相。
圖25的定時事件控制器209包括互斥或閘2507，該互斥或閘被耦合以從第一對反向耦合的反相器2502的輸入和輸出接收信號。互斥或閘的輸出耦合到第一及閘2508的非反相輸入和第二及閘2509的反相輸入。時鐘脈衝信號CP進入所述及閘2508和2509中的每一者的非反相輸入。第一及閘2508的輸出和第二及閘2509的輸出分別控制傳輸閘2503和2504。互斥或閘2507的輸出還表示定時事件觀察信號，該定時事件觀察信號係來自由時鐘脈衝信號CP控制的鎖存器2510的輸出。
圖26的實施方式尤其適用於測試，因為其包括用於測試信號的測試輸入TI和測試致能輸入TE，應將高位準信號耦合到該測試致能輸入以啟用測試。基礎拓撲結構和部件與圖25中相同，但是在最左邊的輸入處存在耦合的多工器2601，使得測試致能信號的高值導致測試輸入信號被用作到暫存器電路的輸入信號，而在該測試致能信號的低值時，其作為正常資料信號。傳輸閘2503和2504現在藉由對應的及閘2602和2603進行控制，這兩個及閘中首先提到的在其反相輸入中獲得測試致能信號，而另一個在其非反相輸入中獲得測試致能信號。到及閘2602和2603兩者的非反相輸入的信號來自上文參考圖25進行介紹的及閘2508和2509，但是現在僅下部及閘2509接收時鐘脈衝信號CP，而上部及閘2508替代地接收測試輸入信號TI。
圖25和圖26還展示了一種可以用作確保將有效內部數位值傳遞到第二脈衝致能子暫存器級的一般原理的可能方法。即，可以注意到，第一脈衝致能子暫存器級的輸入信號和輸出信號具有相同或者不同的瞬時值可以取決於輸入資料的變化是否及時到來。作為簡單的示例，暫存器電路可以採用藉由觸發（時鐘）信號的上升沿觸發的單邊沿觸發型觸發器，並且其第一脈衝致能子暫存器級可以是鎖存器，該鎖存器的致能信號係觸發（時鐘）信號的反相。在這種安排中，在第一脈衝致能子暫存器級的輸出處的值直到觸發沿時都跟隨其輸入處的值，但在此之後變為鎖定。如果輸入資料的變化遲到，則該變化導致輸入值（即，有待暫時儲存於暫存器電路中的實際有效值）係第一脈衝致能子暫存器級的輸出值的反相的情況。
在先前在圖7、圖9、圖10等中展示的方法中，這種情況係藉由選擇第一脈衝致能子暫存器級的輸出信號的反相作為到第二脈衝致能子暫存器級的輸入來處理的。在圖25和圖26中所示的替代方法係選擇第一脈衝致能子暫存器級的輸入信號也作為第二脈衝致能子暫存器級的輸入。最終結果係相同的；只有用於實現的方法略微不同。
所述替代方法（其作為示例在圖25和圖26的實施方式中示出，但是可以與本發明的其他實施方式進行組合）通常可以被描述為使得定時事件級206包括：從第一脈衝致能子暫存器級204的輸入和輸出到第二脈衝致能子暫存器205的輸入的補充耦合；以及被配置用於檢測資料輸入201處的數位值在某個時間視窗內的任何變化的定時事件控制器209，該時間視窗在可允許時限處開始並且短於所述觸發信號的半個週期。然後，定時事件控制器209被配置用於選擇所述補充耦合中從第一脈衝致能子暫存器級的輸入引到第二脈衝致能子暫存器級的輸入的那個補充耦合作為對已經檢測到這種變化的回應。
圖27展示了上文參考圖25和圖26所解釋的方法可以如何應用於雙邊沿觸發型觸發器的示例，該雙邊沿觸發型觸發器否則遵循先前參考圖15所解釋的通用拓撲結構。類似於圖15，在圖27中，第一並聯鎖存器支路與第二並聯鎖存器支路之間的劃分沿著資料輸入201的水平處的虛水平線進行。第二脈衝致能子暫存器級用參考標記2701進行標記並且包括兩個並聯的傳輸閘。這兩個傳輸閘中的一個被配置用於選擇性地將第一（即，上部）並聯鎖存器支路的輸出耦合到由時鐘信號CP鐘控的資料輸出202。這兩個傳輸閘中的另一個被配置用於選擇性地將第二（即，下部）並聯鎖存器支路的輸出耦合到由該時鐘信號CP的反相鐘控的資料輸出202。
第一並聯鎖存器支路和第二並聯鎖存器支路中的每一者包括電路元件，該電路元件基本上是利用反向反相器實現的鐘控鎖存器；參見電路元件2702和2703。所述電路元件由時鐘信號CP的相反相位進行鐘控，並且這些電路元件中的每一個都具有藉由對應的鐘控緩衝器2711和2712耦合到資料輸入201的輸入。第一鐘控緩衝器2711由時鐘信號CP的反相進行鐘控，並且第二鐘控緩衝器2712由時鐘信號CP進行鐘控。
存在從第一鎖存器支路和第二鎖存器支路中的每一者到躍遷檢測器的耦合，該躍遷檢測器被配置用於檢測在對應的鎖存器支路中的定時事件。類似於圖15，同樣在圖27中，每個鎖存器支路具有其自己的躍遷檢測器，並且這些躍遷檢測器被配置用於藉由比較對應的鐘控鎖存器的輸入值和輸出值來執行所述檢測：參見互斥或閘2704和2705。每個躍遷檢測器進一步被配置用於回應於檢測到的定時事件而產生並暫時儲存對應的定時事件觀察分量信號；參見利用反向反相器實現的鎖存器2706和鎖存器2707。替代實施方式將包括共用的躍遷檢測器，將存在從第一鎖存器支路和第二鎖存器支路中的每一者到該躍遷檢測器的耦合。此共用的躍遷檢測器可以甚至對多於兩個鎖存器支路所共用：例如，對多於一個暫存器電路的鎖存器支路所共用。
第一並聯鎖存器支路和第二並聯鎖存器支路各自在此鎖存器支路的鐘控鎖存器的輸出和第二脈衝致能子暫存器級2701的對應輸入之間包括這樣一種安排，該安排被配置用於回應於在此鎖存器支路中產生的定時事件觀察分量信號而選擇性地使鐘控鎖存器的輸出值反相。在上部鎖存器支路中，所述安排用參考標記2708示出，並且在下部鎖存器支路中用參考標記2709示出。這些安排中的每一個類似於先前已參考圖25和圖26描述的定時事件邏輯208，並且分別根據適當的定時事件觀察分量信號TEO1或TEO2做出對非反相信號與反相信號之間的選擇。所涉及的傳輸閘分別被標記為2713、2714、2715和2716。
定時事件觀察分量信號TEO1和TEO2還用於產生整個暫存器電路的定時事件觀察信號TEO：該暫存器電路被配置用於產生所述定時事件觀察信號作為來自該第一並聯鎖存器支路和該第二並聯鎖存器支路的定時事件觀察分量信號的組合。圖27示出了或閘2710用於產生這種組合的示例，使得每當定時事件觀察分量信號TEO1和TEO2中的至少一個有效時，TEO信號有效。其他實施方式係可能的，如先前例如參考圖15所描述的。
定時事件觀察鎖存器2706和2707利用時鐘脈衝視窗（CPW）信號被鐘控，該CPW信號可以例如是如圖28的示例中的時鐘信號CP的雙頻形式。在這種情況下，用於檢測輸入資料中的遲到到達變化的時間視窗係當CPW信號具有高值時的時間。
也可以使用上文已參考圖25、圖26和圖27所描述的替代方法來構建暫存器電路，該暫存器電路的通用拓撲結構將類似於圖23的通用拓撲結構。
本發明的方法實施方式意在暫時儲存從前一電路元件的輸出獲得的數位值並且使這種暫時儲存的數位值在受控的時刻可用於後一電路元件。該方法包括：藉由資料輸入接收所述數位值以進行暫時儲存；以及接收時鐘信號，該時鐘信號的觸發沿限定可允許時限，在該可允許時限之前，數位值必須在所述資料輸入處可用以變得可用於所述後一電路元件。該方法還包括：在第一脈衝致能子暫存器級與第二脈衝致能子暫存器級之間使用來自第一脈衝致能子暫存器級的內部數位值、以及資料輸入處的所述數位值相對於所述可允許時限的改變時刻的資訊來確保將有效的內部數位值傳遞到第二脈衝致能子暫存器級。另外，該方法包括：使用所述第二脈衝致能子暫存器級以用於使所述有效的內部數位值可用於所述後一電路元件；以及輸出定時事件觀察信號作為在所述資料輸入處的所述數位值已在某個時間視窗內改變的指示符，該時間視窗在所述可允許時限處開始並且短於所述時鐘信號的一個週期。
作為與諸如先前描述的Razor方法等先前技術方法的重要區別，本發明的方法實施方式涉及確保在第二脈衝致能子暫存器級處的有效內部數位值仍處於同一時鐘週期內。即使輸入資料的變化係遲的，使該有效資料可用於後一電路元件也不引入任何附加的延遲（除了物理上不可避免的傳播延遲之外，然而，該傳播延遲與時鐘週期相比非常短）。如先前所描述的，例如，Razor方法在使正確資料位元出現在暫存器的輸出處之前浪費了一個完整的時鐘週期。
在不脫離所附申請專利範圍的範圍的情況下對上文解釋的示例實施方式的改變和修改係可能的。例如，即使暫存器電路已經一直被示出為恰好包括兩級（第一脈衝致能子暫存器級和第二脈衝致能子暫存器級），也就是說暫存器電路包括這些級的序列並不排除其沿著資料輸入與資料輸出之間的資料路徑另外具有第三、第四等子暫存器級。而且，儘管暫存器電路已經被描述為儲存一位元數位值，但是根據本發明的暫存器電路可以暫時儲存多位元數位值。這可以例如藉由在資料輸入與資料輸出之間具有並聯資料路徑來實現，每條資料路徑被配置用於暫時儲存多位元值中的一位元。對多位值的選擇性反相自然必須僅涉及使否則為無效的那些位反相，因為它們係遲到到達的。
處理多位值也可能包括時間交織；在某種程度上，雙邊沿觸發型觸發器可以被認為是用於暫時儲存兩位元數位值的暫存器電路，使得暫時儲存第一位元並使其在時鐘信號的上升沿處可用，並且暫時儲存第二位元並使其在時鐘信號的下降沿處可用。
用於暫時儲存單位數位值的兩個或更多個暫存器電路可以共用一些邏輯部分。例如，這種的兩個或更多個暫存器電路可以具有與定時事件級有關的共用部分，如共用的躍遷檢測器。
本發明的方法實施方式可以包括根據在積體電路中發生定時事件觀察信號來控制工作電壓、工作功率、工作頻率、資料輸送量和/或工作電流。它們可以包括從積體電路內的多個暫存器電路收集定時事件觀察，並且將收集到的定時事件觀察信號的數量與閾值進行比較。如果收集到的定時事件觀察信號的數量比閾值大，則可以進行以下各項中的至少一項：增大工作電壓、增大工作功率、減小工作頻率、減小資料輸送量、增大工作電流。類似地，如果收集到的定時事件觀察信號的數量比閾值小，則可以進行以下各項中的至少一項：減小工作電壓、減小工作功率、增大工作頻率、增大資料輸送量、減小工作電流。這裡，「定時事件觀察信號的數量」可以是計數的定時事件觀察信號的絕對數量，或在某個時間段內定時事件觀察信號的平均數。所述閾值可以是同一閾值，或者可以是滯後的，使得例如在回應於已經檢測到比第一閾值更多的定時事件而增大工作電壓之後，在可以再次減小該工作電壓之前，定時事件的數量必須減小至低於第二更低的閾值。
目前為止所描述的實施方式的又一可能變型係使用所謂的脈衝到脈衝視窗信號來向暫存器電路指示時間視窗，在該時間視窗期間應當檢測到輸入資料的遲到到達變化。這種脈衝到脈衝視窗信號的第一短脈衝將標記時間視窗的開始，並且隨後的第二短脈衝將標記該時間視窗的結束。
當檢測到定時事件觀察信號時，負責流水線的正確操作的高位準邏輯可以採取本身已知的某些動作。例如，可以在公共時鐘信號中引入某個延遲，使得從發生定時事件的電路元件下游的電路元件有足夠的時間來恢復並確保它們接收到有效資料。這裡，可以考慮本發明之基本方法：本發明確保從暫存器電路輸出有效數位值；該有效數位值可以僅遲到一個位元，並且其指示TEO信號被啟動。
101‧‧‧多工器
102‧‧‧主觸發器
103‧‧‧影子鎖存器
104‧‧‧互斥或閘
201‧‧‧資料輸入
202‧‧‧資料輸出
203‧‧‧觸發事件輸入
204‧‧‧第一脈衝致能子暫存器級
205‧‧‧第二脈衝致能子暫存器級
206‧‧‧定時事件級
207‧‧‧輸出
208‧‧‧定時事件邏輯
209‧‧‧定時事件控制器
301~306‧‧‧時刻
307‧‧‧變化
308‧‧‧變化
701‧‧‧多工器
702‧‧‧反相器
703‧‧‧躍遷檢測器
704‧‧‧定時事件觀察鎖存器
801~811‧‧‧時刻
903‧‧‧躍遷檢測器
1003‧‧‧躍遷檢測器
1004‧‧‧定時事件觀察鎖存器
1103‧‧‧躍遷檢測器
1301‧‧‧鎖存器
1302‧‧‧互斥或閘
1401‧‧‧鐘控鎖存器
1402‧‧‧鐘控鎖存器
1403‧‧‧多工器
1501‧‧‧多工器
1502‧‧‧鐘控鎖存器
1503‧‧‧鐘控鎖存器
1504‧‧‧互斥或閘
1505‧‧‧互斥或閘
1506‧‧‧鎖存器
1507‧‧‧鎖存器
1508‧‧‧安排
1509‧‧‧安排
1510‧‧‧或閘
1601~1608‧‧‧時刻
1610‧‧‧變化
1701‧‧‧暫存器電路
1702‧‧‧組合邏輯
1703‧‧‧暫存器電路
1704‧‧‧時鐘閘控單元
1705‧‧‧鎖存器
1706‧‧‧及閘
1801~1812‧‧‧時刻
1901~1911‧‧‧時刻
1912‧‧‧下降沿
2001‧‧‧反相器
2002‧‧‧第一多工器
2003‧‧‧第一鎖存器
2004‧‧‧第二多工器
2005‧‧‧第二鎖存器
2006‧‧‧第一或閘
2007‧‧‧第二或閘
2101~ 2111‧‧‧時刻
2201‧‧‧反相器
2202‧‧‧第三多工器
2203‧‧‧第三鎖存器
2301‧‧‧第一輸入多工器
2302‧‧‧第二輸入多工器
2401~2408‧‧‧時刻
2501‧‧‧第一反相器
2502‧‧‧反相器
2503‧‧‧傳輸閘
2504‧‧‧傳輸閘
2505‧‧‧反相器
2506‧‧‧附加反相器
2507‧‧‧互斥或閘
2508‧‧‧及閘
2509‧‧‧及閘
2510‧‧‧鎖存器
2601‧‧‧多工器
2602‧‧‧及閘
2603‧‧‧及閘
2701‧‧‧第二脈衝致能子暫存器級
2702‧‧‧電路元件
2703‧‧‧電路元件
2704‧‧‧互斥或閘
2705‧‧‧互斥或閘
2706‧‧‧鎖存器
2707‧‧‧鎖存器
2708‧‧‧安排
2709‧‧‧安排
2710‧‧‧或閘
2711‧‧‧鐘控緩衝器
2712‧‧‧鐘控緩衝器
2713~2716‧‧‧傳輸閘
CLK‧‧‧時鐘脈衝
CLK1‧‧‧時鐘信號
CLK2‧‧‧時鐘信號
CLKD‧‧‧延遲的時鐘
CLKPulsed‧‧‧脈衝時鐘信號
CP‧‧‧時鐘脈衝信號
CPW‧‧‧時鐘脈衝視窗
D‧‧‧信號
D1‧‧‧輸入資料
D2‧‧‧輸入信號
EN‧‧‧信號
ERROR‧‧‧信號
ff_gn‧‧‧信號
GCLK‧‧‧閘控輸出時鐘信號
GCPW‧‧‧輸出閘控時鐘脈衝視窗信號
i1‧‧‧輸入
i2‧‧‧輸入
l1i‧‧‧信號
l1q‧‧‧信號
l1qs‧‧‧信號
l2i‧‧‧信號
l2q‧‧‧接收信號
l2qs‧‧‧有效內部數位值
L-EN‧‧‧致能信號
Q‧‧‧信號
Q1‧‧‧信號
Q2‧‧‧信號
q1‧‧‧輸出
q2‧‧‧輸出
Q1‧‧‧輸出
RST‧‧‧信號
t_det‧‧‧輸出
TE‧‧‧信號
TEC‧‧‧定時事件控制器
TEL‧‧‧定時事件邏輯
TI‧‧‧測試輸入
te1‧‧‧信號
te2‧‧‧輸出信號
TEO‧‧‧定時事件觀察信號
TEO1‧‧‧定時事件觀察分量信號
TEO2‧‧‧定時事件觀察分量信號
teoTE‧‧‧輸出
tEvent‧‧‧輸出信號
qCTE‧‧‧輸出信號
被包括以提供對本發明的進一步理解並構成本說明書的一部分的圖式展示了本發明的實施方式並且與說明書一起幫助解釋本發明的原理。在圖式中：
[圖1]展示了先前技術之暫存器電路，
[圖2]展示了觸發器類型的時間借用暫存器電路之原理，
[圖3]展示了根據圖2的暫存器電路中的某些信號之時序圖，
[圖4]展示了根據實施方式之暫存器電路，
[圖5]展示了根據實施方式之暫存器電路，
[圖6]展示了根據實施方式之暫存器電路，
[圖7]展示了根據實施方式之暫存器電路，
[圖8]係根據圖7的暫存器電路中的某些信號之時序圖，
[圖9]展示了根據實施方式之暫存器電路，
[圖10]展示了根據實施方式之暫存器電路，
[圖11]展示了根據實施方式之暫存器電路，
[圖12]展示了根據實施方式之暫存器電路，
[圖13]展示了根據實施方式之暫存器電路，
[圖14]展示了雙邊沿觸發型觸發器之一般原理，
[圖15]展示了根據實施方式之暫存器電路，
[圖16]係根據圖15的暫存器電路中的某些信號之時序圖，
[圖17]展示了時鐘閘控之一般原理，
[圖18]係根據圖17的時鐘閘控安排中的某些信號之時序圖，
[圖19]係根據圖17的時鐘閘控安排中的某些信號之時序圖，
[圖20]展示了根據實施方式之時鐘閘控電路，
[圖21]係根據圖20的時鐘閘控電路中的某些信號之時序圖，
[圖22]展示了根據實施方式之時鐘閘控電路，
[圖23]展示了根據實施方式之暫存器電路，
[圖24]係根據圖23的暫存器電路中的某些信號之時序圖，
[圖25]展示了根據實施方式之暫存器電路，
[圖26]展示了根據實施方式之暫存器電路，
[圖27]展示了根據實施方式之暫存器電路，並且
[圖28]係根據圖27的暫存器電路中的某些信號之時序圖。
無

Claims (21)

  1. 一種用於暫時儲存從前一電路元件的輸出獲得的數位值之暫存器電路，該暫存器電路包括： 資料輸入，用於接收所述數位值以進行暫時儲存， 資料輸出，用於輸出該暫時儲存的數位值， 觸發事件輸入，用於接收觸發信號，該觸發信號的觸發沿限定可允許時限，在該可允許時限之前，數位值必須出現在所述資料輸入處以被暫時儲存，以及 在所述資料輸入與所述資料輸出之間的資料傳播路徑上的第一脈衝致能子暫存器級和第二脈衝致能子暫存器級的序列， 其特徵在於 所述暫存器電路在所述第一脈衝致能子暫存器級與所述第二脈衝致能子暫存器級之間包括定時事件級，該定時事件級被配置用於使用來自該第一脈衝致能子暫存器級的內部數位值、以及該資料輸入處的所述數位值相對於所述可允許時限的改變時刻的資訊來確保將有效的內部數位值傳遞到該第二脈衝致能子暫存器級，並且 所述定時事件級被配置用於在所述暫存器電路的輸出處輸出定時事件觀察信號作為在所述資料輸入處的所述數位值已在某個時間視窗內改變的指示符，該時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。
  2. 如請求項1所述之暫存器電路，其中，所述暫存器電路係觸發器。
  3. 如請求項2所述之暫存器電路，其中，所述第一脈衝致能子暫存器級和所述第二脈衝致能子暫存器級係鎖存器。
  4. 如請求項1至3中任一項所述之暫存器電路，其中，所述定時事件級包括： 定時事件邏輯，被配置用於選擇性地使從該第一脈衝致能子暫存器級獲得的內部數位值反相，以及 定時事件控制器，被配置用於檢測在所述資料輸入處的所述數位值在某個時間視窗內的任何變化，該時間視窗在所述可允許時限處開始並且短於所述觸發信號的半個週期，並且被配置用於使所述定時事件邏輯實現所述選擇性反相作為對已經檢測到這種變化的回應。
  5. 如請求項4所述之暫存器電路，其中，所述定時事件控制器被配置用於生成所述定時事件觀察信號。
  6. 如請求項4或5中任一項所述之暫存器電路，其中： 所述定時事件邏輯包括多工器和從所述第一脈衝致能子暫存器級的輸出到所述多工器的對應輸入的兩個並聯的值傳播路徑， 所述並聯的值傳播路徑之一包括反相器，該反相器被配置用於使經過這個值傳播路徑的值相對於經過另一個傳播路徑的值反相，並且 所述多工器被配置用於根據該定時事件觀察信號將所述並聯的值傳播路徑之一耦合到該第二脈衝致能子暫存器級的輸入。
  7. 如請求項1至3中任一項所述之暫存器電路，其中，所述定時事件級包括： 從該第一脈衝致能子暫存器級的輸入和輸出到該第二脈衝致能子暫存器級的輸入的補充耦合，以及 定時事件控制器，被配置用於檢測在所述資料輸入處的所述數位值在某個時間視窗內的任何變化，該時間視窗在所述可允許時限處開始並且短於所述觸發信號的半個週期，並且被配置用於選擇所述補充耦合中從該第一脈衝致能子暫存器級的輸入引到該第二脈衝致能子暫存器級的輸入的那個補充耦合作為對已經檢測到這種變化的回應。
  8. 如請求項1至7中任一項所述之暫存器電路，其中，該時間視窗的長度藉由該定時事件級的內部特徵進行限定。
  9. 如請求項1至7中任一項所述之暫存器電路，其中，該暫存器電路包括用於接收脈衝信號的時間視窗輸入，該脈衝信號的脈衝用於限定該時間視窗的長度。
  10. 如請求項9所述之暫存器電路，其中，所述時間視窗輸入耦合到所述定時事件級。
  11. 如請求項9或10中任一項所述之暫存器電路，其中，所述時間視窗輸入耦合到所述第二脈衝致能子暫存器級。
  12. 如請求項1所述之暫存器電路，其中，該暫存器電路係雙邊沿觸發型觸發器。
  13. 如請求項12所述之暫存器電路，其中： 所述第一脈衝致能子暫存器級包括以所述觸發信號的相反相位鐘控的第一並聯鎖存器支路和第二並聯鎖存器支路， 所述第二脈衝致能子暫存器級包括由所述觸發信號鐘控的多工器， 所述第一並聯鎖存器支路和所述第二並聯鎖存器支路各自包括鐘控鎖存器，該鐘控鎖存器的輸入耦合到所述資料輸入， 存在從所述第一鎖存器支路和所述第二鎖存器支路中的每一者到躍遷檢測器的耦合，該躍遷檢測器被配置用於藉由比較該對應的鐘控鎖存器的輸入值和輸出值來檢測在該對應的鎖存器支路中的定時事件，並且被配置用於回應於檢測到的定時事件而產生對應的定時事件觀察分量信號， 所述第一並聯鎖存器支路和所述第二並聯鎖存器支路各自在此鐘控鎖存器的輸出與所述多工器的對應輸入之間包括這樣一種安排，該安排被配置用於回應於在此鎖存器支路中產生的定時事件觀察分量信號而選擇性地使該對應的鐘控鎖存器的輸出值反相，並且 該暫存器電路被配置用於產生所述定時事件觀察信號作為來自該第一並聯鎖存器支路和該第二並聯鎖存器支路的定時事件觀察分量信號的組合。
  14. 如請求項1至13中任一項所述之暫存器電路，其中： 該第一脈衝致能子暫存器級和該第二脈衝致能子暫存器級各自包括兩個反相器的反向耦合，這兩個反相器之一包括致能輸入， 該定時事件控制器包括互斥或閘，該互斥或閘被耦合以在其輸入中接收來自該第一脈衝致能子暫存器級的輸入和輸出的輸入信號， 該定時事件控制器包括兩個並聯的及閘，這兩個及閘之一被耦合以在其第一輸入中接收所述互斥或閘的輸出信號，而另一個被耦合以在其第一輸入中接收所述互斥或閘的經反相的輸出信號，並且所述兩個及閘各自被耦合以在其第二輸入中接收脈衝信號，並且 所述兩個及閘的輸出被耦合以選擇該第一脈衝致能子暫存器級的輸入信號，或者該第一脈衝致能子暫存器級的輸出信號被耦合到該第二脈衝致能子暫存器級的輸入。
  15. 一種積體電路，其特徵在於，該積體電路包括至少一個如請求項1至14中任一項所述之暫存器電路。
  16. 如請求項15所述之積體電路，包括多個資料處理路徑，其中，所述至少一個暫存器電路沿這樣的資料處理路徑被定位，該資料處理路徑的時間關鍵性比在所述積體電路內的另一個資料處理路徑的時間關鍵性更高。
  17. 一組用於設計積體電路的一部分的庫指令，所述一組庫指令儲存在機器可讀有形媒介上並且包括一組或多組一個或多個機器可讀指令，這些機器可讀指令當由被適配用於設計積體電路的電腦執行時被配置用於實現對如請求項1至14中任一項所述之暫存器電路的設計。
  18. 一種用於暫時儲存從前一電路元件的輸出獲得的數位值並且用於使此暫時儲存的數位值在受控時刻可用於後一電路元件之方法，該方法包括： 藉由資料輸入接收所述數位值以進行暫時儲存，以及 接收觸發信號，該觸發信號的觸發沿限定可允許時限，在該可允許時限之前，數位值必須在所述資料輸入處可用以變得可用於所述後一電路元件， 其特徵在於，該方法包括： 在第一脈衝致能子暫存器級與第二脈衝致能子暫存器級之間使用來自該第一脈衝致能子暫存器級的內部數位值、以及該資料輸入處的所述數位值相對於所述可允許時限的改變時刻的資訊來確保將有效的內部數位值傳遞到該第二脈衝致能子暫存器級， 使用所述第二脈衝致能子暫存器級來使所述有效內部數位值可用於所述後一電路元件，以及 輸出定時事件觀察信號作為在所述資料輸入處的所述數位值已在某個時間視窗內改變的指示符，該時間視窗在所述可允許時限處開始並且短於所述觸發信號的一個週期。
  19. 如請求項18所述之方法，該方法包括： 根據在積體電路中發生所述定時事件觀察信號來控制以下各項之一：工作電壓、工作功率、工作頻率、資料輸送量、工作電流。
  20. 如請求項19所述之方法，該方法包括： 從所述積體電路內的多個暫存器電路收集定時事件觀察，並且將收集到的定時事件觀察信號的數量與閾值進行比較， 如果所述收集到的定時事件觀察信號的數量比閾值大，則進行以下各項中的至少一項：增大工作電壓、增大工作功率、減小工作頻率、減小資料輸送量、增大工作電流。
  21. 如請求項19或20中任一項所述之方法，該方法包括： 如果所述收集到的定時事件觀察信號的數量比閾值小，則進行以下各項中的至少一項：減小工作電壓、減小工作功率、增大工作頻率、增大資料輸送量、減小工作電流。
TW107142977A 2017-12-01 2018-11-30 用於確保在數位暫存器電路的第二級處的有效資料的方法及安排 TW201928959A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??PCT/FI2017/050852 2017-12-01
PCT/FI2017/050852 WO2019106225A1 (en) 2017-12-01 2017-12-01 Method and arrangement for ensuring valid data at a second stage of a digital register circuit

Publications (1)

Publication Number Publication Date
TW201928959A true TW201928959A (zh) 2019-07-16

Family

ID=66663839

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107142977A TW201928959A (zh) 2017-12-01 2018-11-30 用於確保在數位暫存器電路的第二級處的有效資料的方法及安排

Country Status (3)

Country Link
US (1) US11558039B2 (zh)
TW (1) TW201928959A (zh)
WO (1) WO2019106225A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761012B (zh) * 2020-12-31 2022-04-11 新唐科技股份有限公司 事件控制裝置及其操作方法
CN114326926A (zh) * 2021-12-29 2022-04-12 天津海芯微电子技术有限公司 双采样计数器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11929746B2 (en) * 2017-12-01 2024-03-12 Minima Processor Oy Method and arrangement for protecting a digital circuit against time errors
EP3891893A4 (en) * 2018-12-05 2022-07-20 Minima Processor Oy REGISTER CIRCUIT WITH DATA EVENTS DETECTION AND METHOD OF DETECTING DATA EVENTS IN A REGISTER CIRCUIT
US11711072B2 (en) * 2019-10-22 2023-07-25 Texas Instruments Incorporated Serial bus redriver with trailing edge boost circuit
GB202005960D0 (en) 2020-04-23 2020-06-10 Nordic Semiconductor Asa Circuitry for transferring data across reset domains
US11632102B2 (en) 2021-01-28 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd Low-power flip-flop architecture with high-speed transmission gates
CN117807921A (zh) * 2022-09-26 2024-04-02 华为技术有限公司 电路结构和处理器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6108794A (en) 1998-02-24 2000-08-22 Agilent Technologies Signal comparison system and method for improving data analysis by determining transitions of a data signal with respect to a clock signal
FR2884080B1 (fr) * 2005-04-05 2007-05-25 Iroc Technologies Sa Ensemble de circuits electroniques protege contre des perturbations transitoires
US7409631B2 (en) * 2005-12-30 2008-08-05 Intel Corporation Error-detection flip-flop
US7671653B2 (en) * 2007-09-28 2010-03-02 Sun Microsystems, Inc. Dual edge triggered flip flops
US9189014B2 (en) * 2008-09-26 2015-11-17 Intel Corporation Sequential circuit with error detection
JP2014109453A (ja) 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI761012B (zh) * 2020-12-31 2022-04-11 新唐科技股份有限公司 事件控制裝置及其操作方法
CN114326926A (zh) * 2021-12-29 2022-04-12 天津海芯微电子技术有限公司 双采样计数器
CN114326926B (zh) * 2021-12-29 2024-03-12 天津海芯微电子技术有限公司 双采样计数器

Also Published As

Publication number Publication date
US11558039B2 (en) 2023-01-17
US20200389155A1 (en) 2020-12-10
WO2019106225A1 (en) 2019-06-06

Similar Documents

Publication Publication Date Title
TW201928959A (zh) 用於確保在數位暫存器電路的第二級處的有效資料的方法及安排
US11929746B2 (en) Method and arrangement for protecting a digital circuit against time errors
EP1293888B1 (en) Methods and circuitry for implementing a first-in first-out structure
TWI433166B (zh) 半導體裝置及操作其之方法
EP1366413A2 (en) Synchronous to asynchronous to synchronous interface
KR101004665B1 (ko) 반도체 메모리 장치 및 출력 인에이블 신호 생성 방법
Wang et al. An all-digital 50% duty-cycle corrector
WO2008152085A1 (en) Data pipeline with large tuning range of clock signals
US9112489B2 (en) Sequential logic circuit and method of providing setup timing violation tolerance therefor
EP3053269B1 (en) Preventing timing violations
US6795520B2 (en) High speed digital counters
US10530348B2 (en) Shift register utilizing latches controlled by dual non-overlapping clocks
US7233543B2 (en) System and method to change data window
US20050213699A1 (en) Highly scalable glitch-free frequency divider
Ghosh et al. Time-Borrowing Flip-Flop Architecture for Multi-Stage Timing Error Resilience in DVFS Processors
US10326452B2 (en) Synchronizing a self-timed processor with an external event
KR20130063992A (ko) 저전력 플립플롭
KR20120005290A (ko) 지연 동기 회로
JP2011040803A (ja) Ｄｌｌ回路
Al-bayati et al. Design of a C-element based clock domain crossing interface
JP3631390B2 (ja) 同期回路システム及び同期回路
JPH11317076A (ja) 入力回路および該入力回路を有する半導体集積回路
US8994416B2 (en) Adaptive multi-stage slack borrowing for high performance error resilient computing
Najvirt et al. How to synchronize a pausible clock to a reference
EP3642958A1 (en) Timing event detection