JP4335283B2 - ソース領域下に埋込みｎ型およびｐ型領域を有するトランジスタ、およびその製造方法 - Google Patents

ソース領域下に埋込みｎ型およびｐ型領域を有するトランジスタ、およびその製造方法 Download PDF

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Description

本発明は一般に、マイクロエレクトロニクスデバイスに関し、より詳細には、トランジスタ、例えば、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関する。
近年、Ｓ帯域やＸ帯域の無線周波数などの高周波で動作しながらも、高パワー処理能力が求められる電気回路が、より普及してきている。高パワーの増大のため、高周波回路では、無線周波数およびそれよりも高い周波数で確実に動作可能でありながらも、より高いパワー負荷を処理することが可能なトランジスタの要望が増している。これまでは、バイポーラトランジスタ、およびパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、高パワー用途に使用されてきたが、かかるデバイスのパワー処理能力は、より高い動作周波数に制限されることがある。接合電界効果トランジスタ（ＪＦＥＴ）が、高周波用途に一般に使用されていたが、従来の周知のＪＦＥＴのパワー処理能力もまた、制限されることがある。
金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が、高周波用途のために開発されている。ＭＥＳＦＥＴの構造は、多数キャリアだけが電流を搬送するため、高周波用途に好ましくなり得る。ＭＥＳＦＥＴの設計は、ゲート容量の低減によって、ゲート入力のより迅速なスイッチング時間が可能となるため、ＭＯＳＦＥＴの設計よりも好ましくなり得る。したがって、電界効果トランジスタは全て、多数キャリアだけを利用して電流を搬送するものの、ＭＥＳＦＥＴのショットキーゲート構造によって、ＭＥＳＦＥＴは高周波用途により望ましくなり得る。
構造のタイプに加えて、おそらくはより基本的には、トランジスタを形成する半導体材料の特性もまた、動作パラメータに影響を及ぼす。トランジスタの動作パラメータに影響を及ぼす特性のうち、電子移動度、飽和電子ドリフト速度、絶縁破壊電界、および熱伝導率が、トランジスタの高周波および高パワー特性に最も大きな影響を有し得る。
電子移動度とは、電界の存在下で、電子がいかに迅速にその飽和速度まで加速されるかを示す測定値である。これまで、高い電子移動度を有する半導体材料が好まれていた。というのは、より多くの電流をより小さい電界で発生させることができ、そのため、電界を印加したときにより迅速な応答時間を得ることができたためである。飽和電子ドリフト速度とは、電子が半導体材料内で得ることができる最大速度である。より高い速度によって、ソースからドレインまでの時間がより短縮されることになるので、高周波用途にはより高い飽和電子ドリフト速度を有する材料が好ましくなり得る。
絶縁破壊電界とは、ショットキー接合部が破壊され、デバイスのゲートを流れる電流が突然増大することになる電界強度である。所与の寸法の材料によって、一般により大きい電界を支持することができるので、高パワー、高周波トランジスタには絶縁破壊電界が高い材料が好ましくなり得る。より小さい電界よりも、より大きい電界によって電子をより迅速に加速することができるので、より大きい電界ではより高速な過渡現象（transient）が可能となる。
熱伝導率とは、半導体材料が熱を放散させる能力である。典型的な動作では、全てのトランジスタは熱を発生する。そして、高パワーおよび高周波トランジスタは通常、小信号トランジスタよりも多くの熱量を発生する。半導体材料の温度が増大するにつれて、接合部リーク電流が一般に増大し、温度の上昇に伴うキャリア移動度の減少のため、電界効果トランジスタを流れる電流は一般に低減する。したがって、半導体から熱を放散させると、その材料は低温のままとなり、より低いリーク電流でより多くの電流を搬送することが可能となる。
高周波ＭＥＳＦＥＴは、それらの電子移動度が高いため、ガリウム砒素（ＧａＡｓ）などのｎ型ＩＩＩ−Ｖ族化合物で製造することができる。これらのデバイスによって、動作周波数の増大、およびパワー処理能力の適度な増大が実現されるものの、これらの材料は降伏電圧（breakdown voltage）が比較的低く、熱伝導率がより低いため、高パワー用途ではそれらの有用性が制限されてきた。
炭化ケイ素（ＳｉＣ）が、ケイ素（Ｓｉ）またはＧａＡｓから製造されたデバイスよりも高温、高パワー、および高周波で動作することができる電子デバイスの製造を理論的に可能とする優れた物理特性および電子特性を有するとして長年知られている。約４×１０6Ｖ／ｃｍの高い絶縁電界、約２．０×１０7ｃｍ／秒の高い飽和電子ドリフト速度、および約４．９Ｗ／ｃｍ・Ｋの高い熱伝導率は、ＳｉＣが高周波、高パワー用途に適することを示している。
炭化ケイ素のチャネル層を有するＭＥＳＦＥＴが、シリコン基板上に製造されている（特許文献１および特許文献２参照）。ＭＥＳＦＥＴの半導体層はエピタキシャルであるため、各エピタキシャル層をその上に成長させる層が、デバイスの特性に影響を及ぼす。したがって、Ｓｉ基板上に成長させたＳｉＣエピタキシャル層は、一般に、異なる基板上に成長させたＳｉＣエピタキシャル層とは異なる電気特性および熱特性を有する。Ｓｉ基板上にＳｉＣ層を成長させたデバイス（特許文献１および特許文献２参照）は、改善された熱特性を示すものの、Ｓｉ基板の使用によって、一般に、かかるデバイスが熱を放散する能力が制限される。さらに、Ｓｉ上のＳｉＣの成長によって、一般に、エピタキシャル層に欠陥が生じ、そのため、デバイスの動作中に高いリーク電流が生じる。
ＳｉＣ基板を用いた他のＭＥＳＦＥＴも開発されている。例えば、ＳｉＣ基板上に成長させたＳｉＣエピタキシャル層を有するＳｉＣ ＭＥＳＦＥＴが開示されている（特許文献３参照。本特許出願の開示の全体は、参照により本明細書に組み込まれる。）。これらのデバイスでは、ＳｉＣ基板上に成長させたエピタキシャル層の結晶質の改善のため、従来のデバイスに優る、改善された熱特性が示された。しかし、高パワーおよび高周波を実現するには、ＳｉＣのより低い電子移動度の限界を克服する必要があろう。
同様に、ＳｉＣのｎ+領域上に形成されたソースおよびドレイン接点と、そこにチャネルが形成される、基板とｎ型層との間の任意選択の軽ドープエピタキシャル層とを有するＳｉＣ ＭＥＳＦＥＴが開示されている（特許文献４参照）。また、高周波動作においてＭＥＳＦＥＴの性能を低減させ得る「表面効果（surface effect）」を克服すると説明されるＳｉＣ ＭＥＳＦＥＴおよび構造が開示されている（特許文献５参照）。また、ｎ+のソースおよびドレイン接点領域、ならびにｐ型バッファ層を使用したＳｉＣ ＭＥＳＦＥＴについても開示されている（特許文献５参照）。ＳｉＣ ＭＥＳＦＥＴについては、さらに論じられている（特許文献６参照）。
さらに、従来のＳｉＣ ＦＥＴ構造では、同様の導電型の軽ドープ領域によってゲートからオフセットされた非常に薄い高ドープチャネル（デルタドープチャネル）を用いることによって、ＦＥＴの動作範囲全体にわたって、すなわち全開チャネルからピンチオフ電圧付近まで一定の特性をもたらすことができる。デルタドープチャネルについては、詳細に論じられている（例えば、非特許文献１および非特許文献２参照）。しかし、ＳｉＣ ＭＥＳＦＥＴにはさらなる改善を行うことができる。
例えば、ＳｉＣ ＭＥＳＦＥＴを高効率、高パワー、高線形性無線周波数（ＲＦ）用途に使用する場合、ＳｉＣ ＭＥＳＦＥＴが高い降伏電圧、および比較的低いリーク電流を有することが重要となり得る。高い降伏電圧の実現を試みる中で、バナジウムドープ半絶縁ＳｉＣなど、高度に補償された（highly compensated）基板を有するデバイスが形成されている。これらのデバイスでは、一般に、適切な降伏電圧、ならびに低いリーク電流が実現されるが、基板中の望ましくないトラップ効果（trapping effect）のため、デバイス性能が犠牲になるおそれがある。さらに、ＦＥＴのチャネル下に高ドープｐ型層を有するデバイスが形成され、良好な電子閉じ込めおよび低リーク電流を実現することに成功している。しかし、これらのデバイスは、一般に、デバイスのＲＦ性能を劣化させ得る過剰な寄生（parasitic）を含む。したがって、デバイスの他の動作特性を犠牲にせずに、降伏電圧の改善を実現することができるように、既存のＳｉＣ ＦＥＴデバイスにさらなる改善を行うことができる。
米国特許第４，７６２，８０６号公報 米国特許第４，７５７，０２８号公報 米国特許出願第０７／５４０，４８８号公報 米国特許第５，２７０，５５４号公報 米国特許第５，９２５，８９５号公報 米国特許第６，６８６，６１６号公報（Lipkin et al.） 米国特許出願公開第２００４／００９９８８８号公報 米国特許出願公開第２００３／００７５７１９号公報 米国特許第６，２１８，６８０号公報 米国特許出願第１０／８８４，９３０号公報（２００４年７月６日出願、"Silicon-Rich Nickel Silicide Ohmic Contacts for SiC Semiconductor Devices"） 米国特許出願第１０／１３６，４５６号公報 米国特許第６，６８６，６１６号公報（Allen et al., "Silicon Carbide Metal Semiconductor Field Effect Transistors"） Yokogawa et al., "Electronic Properties of Nitrogen Delta-Doped Silicon Carbide Layers", MRS Fall Symposium, 2000 Konstantinov et al., "Investigation of Lo-Hi-Lo and Delta Doped Silicon Carbide Structure", MRS Fall Symposium, 2000
本発明の目的とするところは、高周波で動作しながらも、より高いパワー負荷を処理することが可能な、動作特性を向上させたトランジスタおよびその製造法を提供することにある。
本発明のいくつかの実施形態は、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセルを提供する。ＭＥＳＦＥＴのユニットセルは、ソース領域、ドレイン領域、およびゲート電極を含むＭＥＳＦＥＴを含む。ゲート電極は、ソース領域とドレイン領域との間の、ｎ型導電チャネル層上にある。ｐ型導電領域が、ソース領域の下に設けられ、ドレイン領域の方に延びる端部を有する。このｐ型導電領域は、ｎ型導電チャネル層から間隔を置いて配置され、ソース領域に電気的に結合される。ｎ型導電領域が、ソース領域の下のｐ型導電領域上に設けられ、ドレイン領域の方に延びるが、ｐ型導電領域の端部を越えては延びない。
本発明の他の実施形態では、ｐ型導電領域は、第１のｐ型導電領域を含むことができる。ユニットセルは、第１のｐ型導電領域のキャリア濃度よりも低いキャリア濃度を有する第２のｐ型導電領域をさらに含むことができる。第２のｐ型導電領域は、第１のｐ型導電領域の端部からゲート電極の下まで延びることができ、したがって、第１および第２のｐ型導電領域は、ｎ型導電領域の２つの表面に接して設けられることになる。ゲート電極は、第１の側壁および第２の側壁を有することができ、第１の側壁はソース領域に隣接し、第２の側壁はドレイン領域に隣接する。本発明の一実施形態では、第２のｐ型導電領域は、第１のｐ型導電領域の端部からゲート電極の第２の側壁まで、そのゲート電極の第２の側壁は越えずに延びるか、または、第１のｐ型導電領域の端部からゲート電極の第１の側壁と第２の側壁との間まで延びることができる。
本発明のさらに他の実施形態では、ｐ型導電領域を露出させる接点バイアホール（contact via hole）を、ソース領域に隣接して設けることができる。ｎ型導電領域は、ｐ型導電領域のこの露出部分から延びることができるが、ｐ型導電領域の端部を越えては延びない。ＭＥＳＦＥＴを炭化ケイ素（ＳｉＣ）基板などの基板上に設け、ｎ型導電領域はこの基板中に延びることができる。ｎ型導電領域は、基板中に約５００Åから約１５００Å延びることができるが、典型的には、基板中に約１０００Å未満で延びる。
本発明のいくつかの実施形態では、ＭＥＳＦＥＴをバッファ層上に設け、ｎ型導電領域はこのバッファ層中に延びることができる。ｎ型導電領域は、バッファ層中に約５００Åから約１５００Åまで延びることができるが、典型的には、バッファ層中に約１０００Å未満で延びる。本発明の一実施形態では、ｎ型導電領域は、ｐ型領域によって実質的に空乏化（deplete）させることができる。
本発明のいくつかの実施形態では、ゲート電極は、第１の側壁および第２の側壁を有することができ、第１の側壁はソース領域に隣接し、第２の側壁はドレイン領域に隣接する。ｎ型導電領域は、ソース領域の下からゲート電極の第１の側壁まで延びることができるが、ゲート電極の第１の側壁を越えては延びない。本発明の一実施形態では、ｎ型導電領域は、ソース接点および／またはソース領域の下から延びることができるが、ドレイン接点の下までは延びない。
本発明の他の実施形態では、基板は、炭化ケイ素（ＳｉＣ）基板でよく、このＳｉＣ基板上にｐ型導電領域を配設することができる。ｎ型導電チャネル層はｎ型導電ＳｉＣを含むことができ、ｐ型導電領域はｐ型導電ＳｉＣを含むことができ、ｎ型導電領域はｎ型導電ＳｉＣを含むことができる。
本発明のさらに他の実施形態では、基板を設け、この基板上にｐ型導電領域を配設することができる。基板は、ガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含むことができ、チャネル層は、ＧａＡｓまたはＧａＮとすることができ、ｐ型導電領域は、ｐ型導電ＧａＡｓまたはｐ型導電ＧａＮとすることができ、ｎ型導電領域は、ｎ型導電ＧａＡｓまたはｎ型導電ＧａＮとすることができる。
本発明のいくつかの実施形態では、ｎ型導電チャネル層中に、ｎ型導電チャネル層のキャリア濃度よりも高いキャリア濃度を有するソース領域およびドレイン領域を画定するｎ型導電ＳｉＣ注入領域を設けることができる。第１および第２のオーム接点（ohmic contact）を、ソース領域およびドレイン領域上にそれぞれ配設することができる。ゲート電極は、ｎ型チャネル層中に配設することができる。ゲート電極は、ｎ型チャネル層中の単一（single）または二重（double）凹部（recess）内に配設することができる。
主に、ＭＥＳＦＥＴに関して本発明を上記で説明してきたが、他のタイプのトランジスタ、ならびにトランジスタの製造方法、特に、ＭＥＳＦＥＴの製造方法も提供される。
本発明の実施形態を示す添付の図面を参照して、本発明を以下でより完全に説明する。しかし、本発明は、多数の異なる形態で実施することができ、本明細書に記載する実施形態のみに限定されるものと解釈すべきではない。そうではなく、以下の実施形態は、本開示を網羅的かつ完璧なものとし、本発明の範囲を当業者に完全に伝えるために示すものである。図面では、層および領域のサイズならびに相対サイズは、わかりやすいように誇張してあることがある。ある要素が、別の要素または層「の上に（on）」、「に連結される（connected to）」、または「結合される（coupled to）」と称される場合、その要素または層は、他方の要素または層のすぐ上にある、直接連結されている、または直接結合されているか、あるいは介在要素または層が存在し得ることが理解されよう。逆に、ある要素または層が別の要素または層「のすぐ上に（directly on）」、「に直接連結される（directly connected to）」、または「に直接結合される（directly coupled to）」と称される場合、介在要素または層は存在しない。本明細書では、用語「および／または（and/or）」は、列挙された関連する品目の１つまたは複数の任意の、およびあらゆる組合せを含む。同じ番号は、全体を通して同じ要素を指す。
本明細書では、用語「第１の」、及び「第２の」を用いて様々な領域、層、および／または区画を説明しているが、これらの領域、層、および／または区画は、これらの用語によって限定されるべきものではないことが理解されよう。これらの用語は、ある領域、層、または区画を別の領域、層、または区画から区別するために使用するにすぎない。したがって、本発明の教示から逸脱することなく、以下で論じる第１の領域、層、または区画を、第２の領域、層、または区画と呼ぶことができ、同様に、第２の領域、層、または区画を、第１の領域、層、または区画と呼ぶこともできる。
さらに、本明細書では、「下部の（lower）」または「底部（bottom）」、および「上部の（upper）」または「頂部（top）」などの相対語を用いて、図に示すある要素と別の要素との位置関係を説明することがある。相対語は、図に描かれた向きに加えて、デバイスの異なる向きをも包含するものであることが理解されよう。例えば、図のデバイスを上下逆にした場合、他の要素の「下部（lower）」側にあると説明された要素は、他の要素の「上部（upper）」側に向くことになる。したがって、例示的な用語「下部の」は、図の特定の向きに応じて、「下部の」および「上部の」の両方の向きを包含し得る。同様に、図の１つのデバイスを上下逆にした場合、他の要素の「下の（below）」または「下に（beneath）」と説明された要素は、他の要素の「上に（above）」向くことになる。したがって、例示的な用語「下の」または「下に」は、上および下の両方の向きを包含し得る。
本発明の理想化された実施形態の概略図である断面図を参照しながら、本発明の実施形態を本明細書にて説明する。したがって、例えば、製造技術および／または製造公差の結果による、例示の図の形状からの変形形態が予想されるものである。したがって、本発明の実施形態は、本明細書に記載の特定の領域形状のみに限られるものと解釈すべきではなく、例えば製造から生じる形状の偏差も含むものである。例えば、長方形ウィル（will）として例示する注入領域は、典型的には、丸まった、または湾曲した形状を有し、かつ／または、その縁部では、注入領域から非注入領域への二元変化（binary change）ではなく、注入濃度の傾斜（gradient）を有する。同様に、注入によって形成される埋込み領域は、その埋込み領域と、注入がそこから行われる表面との間の領域に幾分かの注入をもたらすことになり得る。したがって、図に示す領域は概略的な性質のものであり、それらの形状は、デバイスの正確な領域形状を示すものではなく、また、本発明の範囲を限定するものでもない。
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、本発明を限定するものではない。本明細書では、単数形「１つの（a、an）」および「その（the）」は、文脈において別段の明白な指示がない限り、その複数形も同様に含むものである。さらに、用語「備える（comprises）」および／または「備えている（comprising）」は、本明細書では、記載された特徴、実体物（integer）、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、実体物、ステップ、動作、要素、構成要素、および／またはそれらの群の存在または追加を排除するものではないことが理解されよう。
本明細書で使用する用語（技術的および科学的用語を含む）は全て、別段の定義がない限り、本発明が属する分野の当業者によって一般に理解されている意味と同じ意味を有する。さらに、一般に使用されている辞書に定義されているものなどの用語は、関連技術の例における意味と一致する意味を有するものとして解釈すべきであり、本明細書にて明白にそのように定義されない限り、理想化された、または過度に形式的な意味で解釈すべきものではないことが理解されよう。
本明細書では、用語「オーム接点（ohmic contact）」は、そこに関連するインピーダンスが、予想されるほぼ全ての動作周波数および電流において、インピーダンス（Impedance）＝Ｖ／Ｉの関係で実質的に得られる接点を指し、式中、Ｖは接点の両端間の電圧であり、Ｉは電流である（すなわち、オーム接点に関連するインピーダンスは、全ての動作周波数においてほぼ同じとなる）。
次に、本発明の様々な実施形態および本発明の実施形態の様々な製造工程を示す図１から７を参照しながら、本発明の実施形態を以下で詳細に説明する。トランジスタ、例えば、本発明のいくつかの実施形態による金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）が提供され、このＭＥＳＦＥＴは、ＭＥＳＦＥＴのソース領域の下に、ＭＥＳＦＥＴのドレイン領域の方に延びる端部を有するｐ型導電領域を有する。ソース領域の下にｐ型導電領域を有するＭＥＳＦＥＴは開示されている（特許文献７参照。本特許出願の開示は、参照によりその全体を記載のように本明細書に組み込む。）。開示されているように、埋込み（buried）ｐ型導電領域の存在によって、例えば、デバイスの他の動作特性を損なわずに、降伏電圧が改善されたデバイスを形成することができる。
デバイス効率および利得を改善するには、埋込みｐ型導電領域をチャネル領域にできるだけ近接させて、バッファ層を流れる電流量を低減させることが望ましい。しかし、ｐ型導電領域をチャネル近傍に近接して配置すると、ゲート電極下のチャネル、ならびにゲート−ソース領域に空乏が生じるおそれがある。これらの領域の空乏化によって、デバイス電流および／または性能の低下が生じ得る。チャネルの厚さを増大させても、この問題の適切な解決策とはならない。というのは、チャネルの厚さの増大によって、ゲート−ドレイン領域に、より高い電荷密度が存在し得るために、デバイスの降伏電圧が低下することがあるからである。したがって、本発明のいくつかの実施形態では、ｐ型導電領域上の、ｐ型導電領域とｎ型導電チャネル領域との間にｎ型導電領域を設ける。本発明の一実施形態では、ｎ型導電領域は、ｐ+領域によって完全に空乏化させる、すなわち導通しないようにすることができる。ｐ型導電領域上にｎ型導電領域を加えることによって、ソースからゲート領域下のチャネル領域の厚さを選択的に増大させることができる。したがって、本明細書でさらに論じるように、ｐ型導電領域をチャネル領域近傍に近接して形成する際に、ｐ型導電領域上のｎ型導電領域の存在によって、チャネルの空乏化が生じる可能性を低減させることができる。
本明細書でさらに論じるように、本発明のいくつかの実施形態によるトランジスタは、例えば、符号分割多元接続（ＣＤＭＡ）および／または広帯域ＣＤＭＡ（ＷＣＤＭＡ）などの複雑な変調方式を使用する基地局用の電力増幅器（power amplifier）など、高効率線形電力増幅器に有用となり得る。
次に、図１を参照して、トランジスタ、例えば本発明の実施形態によるＭＥＳＦＥＴを詳細に説明する。図１からわかるように、基板１０を設ける。基板１０は、ｐ型またはｎ型導電性のいずれか、あるいは半絶縁性の単結晶バルク炭化ケイ素（ＳｉＣ）基板でよい。ｐ型またはｎ型のいずれかの基板１０は、ごく軽くドープさせることができる。基板は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃ炭化ケイ素を含むことができる。本明細書では、ＳｉＣ基板に関して本発明を説明するが、本発明は、ＳｉＣのみに限られるものではない。例えば、いくつかの実施形態では、基板１０は、本発明の範囲から逸脱することなく、例えば、ガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含むこともできる。
基板１０上に、例えば、任意選択によるｐ型炭化ケイ素バッファ層１２を設けることができる。このバッファ層１２は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃポリタイプのｐ型導電炭化ケイ素で形成することができる。バッファ層１２は、例えば、約０．５×１０15ｃｍ-3から約３．０×１０15ｃｍ-3のキャリア濃度を有することができる。適当なドーパントには、アルミニウム、ボロン、および／またはガリウムが含まれる。バッファ層１２は、約２．０μｍの厚さを有することができる。バッファ層１２は、上記ではｐ型炭化ケイ素として説明しているが、本発明は、この構成のみに限られるべきものではない。代わりに、バッファ層１２は、非ドープ炭化ケイ素（すなわち、意図的にドープさせない）またはごく低くドープさせたｎ型導電炭化ケイ素であってもよい。ごく低くドープさせたｎ型炭化ケイ素をバッファ層１２に使用する場合、このバッファ層１２のキャリア濃度は、好ましくは約５．０×１０14ｃｍ-3未満である。
図１にさらに示すように、デバイスのソース領域の下に、デバイスのドレイン領域の方に延びる端部を有するｐ+領域１４を設ける。本明細書では、「ｐ+」または「ｎ+」は、同じまたは別の層または基板の、隣接するまたは他の領域に存在する領域よりも高いキャリア濃度によって画定される領域を指す。ｐ+領域を有するトランジスタおよびその製造方法は開示されているので（特許文献７参照）、本明細書では詳細には論じないこととする。
ｐ+領域１４は、ｐ型導電領域、例えばｐ型導電炭化ケイ素である。ｐ+領域１４には、約１．０×１０18ｃｍ-3から約１．０×１０20ｃｍ-3のキャリア濃度が適し得るが、できるだけ高いキャリア濃度が好ましい。キャリア濃度は、ｐ+領域１４全体にわたって一定でなくてもよいが、ｐ+領域１４の表面では、その上にオーム接点を形成しやすいように、キャリア濃度はできるだけ高くすることが好ましい。本発明のいくつかの実施形態では、図３に示すように、基板１０中にｐ+導電領域１４を設けることができる。ｐ+導電領域１４は、例えば、バッファ層１２または基板１０中に約０．４μｍ延びることができる。ソース領域の下のｐ+導電領域１４の存在によって、ソースからの電子注入を阻止することができ、したがって、降伏電圧の改善を実現することが可能となる。さらに、ｐ+導電領域１４はドレイン領域の下までは延びていないため、デバイス中に寄生が導入されるのを妨げることができ、したがって、デバイス性能に影響が及び得ることはない。
図１にさらに示すように、ｐ+領域１４上にｎ型導電領域１１を設ける。このｎ型導電領域１１は、トランジスタのソース領域１３の下に設け、ｐ+領域１４上を延びるが、ドレインの方に延びるｐ+領域１４の端部を越えては延びない。言い換えれば、本発明のいくつかの実施形態では、ｎ型導電領域１１は、ｐ+領域１４上を、ｐ+領域１４の第１の端部からｐ+領域１４の第２の端部（ドレインの方に延びる端部）まで延びることができる。本明細書では、ｐ+領域１４によってｎ型導電領域１１の空乏化がもはや生じない場合には、ｎ型導電領域１１は、ｐ+領域１４を越えて延びる。本発明のいくつかの実施形態では、ｎ型導電領域１１は、ｎ型導電ＳｉＣ、例えば、６Ｈ、４Ｈ、１５Ｒ、または３ＣポリタイプＳｉＣでよい。このｎ型導電領域１１は、バッファ層１２（設ける場合）または基板１０中に約５００Åから約１５００Å延びることができる。本発明の一実施形態では、ｎ型導電領域１１は、バッファ層１２または基板１０中に約１０００Å未満で延びる。上記で論じたように、ｎ型導電領域は、ｐｎ接合の固有電位（built in potential）によって実質的に空乏化し得る。したがって、実質的に空乏化したｎ型導電領域１１によって、ソースからゲート領域の下のチャネル領域の厚さおよび導電性を選択的に増大させることができる。本発明のいくつかの実施形態では、ｎ型導電領域１１は、完全に空乏化し得る。
本発明のいくつかの実施形態では、ｎ型導電領域１１は、ソース接点２６の下から、かつ／またはｎ+ソース領域１３の下から、ゲート電極２４の第１の側壁３１までさらに延びることができるが、ゲート電極２４の第１の側壁３１を越えては延びない。
本発明のいくつかの実施形態では、図６に示すように、第１のｐ型導電領域（ｐ+領域）１４のキャリア濃度よりも低いキャリア濃度を有する第２のｐ型導電領域２１を設けることができる。この図に示すように、第２のｐ型導電領域２１は、第１のｐ型導電領域１４の端部からゲート電極２４の下まで延びることができ、したがって、第１および第２のｐ型導電領域１４および２１は、ｎ型導電領域１１の２つの表面に接して設けられることになる。上述したように、ゲート電極２４は、第１の側壁３１および第２の側壁３３を有する。第１の側壁３１はソース領域１３に隣接し、第２の側壁３３はドレイン領域１７に隣接する。第２のｐ型導電領域２１は、第１のｐ型導電領域１４の端部からゲート電極２４の第２の側壁３３まで、そのゲート電極の第２の側壁を越えずに延びるか、または、第１のｐ型導電領域１４の端部からゲート電極２４の第１の側壁３１と第２の側壁３３との間まで延びることができる。典型的には、第２のｐ型導電領域２１は、ゲート電極２４の第１の側壁３１と第２の側壁３３との間のほぼ中間点まで延びる。本発明のいくつかの実施形態では、第２のｐ型導電領域２１は、第１のｐ型導電領域１４に自己整合させることができる。
再び図１を参照すると、バッファ層１２は、基板１０と第２のバッファ層１６との間に配設することができる。第２のバッファ層１６は、例えば、約１．０×１０15ｃｍ-3から約５×１０16ｃｍ-3のキャリア濃度を有するｐ型炭化ケイ素とすることができる。このｐ型炭化ケイ素バッファ層１６はまた、約１０００Å未満の厚さを有することができる。本発明のいくつかの実施形態では、バッファ層１６を省略することもできる。上記では、第２のバッファ層１６は、ｐ型導電炭化ケイ素として説明しているが、本発明は、この構成のみに限られるものではないことが理解されよう。代わりに、例えば、第２のバッファ層１６は、バッファ層１２に関して上述したように、ｎ型導電性のものでもよく、例えば、ごく軽くドープさせたｎ型導電ＳｉＣまたは非ドープＳｉＣでもよい。本発明のいくつかの実施形態では、図３に示すように、第２のバッファ層１６を基板１０上に直接設けることもできる。
図１に示すように、第２のバッファ層１６上にｎ型導電チャネル層１８を設ける。ｎ型導電チャネル層１８は、６Ｈ、４Ｈ、１５Ｒ、または３Ｃポリタイプのｎ型導電炭化ケイ素で形成することができる。ｎ型導電チャネル層は、例えば、異なるキャリア濃度を有する１つまたは複数のｎ型導電炭化ケイ素層を含むことができる。例えば、図４に示すように、ｎ型導電チャネル層１８は、第１のｎ型導電チャネル層１５と、第２のｎ型導電チャネル層１９とを含むことができる。また、ｎ型導電チャネル層１８は、ｎ型導電ＳｉＣの第１、第２、および第３の層を含むことができる（特許文献８参照。本特許出願の開示を、参照によりその全体を記載のように本明細書に組み込む。）。
図１にさらに示すように、デバイスのソース領域およびドレイン領域をそれぞれ画定するｎ+領域１３および１７を設ける。これらのソースおよびドレイン領域１３および１７は、典型的にはｎ型導電炭化ケイ素であり、ｎ型導電チャネル層１８のキャリア濃度よりも高いキャリア濃度を有する。ソースおよびドレイン領域１３および１７には、約１×１０19ｃｍ-3のキャリア濃度が適し得るが、できるだけ高いキャリア濃度が好ましい。
ソースおよびドレイン注入領域１３および１７上にオーム接点２６および２２を互いに間隔を置いてそれぞれ設け、それによってソース接点２６およびドレイン接点２２を設ける。ｐ+導電領域１４上にオーム接点２５を設けて、ｐ+接点２５を設ける。オーム接点２５、２６、および２２は、ニッケルまたは他の適当な金属で形成することができる。ｐ+導電領域１４は、例えば、ｐ+オーム接点２５をソース接点２６に電気的に結合することによって、ソース領域１３と同じ電位に維持される。酸化物などの絶縁体層２０をデバイスの露出表面上にさらに設けることができる。
図１にさらに示すように、第１の凹部（recess）４３および接点バイアホール４２を設ける。第１の凹部４３を、ソース領域１３とドレイン領域１７との間に設ける。この第１の凹部４３は、ｎ型導電チャネル層１８中に延び、ｎ型導電チャネル層１８を露出させている。接点バイアホール４２を、ソース領域１３に隣接して設け、ｎ型導電領域１１を貫通して延ばして、ｐ+領域１４の少なくとも一部分を露出させる。上述したように、ｎ型導電領域１１は、ｐ+導電領域１４上を、ｐ+導電領域１４の一端部から延びることができるが、ドレインの方に延びるｐ+導電領域１４の第２の端部を越えては延びない。
ソース領域１３とドレイン領域１７との間の第１の凹部４３中に、ゲート電極２４を設けることができる。このゲート電極２４は、クロム、プラチナ、プラチナシリサイド、ニッケル、および／またはＴｉＷＮで形成することができるが、ショットキー効果を実現するとして当業者に周知の金などの他の金属を使用することもできる。ショットキーゲート電極２４は、典型的には３層構造を有する。かかる構造は、クロム（Ｃｒ）の高い接着性のため利点を有し得る。例えば、ゲート電極２４は、任意選択で、ｎ型導電チャネル層１８に接触する第１のクロム（Ｃｒ）ゲート層を含むことができる。ゲート電極２４は、プラチナ（Ｐｔ）および金、または他の導電性の高い金属の被覆層３２をさらに含むことができる。あるいは、ゲート電極２４は、第１の凹部４３内のｎ型導電チャネル層１８上に第１のニッケル層を含むことができる。ゲート電極２４は、第１のニッケル層上に、金の層を含む被覆層をさらに含むことができる。
図１にさらに示すように、金属被覆層２８、３０、および３２を、ソース接点２６およびｐ+接点２５、ドレイン接点２２、ならびにゲート電極２４上にそれぞれ設けることができる。被覆層２８、３０、および３２は、金、銀、アルミニウム、プラチナ、および／または銅でよい。導電性の高い他の適当な金属もまた、被覆層に使用することができる。さらに、金属被覆層２８によって、ｐ+領域１４のｐ+接点２５をソース接点２６に電気的に結合することができる。
図２Ａから２Ｈは、本発明のいくつかの実施形態によるトランジスタの製造を示す。図２Ａからわかるように、基板１０上に、任意選択のバッファ層１２を成長または堆積させることができる。基板１０は、半絶縁基板、ｐ型基板、またはｎ型基板でよい。基板１０は、ごく軽くドープさせることができる。基板１０が半絶縁性である場合、この基板１０は、開示されているように製造することができる（特許文献９参照。本特許の開示を、参照によりその全体を記載のように本明細書に組み込む。）。半絶縁基板を形成する他の技術もまた、使用することができる。バッファ層１２は、約３．０×１０15ｃｍ-3以下のキャリア濃度を有するｐ型導電炭化ケイ素でよいが、典型的には１．０×１０15ｃｍ-3以下のキャリア濃度である。あるいは、バッファ層１２は、ｎ型炭化ケイ素または非ドープ（undoped）炭化ケイ素でもよい。
図２Ａにさらに示すように、ｐ+領域１４を注入するためにマスク４５を形成することができる。ｐ+領域１４は、典型的には、例えば、アルミニウム、ボロン、および／またはガリウムのイオン注入によって形成される。図２Ｂに示すように、マスク４５によって被覆されていない領域にイオン注入を実施して、ｐ+領域１４を形成する。したがって、バッファ層１２が存在する場合にはその一部分に、または基板１０の一部分にイオンを注入して、ｐ型導電性の高ドープ領域、例えば、ｐ型導電炭化ケイ素を設ける。このｐ型導電性の高ドープ領域は、バッファ層１２または基板１０中に約０．４μｍ延びることができる。図２Ｂにさらに示すように、マスク４５をやはり用いて、ｎ型導電領域１１を注入することができる。ｎ型導電領域１１は、典型的には、例えば、窒素または燐のイオン注入によって形成される。図２Ｂに示すように、マスク４５によって被覆されていない領域にイオン注入を実施して、ｎ型導電領域１１を形成することができる。ｎ型導電領域１１は、バッファ層１２が存在する場合にはその中に、または基板１０中に約５００Åから約１５００Å延びることができるが、典型的には、バッファ層１２が存在する場合にはその中に、または基板１０中に約１０００Å未満で延びる。
ｐ型ドーパントおよびｎ型ドーパントの注入後、続いて高温アニールを行って注入を活性化させる。本発明のいくつかの実施形態では、ｎ型およびｐ型ドーパントは、同時にアニールすることができる。適当なアニール温度は、約１３００から約１６００℃でよく、典型的には約１５００℃である。
図２Ｂからわかるように、バッファ層１２上に、第２のバッファ層１６およびｎ型導電チャネル層１８を成長または堆積させる。バッファ層１２が含まれない場合は、基板１０上に、第２のバッファ層１６およびｎ型導電チャネル層１８を成長または堆積させることができることが理解されよう。図２Ｂに示すように、バッファ層１２上に第２のバッファ層１６を形成し、第２のバッファ層１６上にｎ型導電チャネル層１８を形成する。第２のバッファ層１６は、約１０００Å未満の厚さを有するように形成するが、上述したように、本発明のいくつかの実施形態では省略することもできる。
図２Ｃに示されるように、ソース領域およびドレイン領域をそれぞれ画定するｎ+領域１３および１７を注入するために、マスク５０を形成することができる。ソースおよびドレイン領域１３および１７は、典型的には、例えば、窒素（Ｎ）または燐（Ｐ）のイオン注入によって形成され、続いて高温アニールが行われる。適当なアニール温度は、約１１００から約１６００℃でよい。マスク５０によって被覆されていない領域にイオン注入を実施して、図２Ｄに示すように、ｎ+領域１３および１７を形成することができる。したがって、ｎ型導電チャネル層１８の一部分にイオンを注入して、ｎ型導電チャネル層１８よりも高いキャリア濃度を有するｎ型導電性の高ドープ領域、例えば、ｎ型導電ＳｉＣを設ける。注入後、ドーパントをアニールして、注入を活性化させることができる。
図２Ｄからわかるように、基板１０、バッファ層１２、ｐ+領域１４、第２のバッファ層１６、およびｎ型導電チャネル層１８をエッチングして、分離メサ（isolation mesa）を形成することができる。このメサは、基板１０、バッファ層１２、ｐ+領域１４、第２のバッファ層１６、およびｎ型導電チャネル層１８によって画定された側壁５５、５７を有し、これらの側壁がトランジスタの周縁部を画定している。メサのこれらの側壁は、ｐ+導電領域１４を越えて下方に延びている。このメサは、図２Ｄに示されるように、デバイスの基板１０中まで延びるように形成することができる。このメサは、デバイスの空乏領域を越えて延ばすことができ、それによってデバイス中の電流をメサに閉じ込め、デバイスの容量（capacitance）を低減させることができる。メサは、上述のデバイスを反応性イオンエッチングすることによって形成することができるが、当業者に周知の他の方法を用いてメサを形成することもできる。さらに、メサを使用しない場合は、陽子衝撃（proton bombardment）、補償原子（compensating atom）によるカウンタドープ（counterdoping）、または当業者に周知の他の方法などの他の方法を用いてデバイスを分離することもできる。
一実施形態では、図４に示すように、第２のバッファ層１６およびｎ型導電チャネル層１８だけをエッチングして、分離メサを形成することができる。これらの実施形態では、側壁５５、５７は、第２のバッファ層１６およびｎ型導電チャネル層１８によって画定され、これらの側壁がトランジスタの周縁部を画定している。本明細書で示す図は、分離メサの例示的な実施形態を示すものにすぎず、本発明の実施形態は、本明細書に示すものだけに限られるものではないことが理解されよう。例えば、分離メサは、本発明の範囲から逸脱することなく、第２のバッファ層１６中まで延びていなくてもよい。
図２Ｄに、ＭＥＳＦＥＴの第１の凹部４３の形成をさらに示す。マスク４７を形成し、次いで、マスク４７に従ってｎ型導電チャネル層１８中をエッチングして第１の凹部４３を形成することによって、第１の凹部４３を形成することができる。第１の凹部４３は、ドライまたはウェットエッチング工程などのエッチング工程によって形成することができる。例えば、第１の凹部４３は、ドライエッチング、例えば、電子サイクロトロン共鳴（ＥＣＲ）または誘導結合プラズマ（ＩＣＰ）エッチングによって形成することができる。マスク４７は、除去することができる。
図２Ｅに、第１の凹部４３を上述したように形成した後の、絶縁体層２０、例えば酸化物層の形成を示す。絶縁体層２０は、既存の構造の露出表面上、すなわち、分離メサ、ソースおよびドレイン領域１３および１７、ｎ型導電チャネル層１８上、ならびに第１の凹部４３中に成長または堆積させることができる。
次に、図２Ｆを参照すると、絶縁体層２０をソースおよびドレイン領域１３および１７まで貫通させて、接点窓をエッチングすることができる。次いで、ニッケルを蒸発させて、ソースおよびドレイン接点２６および２２をそれぞれ堆積させることができる。ニッケルをアニールして、図２Ｆに示すように、オーム接点２６および２２を形成することができる。かかる堆積およびアニール工程は、当業者に周知の従来の技術を使用して実施することができる。例えば、オーム接点２６および２２は、約９５０℃から約１１００℃の温度で約２分間アニールすることができる。しかし、他の時間および温度も使用することができる。例えば、約３０秒から約１０分間の時間が許容可能となり得る。図２Ｆにさらに示すように、ソースおよびドレイン接点２６および２２の形成後、高ドープｐ+領域１４の上方の絶縁体層２０中に接点窓４１をエッチングすることができる。
本発明のいくつかの実施形態では、オーム接点は、開示されているものと同じまたは類似の接点でよい（特許文献１０参照。本特許出願の開示を、参照によりその全体を記載のように本明細書に組み込む。）。
図２Ｇに示すように、ＭＥＳＦＥＴの接点バイアホール４２を形成することができる。この接点バイアホール４２は、ＭＥＳＦＥＴの、絶縁体層２０中の窓４１によって画定された部分にエッチングすることができる。ｎ型導電チャネル層１８、第２のバッファ層１６（存在する場合）、およびｎ型導電領域１１を貫通してエッチングして、ｐ+導電領域１４を露出させ、それによって接点バイアホール４２を形成することができる。このエッチング工程は、例えば、ドライまたはウェットエッチング工程でよい。図２Ｇにさらに示すように、ニッケルおよび／またはアルミニウム−チタン（ＡｌＴｉ）を蒸着させて、ｐ+接点２５を堆積させることができる。ニッケルをアニールして、オーム接点２５を形成することができる。かかる堆積およびアニール工程は、当業者に周知の従来の技術を使用して実施することができる。例えば、オーム接点２５は、約６００℃から約１０５０℃の温度でアニールすることができる。
図２Ｈに、ゲート電極２４、ならびに被覆層２８、３０、および３２の形成を示す。例えば、絶縁体２０中に窓を開口し、第１の凹部４３内にクロム層を堆積させることができる。典型的には、クロム層は、蒸着によって形成される。次いで、プラチナおよび金を堆積させると、ゲート構造を完成することができる。さらに示すように、ソース接点２６とｐ+接点とは単一の被覆層２８を共有しており、この被覆層２８によって、ソースが高ドープｐ型導電領域１４に電気的に結合されている。
次に、図３を参照して、本発明の他の実施形態によるトランジスタの断面図について論じる。同じ番号は、先に説明した図の同じ要素を指し、したがって、これらの要素の詳細な説明は省略する。図３からわかるように、本発明のいくつかの実施形態では、基板１０中にｐ+導電領域１４およびｎ型導電領域を設けることができる。
次に図４を参照して、本発明の他の実施形態によるトランジスタの断面図について論じる。同じ番号は、先に説明した図の同じ要素を指し、したがって、これらの要素の詳細な説明は省略する。図４からわかるように、本発明のいくつかの実施形態は、単一の凹部４３ではなく、二重凹部構造（double recessed structure）を含むことができる。図４に示すように、第１の凹部５３用のマスクを形成し、マスクに従って第１のｎ型導電チャネル層１９を貫通してエッチングして第１の凹部５３を形成することによって、二重凹部構造の第１の凹部５３を形成することができる。第１の凹部５３を形成した後、絶縁層を形成することができる。図２Ｆに示すようにオーム接点を形成した後、第２の凹部用の第２のマスクを形成し、マスクに従って凹部をエッチングすることによって、二重凹部構造の第２の凹部５４を形成することができる。第２のｎ型導電チャネル層１５中を、例えば約６００Åの距離までエッチングして、第２の凹部５４を形成することができる。二重凹部構造を製造する方法はさらに開示されている（特許文献１１参照）。
次に、図５を参照して、本発明のさらに他の実施形態によるＭＥＳＦＥＴの断面図について論じる。同じ番号は、先に説明した図の同じ要素を指し、したがって、これらの要素の説明は省略する。図５に示すように、ゲート電極２４を、ｎ型導電チャネル層１８上に配設し、単一または二重凹部中には配設しない。
次に、図６を参照して、本発明のいくつかの実施形態によるＭＥＳＦＥＴの断面図について論じる。同じ番号は、先に説明した図の同じ要素を指し、したがって、これらの要素の説明は省略する。図６に示すように、第１のｐ型導電領域（ｐ+領域）１４のキャリア濃度よりも低いキャリア濃度を有する第２のｐ型導電領域２１を設けることができる。この図でさらに示すように、第２のｐ型導電領域２１は、第１のｐ型導電領域１４の端部からゲート電極２４の下まで延びることができ、したがって、第１および第２のｐ型導電領域１４および２１は、ｎ型導電領域１１の２つの表面に接して設けられることになる。上述したように、ゲート電極２４は、第１の側壁３１および第２の側壁３３を有する。第１の側壁３１はソース領域１３に隣接し、第２の側壁３３はドレイン領域１７に隣接する。第２のｐ型導電領域２１は、第１のｐ型導電領域１４の端部からゲート電極２４の第２の側壁３３まで、そのゲート電極の第２の側壁を越えずに延びるか、または第１のｐ型導電領域１４の端部からゲート電極２４の第１の側壁３１と第２の側壁３３との間まで延びることができる。典型的には、第２のｐ型導電領域２１は、ゲート電極２４の第１の側壁３１と第２の側壁３３との間のほぼ中間点まで延びる。
次に図７を参照して、本発明の一実施形態によるＭＥＳＦＥＴの平面図（上面図）について説明する。図７に示すように、基板１０上に複数のユニットセルを設ける。ソース接点２６とドレイン接点２２との間にゲート電極２４を配置する。図７に示すように、ソース接点２６とドレイン接点２２とは、相互に嵌合している。被覆層２８が、接点バイアホール４３中に配設されたｐ+接点（図示せず）を介して、ソース接点２６をｐ+領域（図示せず）に電気的に結合している。
上記では、特定の層、領域、および凹部を有する特定のＭＥＳＦＥＴに関して本発明を説明しているが、本発明の実施形態は、上述のＭＥＳＦＥＴのみに限られるものではないことが理解されよう。本発明の実施形態によるソース領域下のｐ型およびｎ型導電領域は、他のタイプのトランジスタにも組み込むことができる。例えば、本発明の実施形態によるｐ型導電領域は、他のＭＥＳＦＥＴに組み込むことができる（特許文献１２参照。本特許の開示を、参照によりその全体を記載のように本明細書に組み込む。）。
上記では、ＳｉＣ ＭＥＳＦＥＴに関して本発明を説明しているが、本発明は、ＳｉＣ ＭＥＳＦＥＴのみに限られるものではない。例えば、本発明の実施形態によるＭＥＳＦＥＴは、例えばガリウム砒素（ＧａＡｓ）ＭＥＳＦＥＴ、または窒化ガリウム（ＧａＮ）ＭＥＳＦＥＴであってもよい。特に、ＧａＡｓ ＭＥＳＦＥＴに関して本発明を説明した場合には、ｐ型導電領域は、ｐ型導電ＧａＡｓ領域となり、ｎ型導電チャネル層は、ｎ型導電ＧａＡｓ層などになったであろう。さらに、本発明のいくつかの実施形態によるＭＥＳＦＥＴは、例えば、ＳｉＣ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＮ ＨＥＭＴ、ＧａＮ ＨＥＭＴ ＭＭＩＣ、ＧａＡｓ ＭＥＳＦＥＴ、ＧａＡｓ ＭＥＳＦＥＴ ＭＭＩＣ、ＧａＡｓ ＨＥＭＴ、ＧａＡｓ ＨＥＭＴ ＭＭＩＣ、ＧａＡｓ ｐＨＥＭＴ、ＧａＡｓ ｐＨＥＭＴ ＭＭＩＣなどであってもよい。
図面および明細書では、本発明の典型的な好ましい実例形態を開示し、特定の用語を使用してきたが、これらは概括的かつ説明的な意味で使用したものにすぎず、添付の特許請求の範囲に記載の本発明の範囲を限定するものではない。
本発明のいくつかの実施形態によるトランジスタの断面図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明のいくつかの実施形態によるトランジスタの製造における処理ステップを示す図である。 本発明の他の実施形態によるトランジスタの断面図である。 本発明のさらに他の実施形態によるトランジスタの断面図である。 本発明のいくつかの実施形態によるトランジスタの断面図である。 本発明の他の実施形態によるトランジスタの断面図である。 本発明のいくつかの実施形態によるトランジスタの平面図である。

Claims (45)

  1. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電領域と、
    前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に、前記ｐ型導電領域の前記端部まで延びるｎ型導電領域とを備え、
    前記ゲート電極は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電領域は、前記ソース領域の下から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
  2. バッファ層をさらに備え、前記ＭＥＳＦＥＴが前記バッファ層上に設けられ、前記ｎ型導電領域が前記バッファ層中に延びることを特徴とする請求項１に記載のユニットセル。
  3. 前記ｎ型導電領域が、前記バッファ層中に５００Åから１５００Å延びることを特徴とする請求項２に記載のユニットセル。
  4. 前記ｎ型導電領域が、前記バッファ層中に１０００Å未満で延びることを特徴とする請求項３に記載のユニットセル。
  5. 炭化ケイ素（ＳｉＣ）基板をさらに備え、前記ｐ型導電領域が前記ＳｉＣ基板上に配設され、前記ｎ型導電チャネル層がｎ型導電ＳｉＣを含み、前記ｐ型導電領域がｐ型導電ＳｉＣを含み、前記ｎ型導電領域がｎ型導電ＳｉＣを含むことを特徴とする請求項１に記載のユニットセル。
  6. 基板をさらに備え、前記ｐ型導電領域が前記基板上に配設され、前記基板がガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含み、前記チャネル層がＧａＡｓまたはＧａＮを含み、前記ｐ型導電領域がｐ型導電ＧａＡｓまたはｐ型導電ＧａＮを含み、前記ｎ型導電領域がｎ型導電ＧａＡｓまたはｎ型導電ＧａＮを含むことを特徴とする請求項１に記載のユニットセル。
  7. 前記ｎ型導電チャネル層中に、前記ｎ型導電チャネル層のキャリア濃度よりも高いキャリア濃度を有する前記ソース領域および前記ドレイン領域を画定するｎ型導電ＳｉＣ注入領域をさらに備え、前記ソースおよびドレイン領域上に第１および第２のオーム接点がそれぞれ配設されることを特徴とする請求項１に記載のユニットセル。
  8. 前記ゲート電極が、前記ｎ型チャネル層中に配設されることを特徴とする請求項１に記載のユニットセル。
  9. 前記ゲート電極が、前記ｎ型チャネル層中の単一の凹部内に配設されることを特徴とする請求項８に記載のユニットセル。
  10. 前記ゲート電極が、前記ｎ型チャネル層中の二重凹部内に配設されることを特徴とする請求項８に記載のユニットセル。
  11. 基板をさらに備え、前記ＭＥＳＦＥＴが前記基板上にあり、前記ｎ型導電領域が前記基板中に延びることを特徴とする請求項１に記載のユニットセル。
  12. 前記ｎ型導電領域が、前記基板中に５００Åから１５００Å延びることを特徴とする請求項１１に記載のユニットセル。
  13. 前記ｎ型導電領域が、前記基板中に１０００Å未満で延びることを特徴とする請求項１２に記載のユニットセル。
  14. 前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項１１に記載のユニットセル。
  15. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有し、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有するｐ型導電領域であって、前記ゲート電極の第１の側壁の方に延びるが前記ゲート電極の第１の側壁を越えては延びない第１のｐ型導電領域と、前記第１のｐ型導電領域のキャリア濃度よりも低いキャリア濃度を有し、前記第１のｐ型導電領域の端部から前記ゲート電極の下まで延びる第２のｐ型導電領域とを備える前記ｐ型導電領域と、
    前記ソース領域の下の前記第１のｐ型導電領域上にあり、前記ドレイン領域の方に、前記第１のｐ型導電領域の端部まで延びるｎ型導電領域とを備え、
    前記ゲート電極が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記第１のｐ型導電領域が、前記ｎ型導電領域の下面に接し、前記第２のｐ型導電領域が、前記ｎ型導電領域の側面に接して設けられ、
    前記ｎ型導電領域は、前記ソース領域の下から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
  16. 前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から前記ゲート電極の前記第２の側壁まで延びるが、前記ゲート電極の前記第２の側壁を越えては延びないことを特徴とする請求項１５に記載のユニットセル。
  17. 前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から、前記ゲート電極の前記第１の側壁と第２の側壁との間まで延びることを特徴とする請求項１５に記載のユニットセル。
  18. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電領域と、
    前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に、前記ｐ型導電領域の前記端部まで延びるｎ型導電領域と、
    前記ソース領域に隣接し、前記ｐ型導電領域を露出させる接点バイアホールとを備え、
    前記ゲート電極が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電領域が、前記ｐ型導電領域の前記露出部分から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
  19. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電ＳｉＣチャネル層上にある炭化ケイ素（ＳｉＣ）ＭＥＳＦＥＴと、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電ＳｉＣ領域であって、前記ｎ型導電ＳｉＣチャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電ＳｉＣ領域と、
    前記ソース領域の下の前記ｐ型導電ＳｉＣ領域上にあり、前記ドレイン領域の方に、前記ｐ型導電ＳｉＣ領域の前記端部まで延びるｎ型導電ＳｉＣ領域とを備え、
    前記ゲート電極は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電ＳｉＣ領域は、前記ソース領域の下から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電ＳｉＣ領域との接合によって空乏化し、前記ｎ型導電ＳｉＣチャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
  20. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電領域を形成すること、および、
    前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に、前記ｐ型導電領域の前記端部まで延びるｎ型導電領域を形成することを含み、
    前記ゲート電極は、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電領域を形成することは、前記ソース領域の下から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減する前記ｎ型導電領域を形成すること含むことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
  21. 前記ＭＥＳＦＥＴを形成することが、バッファ層上に前記ＭＥＳＦＥＴを形成することをさらに含み、前記ｎ型導電領域を形成することが、前記バッファ層中に延びる前記ｎ型導電領域を形成することを含むことを特徴とする請求項２０に記載の方法。
  22. 前記ｎ型導電領域が、前記バッファ層中に５００Åから１５００Å延びることを特徴とする請求項２１に記載の方法。
  23. 前記ｎ型導電領域が、前記バッファ層中に１０００Å未満で延びることを特徴とする請求項２２に記載の方法。
  24. 炭化ケイ素（ＳｉＣ）基板を形成することをさらに含み、前記ｐ型導電領域を形成することが、前記ＳｉＣ基板上に前記ｐ型導電領域を形成することを含み、前記ｎ型導電チャネル層を形成することが、ｎ型導電ＳｉＣチャネル層を形成することを含み、前記ｐ型導電領域を形成することが、ｐ型導電ＳｉＣ領域を形成することを含み、前記ｎ型導電領域を形成することが、ｎ型導電ＳｉＣ領域を形成することを含むことを特徴とする請求項２０に記載の方法。
  25. 基板を形成することをさらに含み、前記ｐ型導電領域を形成することが、前記基板上に前記ｐ型導電領域を形成することを含み、前記基板がガリウム砒素（ＧａＡｓ）または窒化ガリウム（ＧａＮ）を含み、前記チャネル層がＧａＡｓまたはＧａＮを含み、前記ｐ型導電領域がｐ型導電ＧａＡｓまたはｐ型導電ＧａＮを含み、前記ｎ型導電領域がｎ型導電ＧａＡｓまたはｎ型導電ＧａＮを含むことを特徴とする請求項２０に記載の方法。
  26. 前記ｎ型導電チャネル層中に、前記ｎ型導電チャネル層のキャリア濃度よりも高いキャリア濃度を有する前記ソース領域および前記ドレイン領域を画定するｎ型導電ＳｉＣ注入領域を形成すること、および、
    前記ソースおよびドレイン領域上に第１および第２のオーム接点をそれぞれ形成することをさらに含むことを特徴とする請求項２０に記載の方法。
  27. 前記ゲート電極を、前記ｎ型チャネル層中に配設することをさらに含むことを特徴とする請求項２０に記載の方法。
  28. 前記ゲート電極を、前記ｎ型チャネル層中の単一の凹部内に配設することを特徴とする請求項２７に記載の方法。
  29. 前記ゲート電極を、前記ｎ型チャネル層中の二重凹部内に配設することを特徴とする請求項２７に記載の方法。
  30. 前記ＭＥＳＦＥＴを形成することが、基板上にＭＥＳＦＥＴを形成することを含み、前記ｎ型導電領域を形成することが、前記基板中に延びる前記ｎ型導電領域を形成することを含むことを特徴とする請求項２０に記載の方法。
  31. 前記ｎ型導電領域が、前記基板中に５００Åから１５００Å延びることを特徴とする請求項３０に記載の方法。
  32. 前記ｎ型導電領域が、前記基板中に１０００Å未満で延びることを特徴とする請求項３１に記載の方法。
  33. 前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項３０に記載の方法。
  34. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有し、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有するｐ型導電領域であって、前記ゲート電極の第１の側壁の方に延びるが前記ゲート電極の第１の側壁を越えては延びない第１のｐ型導電領域と、前記第１のｐ型導電領域のキャリア濃度よりも低いキャリア濃度を有し、前記第１のｐ型導電領域の端部から前記ゲート電極の下まで延びる第２のｐ型導電領域とを備える前記ｐ型導電領域を形成すること、および、
    前記ソース領域の下の前記第１のｐ型導電領域上にあり、前記ドレイン領域の方に、前記第１のｐ型導電領域の端部まで延びるｎ型導電領域を形成することを含むことを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法であって、
    前記ゲート電極が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記第１のｐ型導電領域が、前記ｎ型導電領域の下面に接し、前記第２のｐ型導電領域が、前記ｎ型導電領域の側面に接して設けられることを含み、
    前記ｎ型導電領域は、前記ソース領域の下から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
  35. 前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から前記ゲート電極の前記第２の側壁まで延びるが、前記ゲート電極の前記第２の側壁を越えては延びないことを特徴とする請求項３４に記載の方法。
  36. 前記第２のｐ型導電領域が、前記第１のｐ型導電領域の前記端部から、前記ゲート電極の前記第１の側壁と第２の側壁との間まで延びることを特徴とする請求項３４に記載の方法。
  37. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴを形成すること、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電領域を形成すること、
    前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に、前記ｐ型導電領域の前記端部まで延びるｎ型導電領域を形成すること、および、
    前記ソース領域に隣接し、前記ｐ型導電領域を露出させる接点バイアホールを形成することを含み、
    前記ゲート電極が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電領域が、前記ｐ型導電領域の前記露出部分から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を形成する方法。
  38. ソース領域、ドレイン領域、およびゲート電極を有し、前記ゲート電極が、前記ソース領域と前記ドレイン領域との間の、ｎ型導電チャネル層上にあるＭＥＳＦＥＴと、
    前記ソース領域の下にあり、前記ドレイン領域の方に延びる端部を有するｐ型導電領域であって、前記ｎ型導電チャネル層から間隔を置いて配置され、前記ソース領域に電気的に結合され、隣接する領域よりも高いキャリア濃度を有する前記ｐ型導電領域と、
    前記ソース領域の下の前記ｐ型導電領域上にあり、前記ドレイン領域の方に、前記ｐ型導電領域の前記端部まで延びるｎ型導電領域と、
    前記ソース領域に隣接し、前記ｐ型導電領域を露出させるバイアホールとを備え、
    前記ゲート電極が、第１の側壁および第２の側壁を有し、前記第１の側壁が前記ソース領域に隣接し、前記第２の側壁が前記ドレイン領域に隣接し、
    前記ｎ型導電領域は、前記ｐ型導電領域の前記露出部分から前記ゲート電極の前記第１の側壁の方に延びるが、前記ゲート電極の前記第１の側壁を越えては延びず、前記ｐ型導電領域との接合によって空乏化し、前記ｎ型導電チャネル層の空乏化が生じる可能性を低減することを特徴とする金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）のユニットセル。
  39. 前記ＭＥＳＦＥＴがバッファ層上に設けられ、前記ｎ型導電領域が前記バッファ層中に延びることを特徴とする請求項３８に記載のユニットセル。
  40. 前記ｎ型導電領域が、前記バッファ層中に５００Åから１５００Å延びることを特徴とする請求項３９に記載のユニットセル。
  41. 前記ｎ型導電領域が、前記バッファ層中に１０００Å未満で延びることを特徴とする請求項４０に記載のユニットセル。
  42. 前記ＭＥＳＦＥＴが基板上にあり、前記ｎ型導電領域が前記基板中に延びることを特徴とする請求項３８に記載のユニットセル。
  43. 前記ｎ型導電領域が、前記基板中に５００Åから１５００Å延びることを特徴とする請求項４２に記載のユニットセル。
  44. 前記ｎ型導電領域が、前記基板中に１０００Å未満で延びることを特徴とする請求項４３に記載のユニットセル。
  45. 前記基板が、炭化ケイ素（ＳｉＣ）基板を含むことを特徴とする請求項４２に記載のユニットセル。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5261923B2 (ja) * 2006-10-17 2013-08-14 サンケン電気株式会社 化合物半導体素子
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
JP5397289B2 (ja) 2010-03-29 2014-01-22 住友電気工業株式会社 電界効果トランジスタ
JP5879694B2 (ja) * 2011-02-23 2016-03-08 ソニー株式会社 電界効果トランジスタ、半導体スイッチ回路、および通信機器
US8476979B1 (en) 2011-07-07 2013-07-02 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration High-efficiency power module
US9024356B2 (en) * 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
US10164038B2 (en) 2013-01-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of implanting dopants into a group III-nitride structure and device formed
US9385224B2 (en) * 2014-08-13 2016-07-05 Northrop Grumman Systems Corporation Method of forming an integrated multichannel device and single channel device structure
US10892356B2 (en) 2016-06-24 2021-01-12 Cree, Inc. Group III-nitride high-electron mobility transistors with buried p-type layers and process for making the same
US10840334B2 (en) 2016-06-24 2020-11-17 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US10192980B2 (en) 2016-06-24 2019-01-29 Cree, Inc. Gallium nitride high-electron mobility transistors with deep implanted p-type layers in silicon carbide substrates for power switching and radio frequency applications and process for making the same
US11430882B2 (en) * 2016-06-24 2022-08-30 Wolfspeed, Inc. Gallium nitride high-electron mobility transistors with p-type layers and process for making the same
KR102381395B1 (ko) * 2017-09-18 2022-04-01 한국전기연구원 절연 또는 반절연 ６Ｈ-ＳｉＣ 기판에 구현된 ＳｉＣ 반도체 소자 및 그 제조 방법
US11929428B2 (en) 2021-05-17 2024-03-12 Wolfspeed, Inc. Circuits and group III-nitride high-electron mobility transistors with buried p-type layers improving overload recovery and process for implementing the same
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51424Y2 (ja) 1971-02-02 1976-01-08
DE2324780C3 (de) * 1973-05-16 1978-07-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Halbleiterbauelements
JPS6051213B2 (ja) 1978-05-30 1985-11-13 株式会社フジクラ 伸縮自在なテ−プ電線の製造装置
JPS59134874A (ja) 1983-01-21 1984-08-02 Hitachi Ltd 半導体装置の製造方法
US4762806A (en) * 1983-12-23 1988-08-09 Sharp Kabushiki Kaisha Process for producing a SiC semiconductor device
JPS60142568A (ja) 1983-12-29 1985-07-27 Sharp Corp 炭化珪素電界効果トランジスタの製造方法
US4737469A (en) * 1984-01-19 1988-04-12 Honeywell Inc. Controlled mode field effect transistors and method therefore
JPS60154674A (ja) 1984-01-25 1985-08-14 Hitachi Ltd 電子装置の製造方法
JPS60189250A (ja) 1984-03-08 1985-09-26 Fujitsu Ltd 半導体装置
DE3578271D1 (de) * 1984-11-02 1990-07-19 Toshiba Kawasaki Kk Feldeffekttransistor mit einem schottky-gate und herstellungsverfahren dafuer.
JP2615390B2 (ja) * 1985-10-07 1997-05-28 工業技術院長 炭化シリコン電界効果トランジスタの製造方法
EP0252179B1 (en) * 1986-07-11 1992-05-27 International Business Machines Corporation Process for producing undercut mask profiles
JPS6347983A (ja) 1986-08-18 1988-02-29 Sharp Corp 炭化珪素電界効果トランジスタ
US5229625A (en) * 1986-08-18 1993-07-20 Sharp Kabushiki Kaisha Schottky barrier gate type field effect transistor
JPS6459961A (en) 1987-08-31 1989-03-07 Toshiba Corp Semiconductor device
JPH0797659B2 (ja) 1987-10-20 1995-10-18 三洋電機株式会社 ＳｉＣ青色発光ダイオード
US4947218A (en) * 1987-11-03 1990-08-07 North Carolina State University P-N junction diodes in silicon carbide
JPH0798684B2 (ja) 1988-01-19 1995-10-25 日本碍子株式会社 高密度ＳｉＣ焼結体の製造方法
JPH01196873A (ja) 1988-02-02 1989-08-08 Sharp Corp 炭化珪素半導体装置
JP2612040B2 (ja) 1988-06-28 1997-05-21 株式会社豊田中央研究所 β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法
US5014108A (en) * 1990-05-15 1991-05-07 Harris Corporation MESFET for dielectrically isolated integrated circuits
JPH04225534A (ja) 1990-12-27 1992-08-14 Fujitsu Ltd 半導体装置及びその製造方法
JPH0547798A (ja) * 1991-01-31 1993-02-26 Texas Instr Inc <Ti> 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ
US5289015A (en) * 1991-04-25 1994-02-22 At&T Bell Laboratories Planar fet-seed integrated circuits
US5264713A (en) * 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US5270554A (en) * 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
US5925895A (en) * 1993-10-18 1999-07-20 Northrop Grumman Corporation Silicon carbide power MESFET with surface effect supressive layer
US5510630A (en) * 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5686737A (en) * 1994-09-16 1997-11-11 Cree Research, Inc. Self-aligned field-effect transistor for high frequency applications
SE9404452D0 (sv) * 1994-12-22 1994-12-22 Abb Research Ltd Semiconductor device having an insulated gate
JP3158973B2 (ja) 1995-07-20 2001-04-23 富士電機株式会社 炭化けい素縦型ｆｅｔ
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP2728126B2 (ja) * 1995-12-25 1998-03-18 日本電気株式会社 電界効果トランジスタ
US5719409A (en) * 1996-06-06 1998-02-17 Cree Research, Inc. Silicon carbide metal-insulator semiconductor field effect transistor
DE19644821C1 (de) 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
US5742082A (en) * 1996-11-22 1998-04-21 Motorola, Inc. Stable FET with shielding region in the substrate
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US6121633A (en) * 1997-06-12 2000-09-19 Cree Research, Inc. Latch-up free power MOS-bipolar transistor
JPH11150124A (ja) 1997-09-12 1999-06-02 Toshiba Corp 電界効果トランジスタおよびその製造方法
JP3216804B2 (ja) 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
US6107649A (en) * 1998-06-10 2000-08-22 Rutgers, The State University Field-controlled high-power semiconductor devices
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
US6218680B1 (en) * 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP2002252233A (ja) * 2001-02-22 2002-09-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6458640B1 (en) * 2001-06-04 2002-10-01 Anadigics, Inc. GaAs MESFET having LDD and non-uniform P-well doping profiles
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6956239B2 (en) * 2002-11-26 2005-10-18 Cree, Inc. Transistors having buried p-type layers beneath the source region

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