JP4334473B2 - オープン/ショートテスタのためのマルチソケット基盤 - Google Patents
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Description
この発明は、概して、集積回路のテストに関し、より具体的には、ボールグリッドアレイでパッケージ化された集積回路と集積回路素子テスタとの間でテスト信号を送るためのインターフェイス構造に関する。
集積回路(IC)デバイスは、典型的には、プラスチック、セラミックまたは金属から形成されたパッケージに収容されるICチップを含む。このICチップは、シリコンの薄片(たとえば「チップ」)上に形成された集積回路を含む。パッケージはICチップを支持および保護して、集積回路と外部の回路またはシステムとの間に電気的接続を提供する。
単一のインターフェイス構造が、関連する素子テスタとの適合性を保持しつつ、サイズおよび構成の異なるBGAパッケージを収容することが可能な方法および装置が開示される。この発明の一実施例に従うと、インターフェイス構造は第1の部分および第2の部分を含む。第1の部分は、関連する素子テスタのドッキング区域と適合する物理的な大きさを有し、第1のBGAパッケージを受けるよう構成された第1のソケットを含む。第1の部分に近接しかつ隣り合う第2の部分は、素子テスタのドッキング区域を越えて横方向に延在して、1つ以上の付加的なソケットを含み得る付加的なテスト区域を設ける。一実施例においては、第2の部分は、第2のBGAパッケージを受けるよう構成された第2のソケットを含むが、第2のBGAパッケージの第2のサイズおよび構成は第1のBGAパッケージサイズおよび構成とは異なっている。したがって、第1のソケットは、第1のBGAパッケージの対応するはんだボールに接続するための複数のピンを有し、第2のソケットは、第2のBGAパッケージの対応するはんだボールに接続するための複数のピンを有する。第1の部分は、素子テスタの対応するテストプローブと整列しかつこれらに接触する配置で形成される複数の導電性コンタクトを含む。第1の部分における各々の導電性コンタクトは、対応する第1の導電性トレースによって第1のソケットにおける対応するピンに電気的に接続され、対応する第2の導電性トレースによって第2のソケットにおける対応するピンに電気的に接続される。
パッケージをテストする。次いで、第1のBGAパッケージが第1のソケットから取外される。第2のテスト手順中に、第2のBGAパッケージがインターフェイス構造の第2のソケット上に装着される。第2のBGAパッケージに関連付けられるテスト信号が素子テスタと第2のBGAパッケージとの間で伝送されて、第2のBGAパッケージをテストする。
この発明の実施例が、チェックサム・インコーポレイテッドによるモデルTR−8MDAテスタと適合するインターフェイス構造の文脈において以下に述べられる。単に簡潔にするためだけにこの単一のインターフェイス構造が説明される。この発明の実施例が、他の製造業者から入手可能な他の素子テスタと適合するインターフェイス構造に同様に適用可能であることを理解されたい。さらに、この明細書中で用いられるように、「BGA」という用語は、外部の回路またはシステムに接続するためのはんだボールを有するいずれかのIC製品またはパッケージを指す。加えて、「パッケージサイズ」という用語は、BGAパッケージ基板の周囲のサイズおよび形状を説明するのに用いられ、「構成」という用語は、BGAパッケージ基板上のはんだボールの間隔および配置を説明するのに用いられる。したがって、この発明は、この明細書中に記載される特定の例に限定されるものと解釈されるべきではないが、むしろ、添付の特許請求の範囲によって規定されるすべての実施例をその範囲内に含むものである。
クスを含み、第2のソケット404は、適合する42.5mm×42.5mmのBGAパッケージを受けるために1.27mmのピッチを有する560個のピン406の周辺マトリクスを含む。別の実施例については、第2のソケット404は、適合する35mm×35mmのBGAパッケージを受けるために1.27mmのピッチを有する352個のピン406の周辺マトリクスを含む。
Claims (11)
- さまざまなパッケージ化された集積回路と、インターフェイス構造のプリント基板を受入れるための大きさおよび形状を有するドッキング区域を有する素子テスタとの間でテスト信号を送るためのものであり、かつ前記素子テスタは前記ドッキング区域に複数のテストプローブを含むインターフェイス構造であって、
前記素子テスタの前記ドッキング区域と整列し、かつその上に載るよう適合される第1の部分を含み、前記第1の部分は、前記素子テスタの前記ドッキング区域内に収まる外周の境界を有し、前記第1の部分は、
第1のパッケージ化された集積回路を受けるための第1のソケットを含み、前記第1のソケットは、前記第1のパッケージ化された集積回路に接続するための複数のピンを有し、前記第1の部分はさらに、
前記素子テスタの対応するテストプローブに接触するよう予め定められた配置で形成される複数のコンタクトと、
複数の第1の導電性トレースとを含み、各々は対応するコンタクトと前記第1のソケットの対応するピンとの間で接続され、前記インターフェイス構造はさらに、
前記第1の部分を越えて横方向に延在して付加的なテスト区域を設ける第2の部分を含み、前記第2の部分は、前記素子テスタの前記ドッキング区域を越えて位置決めされる外周の境界を有し、前記第2の部分は、
第2のパッケージ化された集積回路を受けるための第2のソケットを含み、前記第2のソケットは前記第2のパッケージ化された集積回路に接続するための複数のピンを有し、前記第2の部分はさらに、
複数の第2の導電性トレースを含み、各々は前記第1の部分にまで延在し、対応するコンタクトと前記第2のソケットの対応するピンとの間に接続され、
前記複数のテストプローブは、前記第1のソケットの前記複数のピンおよび/または前記第2のソケットの前記複数のピンと電気的に接続される、インターフェイス構造。 - 前記第1のソケットおよび前記第2のソケットの前記ピンは圧縮ポゴピンを含む、請求項1に記載のインターフェイス構造。
- 前記第1のソケットの前記ピンは、第1のパッケージ化された集積回路の対応するはんだボールと噛み合いかつ接触するように第1の配置で位置決めされ、前記第2のソケットのピンは、第2のパッケージ化された集積回路の対応するはんだボールと結合し、かつ接触するように前記第1の配置とは異なる第2の配置で位置決めされる、請求項1に記載のインターフェイス構造。
- 前記第1のソケットの前記ピンは、全面フットプリントを有するBGAパッケージと適合し、前記第2のソケットの前記ピンは周辺フットプリントを有するBGAパッケージと適合している、請求項3に記載のインターフェイス構造。
- 各コンタクトは、スイッチング回路なしで、対応する第1のソケットのピンと、対応する第2のソケットのピンとに接続される、請求項1に記載のインターフェイス構造。
- 集積回路のテストシステムであって、
インターフェイス構造のプリント基板を受入れるための大きさおよび形状を有するドッキング区域を有する素子テスタを含み、かつ前記素子テスタは前記ドッキング区域に複数のテストプローブを含み、
前記素子テスタと第1のパッケージ化された集積回路または第2のパッケージ化された集積回路との間でテスト信号を送るためのインターフェイス構造とを含み、前記インターフェイス構造は、
前記素子テスタの前記ドッキング区域内に収まる外周の境界を有する第1の部分を含み、前記第1の部分は、前記第1のパッケージ化された集積回路を受けるための第1のソケットと、前記素子テスタの対応するテストプローブに接触するよう予め定められた配置で形成される複数のコンタクトと、対応するコンタクトと前記第1のソケットとの間で接続される複数の第1の導電性トレースとを含み、前記インターフェイス構造はさらに、
前記第1の部分に近接しかつこれと隣り合い、前記素子テスタの前記ドッキング区域の少なくとも部分的に外側にある外周の境界を有する第2の部分を含み、前記第2の部分は、前記第2のパッケージ化された集積回路を受けるための第2のソケットと、前記第1の部分にまで延在し、対応するコンタクトと前記第2のソケットとの間で接続される複数の第2の導電性トレースとを含み、
前記複数のテストプローブは、前記第1のソケットの前記複数のピンおよび/または前記第2のソケットの前記複数のピンと電気的に接続される、集積回路テストシステム。 - 前記第1のソケットは、前記第1のパッケージ化された集積回路の対応するリードと接続するための複数のピンを含み、前記第2のソケットは、前記第2のパッケージ化された集積回路の対応するリードと接続するための複数のピンを含む、請求項6に記載のシステム。
- 前記第1のソケットの前記ピンは、前記第1のパッケージ化された集積回路の対応するはんだボールと噛み合いかつ接触するように第1の配置で位置決めされ、前記第2のソケットの前記ピンは、前記第2のパッケージ化された集積回路の対応するはんだボールと結合し、かつ接触するように前記第1の配置とは異なる第2の配置で位置決めされる、請求項7に記載のシステム。
- 前記第1のソケットおよび前記第2のソケットの前記ピンは圧縮ポゴピンを含む、請求項6に記載のインターフェイス構造。
- 各コンタクトは、スイッチング回路なしで、前記第1のソケットおよび前記第2のソケットにおける対応するピンに接続される、請求項6に記載のインターフェイス構造。
- 第1のパッケージ化された集積回路または第2のパッケージ化された集積回路をテストするための方法であって、
第1の部分および第2の部分を有するインターフェイス構造を素子テスタのドッキング区域の上に装着するステップを含み、前記ドッキング区域はインターフェイス構造のプリント基板を受入れるための大きさおよび形状を有し、前記第1の部分は、前記素子テスタの前記ドッキング区域内に収まる外周の境界を有し、前記第1のパッケージ化された集積回路を受けるよう構成された第1のソケットを含み、前記第2の部分は、前記素子テスタの前記ドッキング区域の外側にある外周の境界を有し、前記第2のパッケージ化された集積回路を受けるよう構成された第2のソケットを含み、前記ドッキング領域は、前記第1のソケットおよび/または前記第2のソケットと電気的に接続され、前記方法はさらに、
前記第1のパッケージ化された集積回路を前記第1のソケットに挿入するステップと、
前記第1のパッケージ化された集積回路に関連付けられるテスト信号を前記素子テスタから前記第1のソケットおよび前記第2のソケットに伝送するステップと、
前記第1のパッケージ化された集積回路からのテスト信号を前記素子テスタに受けるステップと、
前記第1のソケットから前記第1のパッケージ化された集積回路を取外すステップと、
前記第2のパッケージ化された集積回路を前記第2のソケットに挿入するステップと、
前記第2のパッケージ化された集積回路に関連付けられるテスト信号を前記素子テスタから前記第1のソケットおよび前記第2のソケットに伝送するステップと、
前記第2のパッケージ化された集積回路からのテスト信号を前記素子テスタに受けるステップとを含む、方法。
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