JP4316188B2 - 半導体装置及びその製造方法 - Google Patents
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-
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
現在量産されているFeRAM(Ferroelectric Random Access Memory)の強誘電体キャパシタはプレーナー構造である。
【0003】
しかし、今後高集積化の要請から、セル面積をより小さくできるスタック構造のキャパシタが必要となる。スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのための導電性プラグを有している。その導電性プラグの材料として、例えば特開2001−44376号公報に記載されているように、タングステン又はポリシリコンを用いるのが一般的である。
【0004】
一方、FeRAMは、ロジック品と混載する商品が多い。ロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータももちろんタングステンプラグ抵抗の値を用いている。
【0005】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味を考慮して、ロジック混載FeRAMにおけるコンタクトプラグとしては従来どおりタングステンプラグを用いるのが好ましい。
【0006】
次に、FeRAMのメモリセルにおいて、タングステンプラグの上に接続されるスタックキャパシタの形成工程を説明する。
【0007】
まず、図1(a)に示す構造になるまでの工程を説明する。
【0008】
シリコン基板101の素子形成領域の周囲に素子分離絶縁膜102を形成し、その後に素子形成領域にウェル103を形成する。さらに、ウェル103に2つのMOSトランジスタ104を形成する。
【0009】
MOSトランジスタ104は、ウェル103上にゲート絶縁膜104aを介して形成されたゲート電極104bと、ゲート電極104bの両側のウェル領域103内に形成されてソース/ドレインとなる不純物拡散領域104c、104dを有している。また、ゲート電極104bの両側面には、不純物拡散領域104c内に不純物高濃度領域104dを形成するためのサイドウォールスペーサ105が形成される。
【0010】
その後に、MOSトランジスタ104を覆う層間絶縁膜107をシリコン基板101上に形成する。
【0011】
続いて、層間絶縁膜107のうちMOSトランジスタ104の一方の不純物拡散領域104c上にコンタクトホール107aを形成した後に、コンタクトホール107a内と層間絶縁膜107上にタングステン膜108を形成する。
【0012】
次に、図1(b)に示すように、層間絶縁膜107上に形成されたタングステン膜108は、化学機械研磨(CMP)法によって除去される。そして、コンタクトホール107a内に残されたタングステン膜108をコンタクトプラグ108aとして用いる。
【0013】
次に、図1(c)に示すように、コンタクトプラグ108aと層間絶縁膜107の上に、第1金属膜109、強誘電体膜110、第2金属膜111を順に形成する。
【0014】
さらに、第1金属膜109、強誘電体膜110及び第2金属膜111をフォトリソグラフィー法によりパターニングすることにより強誘電体キャパシタ112を形成する。強誘電体キャパシタ112において、第1金属膜109を下部電極とし、第2金属膜111を上部電極とする。強誘電体キャパシタ112はスタック型であり、下部電極109aはその下のコンタクトプラグ108aを介してMOSトランジスタ104の一方の不純物拡散層104cに接続される。
【0015】
【発明が解決しようとする課題】
ここで、強誘電体キャパシタ直下のプラグ108aについて考える。
【0016】
コンタクトプラグ形成時にCMP処理を行うが、そのCMP後に層間絶縁膜107上にタングステン膜108が残存するとコンタクトプラグ108a同士が短絡する危険性があるので、そのCMPはオーバーエッチ気味に行われる。その結果、図1(b)に示したように、コンタクトプラグ108aの周囲にエロージョンやリセスが発生して段差が生じ、同時にコンタクトプラグ108aの上面も研磨されてしまう。この段差は、下部電極109に僅かな凹部を生じさせてその上の強誘電体膜110の結晶化に悪影響を及ぼして分極特性を劣化させることがある。
【0017】
また、強誘電体キャパシタ112を形成する工程やその後の工程では、結晶化アニールあるいは回復アニールなど数々の熱工程を必要とする。
【0018】
ところで、特開平10−303398号公報に記載されているように、強誘電体キャパシタ直下のコンタクトプラグの材料にタングステンを用いた場合、タングステンプラグは非常に速い速度で且つ低い温度で酸化して下部電極とのコンタクト不良を生じさせる。また、強誘電体キャパシタ直下のコンタクトプラグの材料にポリシリコンを用いる場合でも、タングステンほどではないにしろやはり酸化してしまう。一旦酸化が始まるとプラグ全体まで広がり、容易にコンタクト不良を起こし、FeRAMデバイスの歩留まりの低下を引き起こす。
【0019】
このように、強誘電体キャパシタの性能を向上させるには、さまざまなアニールを必要とするのだが、強誘電体キャパシタ直下のコンタクトプラグを正常に機能させるためにはある程度温度を下げる必要がある。
【0020】
従って、強誘電体のキャパシタの性能向上とプラグのコンタクトの性能向上はトレードオフの関係にあった。
【0021】
また、従来の強誘電体キャパシタの性能を維持するための技術として、バリアメタルを介してコンタクトプラグと下部電極を接続するとともに下部電極の下でバリアメタルを酸化防止用の絶縁膜で覆う構造が特開2000−138349号公報、特開2000−349252号公報に記載されている。そのような構造を形成するために、バリアメタルとその周囲の絶縁膜の双方の上面を平坦化する研磨工程が加えられているが、絶縁膜とバリアメタルとの研磨速度の違いから、図1(b)に示したと同様にエロージョンやリセスが発生するおそれがある。しかも、バリアメタルと絶縁膜の成膜工程や絶縁膜とバリアメタルの研磨工程が加わり、さらにコンタクトプラグに対するバリアメタルの位置合わせマージンを考えなくてはならず、微細化には不向きである。
【0022】
また、コンタクトプラグの酸化防止構造として、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成することが、特開2000−349255号公報、特表2001−501375号公報に記載されている。しかし、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しい。
【0023】
本発明の目的は、キャパシタ下部電極とコンタクトプラグとのコンタクトを良好にすることができる半導体装置及びその製造方法を提供することにある。
【0024】
【課題を解決するための手段】
上記した課題は、半導体基板の表層に形成された第1不純物拡散領域と、前記半導体基板の表層に形成された第2不純物拡散領域と、前記半導体基板の上方に形成された第1絶縁膜と、前記第1絶縁膜に形成された第1ホールと、前記第1絶縁膜に形成された第2ホールと、前記第1ホール内に形成されて前記第1不純物拡散領域と電気的に接続され且つ前記第1絶縁膜の上面から出ている端部を有し、グルー膜とタングステン膜からなる第1導電性プラグと、前記第2ホール内に形成されて前記第2不純物拡散領域と電気的に接続され、且つ、前記第1絶縁膜の上面よりも上に出ている端部を有する第2導電性プラグと、前記第1絶縁膜上と前記第1導電性プラグ上とに形成されて該第1導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、前記第1絶縁膜上に形成されて前記第2導電性プラグの端部の側面を覆う絶縁性酸素バリア膜と、キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタとを有し、前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されることを特徴とする半導体装置により解決する。
【0025】
次に、本発明の作用について説明する。
【0026】
本発明によれば、第1導電性プラグの端部が導電性酸素バリア膜で覆われているので、その第1導電性プラグに酸素が侵入し難くなり、種々のアニール工程で第1導電性プラグが異常酸化するのが防止される。
【0027】
しかも、その導電性酸素バリア膜は、第1導電性プラグの端部を包み込むようにして形成されるので、該1導電性プラグとのコンタクト面積が広くなり、それらのコンタクト特性が良好にされる。
【0028】
また、第1絶縁膜に第2ホールを形成し、端部が第1絶縁膜の上面よりも上に出る第2導電性プラグをその第2ホール内に形成しても良い。この場合は、この第2導電性プラグの端部の側面を覆う絶縁性酸素バリア膜を形成することで、第2導電性プラグの異常酸化が防止される。
【0029】
更に、導電性酸素バリア膜の側面を絶縁性酸素バリア膜の側面で覆うことで、導電性酸素バリア膜の大きさを第1導電性プラグとほぼ同じに形成しても、側方からの酸素の侵入が防止されて第1導電性プラグの異常酸化が発生しなくなる。
【0030】
また、上記絶縁性酸素バリア膜を複数の膜の積層膜で構成してもよい。その場合、最上層の膜として絶縁性密着膜を形成し、その絶縁性密着膜上にキャパシタの下部電極の一部が形成されるようにすると、下部電極と絶縁性酸素バリア膜との膜剥がれが防止される。
【0031】
上記した課題は、半導体基板の表層に第1不純物拡散領域を形成する工程と、前記半導体基板の上方に第1絶縁膜を形成する工程と、前記第1絶縁膜をパターニングして前記第1不純物拡散領域の上方に第1ホールを形成する工程と、前記第1不純物拡散領域と電気的に接続されると共に上端部が前記第1絶縁膜の上面よりも上に出る第1導電性プラグを前記第1ホール内に形成する工程と、前記第1導電性プラグ上及び前記第1絶縁膜上に導電性酸素バリア膜を形成する工程と、前記導電性酸素バリア膜をパターニングして前記第1導電性プラグの前記上端部を覆うように残す工程と、前記第1絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法により解決する。
【0032】
次に、本発明の作用について説明する。
【0033】
本発明によれば、導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を連続した平坦面にし、その平坦面上にキャパシタ下部電極用導電膜を形成するので、該キャパシタ下部電極用導電膜の上面も平坦形状となる。そのため、キャパシタ下部電極用導電膜がその上に形成される強誘電体膜の結晶化に悪影響を与えないので、強誘電体膜の分極特性が劣化するのが防止される。
【0034】
しかも、第1導電性プラグの端部が第1絶縁膜の上面から出ている状態で導電性酸素バリア膜を形成するので、該導電性酸素バリア膜の結晶の割れが防止される。
【0035】
更に、絶縁性酸素バリア膜を研磨する際、導電性酸素バリア膜は既にパターニングされて各第1導電性の上において電気的に孤立しているので、導電性酸素バリア膜を研磨ストッパー膜に用いて、該導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を平坦化できる。
【0036】
なお、導電性酸素バリア膜をパターニングする前に、該導電性酸素バリア膜の上に犠牲膜を形成し、該犠牲膜と導電性酸素バリア膜とをエッチバックして導電性バリア膜を平坦化するのが好適である。このようにすると、絶縁性酸素バリア膜を研磨する際、該絶縁性酸素バリア膜と導電性酸素バリア膜との各上面をより一層平坦にすることができる。
【0037】
そのような犠牲膜は、回転塗布により形成することでその下の導電性酸素バリア膜の凹凸を吸収するので、犠牲膜の上面が平坦化され易くなり、エッチバック後の導電性酸素バリア膜の上面も平坦化され易くなる。
【0038】
更に、犠牲膜を回転塗布により複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の悪化が防止される。
【0039】
また、犠牲膜として導電性酸素バリア膜とのエッチング選択比が約1:1となるものを使用することで、エッチバック前の犠牲膜の平坦な上面が導電性酸素バリア膜に転写される。
【0040】
なお、第1導電性プラグの端部を第1絶縁膜の上面から出すには、第1絶縁膜上とその第1ホール内にプラグ用導電膜を形成した後、そのプラグ用導電膜を第1の研磨条件で選択的に研磨して第1絶縁膜上から除去する第1研磨工程を行い、その後、第2の研磨条件で第1絶縁膜を選択的に研磨する第2研磨工程を行えばよい。
【0041】
上記第2の研磨条件としては、第1絶縁膜の研磨速度がプラグ形成用導電膜の研磨速度よりも速くなるものを採用するのが好適である。
【0042】
そして、そのような研磨速度を得るには、第2の研磨条件で使用されるスラリーとして、第1の研磨条件で使用されるスラリーとは別のものを採用すればよい。
【0043】
【発明の実施の形態】
以下に、本発明の実施形態を図面に基づいて説明する。
【0044】
図2〜図9は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【0045】
まず、図2(a)に示す断面構造を形成するまでの工程を説明する。
【0046】
図2(a)に示すように、n型又はp型のシリコン(半導体)基板1のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン(SiO2)を埋め込んで素子分離絶縁膜2を形成する。そのような構造の素子分離絶縁膜2は、STI(Shallow Trench Isolation)と呼ばれる。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【0047】
続いて、シリコン基板1の所定のトランジスタ形成領域にp型不純物を選択的に導入してpウェル3を形成し、さらに、シリコン基板1のpウェル3の表面を熱酸化して、ゲート絶縁膜4となるシリコン酸化膜を形成する。
【0048】
次に、シリコン基板1の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜4の上にゲート電極6a、6bとして残す。なお、それらのゲート電極6a、6bはワード線(WL)の一部を構成する。
【0049】
次に、ゲート電極6a、6bの両側のpウェル3にn型不純物、例えばリンをイオン注入してソース/ドレインとなる第1〜第3のn型不純物拡散領域5a〜5cを形成する。さらに、CVD法により絶縁膜、例えば酸化シリコン(SiO2)膜をシリコン基板1の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極6a、6bの両側部分に絶縁性のサイドウォールスペーサ7として残す。
【0050】
続いて、ゲート電極6a、6bとサイドウォールスペーサ7とをマスクに使用して、第1〜第3のn型不純物拡散領域5a〜5cに再びn型不純物をイオン注入する。これにより、第1〜第3のn型不純物拡散領域5a〜5cのそれぞれに高濃度不純物領域が形成され、該第1〜第3のn型不純物拡散領域5a〜5cはLDD(Lightly Doped Drain)構造となる。
【0051】
上記の拡散領域のうち、第1、第3のn型不純物拡散領域5a、5cは後述するキャパシタの下部電極に電気的に接続され、第2のn型不純物拡散領域5bは後述するビット線に電気的に接続される。
【0052】
以上の工程により、pウェル3上にはゲート電極6a、6bとn型不純物拡散領域5a〜5cを有する2つのn型のMOSトランジスタT1、T2が1つのn型不純物拡散領域5bを共通にして形成されたことになる。
【0053】
次いで、MOSトランジスタT1、T2を覆うカバー絶縁膜8として約200nmの厚さの酸窒化シリコン(SiON)膜をプラズマCVD法によりシリコン基板1の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、第1層間絶縁膜(第1絶縁膜)9として厚さが1.0μm程度の酸化シリコン(SiO2)をカバー絶縁膜8の上に形成する。
【0054】
続いて、第1層間絶縁膜9の上面を化学機械研磨(CMP)法により平坦化する。その後、N2雰囲気中、約650℃で第1層間絶縁膜9をアニールして脱ガスを十分に行う。
【0055】
次に、図2(b)に示す構造を得るまでの工程について説明する。
【0056】
まず、フォトリソグラフィー法によりカバー絶縁膜8と第1層間絶縁膜9とをパターニングして、第1〜第3のn型不純物拡散領域5a〜5cに至る深さのコンタクトホール9a〜9cを形成する。
【0057】
次いで、第1層間絶縁膜9の上面とコンタクトホール9a〜9cの内面にグルー膜10として厚さ約20nmのチタン(Ti)と厚さ約50nmの窒化チタン(TiN)とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン(WF6)を用いるCVD法によりタングステン(W)膜(プラグ形成用導電膜)11をグルー膜10上に成長させて各コンタクトホール9a〜9c内を完全に埋め込む。
【0058】
次いで、図2(c)に示すように、第1層間絶縁膜9を研磨ストッパー膜として使用しながら、タングステン膜11とグルー膜10とをCMP法により選択的に研磨して第1層間絶縁膜9の上面上から除去する。以下、この工程を第1研磨工程と言う。
【0059】
その第1研磨工程の研磨条件としては、タングステン膜11の研磨速度が第1絶縁膜9の研磨速度よりも早くなるものを採用する。そのような研磨は、例えば、タングステン膜11の研磨速度が第1絶縁膜9の研磨速度よりも速くなるスラリーを使用することで実現される。そのようなタングステンCMP(W−CMP)用のスラリーとしては、例えば、CABOT社製の商品名SSW2000がある。このSSW2000では、タングステンの研磨速度が約300nm/minであり、酸化シリコンの研磨速度が約12nm/minであるので、研磨選択比(=タングステンの研磨速度:酸化シリコンの研磨速度)は凡そ25:1となる。
【0060】
そして、この第1研磨工程により、タングステン膜11とグルー膜10とがコンタクトホール9a〜9c内に第1導電性プラグ12a、12c、及び第2導電性プラグ12bとして残される。これらの導電性プラグは、それぞれ第1〜第3のn型不純物拡散領域5a〜5cと電気的に接続される。
【0061】
次に、図3(a)に示すように、第1研磨工程で使用されたCMP装置を引き続き使用し、第1層間絶縁膜9の研磨速度がタングステン膜11の研磨速度よりも速くなるような研磨条件で第1層間絶縁膜9をCMP法で研磨する。そのような研磨速度の違いにより、第1層間絶縁膜9は選択的に研磨されてその上面が削れるのに対し、各導電性プラグ12a〜12cは殆ど研磨されないので、各導電性プラグ12a〜12cの上端部は第1層間絶縁膜9の上面から突出することになる。以下、この工程を第2研磨工程と言う。
【0062】
その第2研磨工程では、スラリーとして例えばCABOT社製の商品名SS25が使用される。このSS25では、酸化シリコンの研磨速度が約330nm/minであり、タングステンの研磨速度が約9nm/minであるので、研磨選択比(=タングステンの研磨速度:酸化シリコンの研磨速度)は凡そ0.03:1となる。
【0063】
その後、基板温度を約350℃にし、第1層間絶縁膜9をN2プラズマに約120秒間曝す。
【0064】
続いて、図3(b)に示すように、突出している各導電性プラグ12a〜12c上と第1層間絶縁膜9上とに、導電性酸素バリア膜13として酸素透過防止能力が優れているイリジウム(Ir)膜を厚さ約200nmの厚さにスパッタ法により形成する。そのような導電性酸素バリア膜13としては、Ir膜の他に、ルテニウム(Ru)等の白金族金属よりなる膜を使用しても良い。
【0065】
次に、図3(c)に示すように、犠牲膜14としてPZT膜をゾル・ゲル法で形成する。そのゾル・ゲル法では、まず、鉛アセテートトリハイドレイト(Pb(OAc)2・3H2O)とジルコンテトラヌブトキシド(Zr(O-n-Bu)4)とチタンテトライソプロポキシド(Ti(O-j-Pr)4)とを2メトキシエタノール(CH3OC2H4OH)に溶解させることにより、10wt/%のPZT((Pb(Zr1-xTix)O3))溶液を作製する。次いで、シリコン基板1を不図示のスピンコータ内に入れ、導電性酸素バリア膜13上に上記のPZT溶液を回転塗布することにより、厚さ約70nmのPZT塗布膜を形成する。
【0066】
続いて、基板温度約360℃で約2分間の仮焼ベークを行い、上記のPZT塗布膜中の溶媒成分を乾燥させる。その後、PZT塗布膜の形成とその仮焼ベークとを上記と同じ方法で更に2回繰り返し、PZT塗布膜の積層膜のトータル膜厚を約200nmにする。なお、二回目のPZT塗布膜の厚さは約70nmであり、三回目のPZT塗布膜の厚さは約60nmである。そして、そのようなPZT塗布膜の積層膜を犠牲膜14として使用する。
【0067】
上記のように回転塗布で犠牲膜14を形成することで、犠牲膜14が下地の導電性酸素バリア膜13の凹凸を吸収し、犠牲膜14の上面は略平坦となる。
【0068】
なお、犠牲膜14を上記のように複数回に分けて成膜するのではなく一回で成膜してもよい。しかし、犠牲膜14の厚さが約200nmと比較的厚いので、回転塗布により一回で成膜するとその膜厚分布が悪くなる恐れがある。それに対し、上記のように犠牲膜14を複数回に分けて成膜すると、各回の膜厚を薄くでき、各回の膜厚分布が悪くならないので、犠牲膜14の膜厚分布も悪くならない。
【0069】
また、上記のPZT膜に代えて、PLCSZT、PLZTのような他のPZT系材料を犠牲膜14として使用してもよい。
【0070】
次に、図4(a)に示す構造を得るまでの工程を説明する。
【0071】
まず、シリコン基板1をエッチングチャンバ(不図示)の下部電極上に載せ、基板温度を約25℃にする。次いで、そのチャンバ内に塩素(Cl2)とアルゴン(Ar)とを流量比10:40(=Cl2:Ar)で導入すると共にチャンバ内のガスを不図示のポンプで排気し、チャンバ内の圧力を約0.5Paに保持する。そして、下部電極に周波数460kHz、パワー1000Wの低周波電力を印加し、且つ、下部電極と対向する上部電極に周波数13.56MHz、パワー1400Wの高周波電力を印加して、上下の電極間にプラズマを発生させる。これにより、エッチングチャンバ内は、犠牲膜14と導電性酸素バリア膜13とのエッチング選択比が凡そ1:1となるようなエッチング雰囲気となる。
【0072】
そして、上記のような状態を約30秒間保持することにより、犠牲膜14の上面からエッチバックを行う。このエッチバックでは、犠牲膜14と導電性酸素バリア膜13とのエッチング選択比が凡そ1:1なので、犠牲膜14のエッチングから導電性酸素バリア膜13のエッチングに移行する際に被エッチング面の形状が変化することはない。そのため、エッチバック前の犠牲膜14の平坦な上面形状が導電性酸素バリア膜13に転写され、エッチバック終了後には導電性バリア膜13の上面は平坦形状となる。
【0073】
なお、犠牲膜14としてSOG(Spin on Glass)を使用することも考えられる。しかし、SOGと導電性酸素バリア膜13とのエッチング速度は異なるので、上記のようにエッチバックにより犠牲膜14の平坦な上面を導電性酸素バリア膜14に転写できないので好ましくない。
【0074】
次に、図4(b)に示す構造を得るまでの工程を説明する。
【0075】
まず、平坦化された導電性酸素バリア膜13の上面上にレジストパターン(不図示)を形成する。次いで、先の図3(a)の工程で使用したエッチングチャンバ内の下部電極上にシリコン基板1を載せ、基板温度を約250℃にする。次いで、そのチャンバ内にArとHBrとO2とを流量比1:0.8(= HBr:O2)で導入すると共にチャンバ内のガスを不図示のポンプで排気し、チャンバ内の圧力を約0.5Paに保持する。そして、下部電極に周波数460kHz、パワー800Wの低周波電力を印加し、且つ、上部電極に周波数13.56MHz、パワー300Wの高周波電力を印加して、上下の電極間にプラズマを発生させる。
【0076】
そして、この状態を約160秒間保持し、レジストパターンをエッチングマスクに使用して、導電性酸素バリア膜13を選択的にエッチングする。これにより、導電性酸素バリア膜13は、第1導電性プラグ12a、12cの端部を覆うようにしてパターニングされる。
【0077】
このように導電性酸素バリア膜13により第1導電性プラグ12a、12cの端部が覆われることで、該第1導電性プラグ12a、12cに酸素が侵入し難くなり、第1導電性プラグ12a、12cが後述の種々のアニール工程で酸化されるのを防止できる。
【0078】
しかも、その導電性酸素バリア膜13は、第1導電性プラグ12a、12cの端部を包み込むようにして形成されるので、該1導電性プラグ12a、12cとのコンタクト面積が広くなり、それらのコンタクト特性を良好にすることができる。
【0079】
なお、単に導電性プラグの酸化を防止するだけなら、図10に示すように、従来例の図1(b)の工程の後にIrよりなる導電性酸素バリア膜13をコンタクトプラグ108a上と層間絶縁膜108上とに形成することも考えられる。しかし、この方法では、コンタクトプラグ108a周囲のリセスの形状にそってIrの結晶が割れやすくなり、コンタクト特性が悪化する恐れがある。
【0080】
これに対し、本実施形態のように第1導電性プラグ12a、12cの端部が突出している状態で導電性酸素バリア膜13を形成すると、上記のような結晶の割れは生じず、コンタクト特性も悪化しない。
【0081】
その後に、図4(c)に示すように、導電性酸素バリア膜13上及び第1層間絶縁膜9の上に、酸化防止絶縁膜15aとして酸窒化シリコン(SiON)膜又は窒化シリコン(Si3N4)膜をCVD法により例えば100nmの厚さに形成する。続いて、酸化防止絶縁膜15a上に、絶縁性密着膜15bとして例えばTEOSを用いるCVD法により厚さ300nmの酸化シリコン(SiO2)層を形成する。
【0082】
さらに、図5(a)に示すように、導電性酸素バリア膜13を研磨ストッパー膜とするCMPにより絶縁性密着膜15bと酸化防止絶縁膜15aを研磨してそれらを二層構造の絶縁性酸素バリア膜16にすると共に、導電性酸素バリア膜13の上面を露出させる。
【0083】
この際、導電性酸素バリア膜13は既にパターニングされて各第1導電性プラグ12a、12cの上において電気的に孤立しているので、従来のようにこのCMPをオーバーエッチ気味に行う必要がない。そのため、導電性酸素バリア膜13を研磨ストッパー膜に用いて、該導電性酸素バリア膜13と絶縁性酸素バリア膜16の各上面を平坦化できる。
【0084】
また、そのCMPでは、例えばスラリーに純水を添加して研磨速度を遅くし、研磨時間を微調整して研磨量をコントロールすることにより、絶縁性酸素バリア膜13の過剰研磨を防止でき、研磨面を平坦化し易くすることができる。そのようなスラリーとしては、例えばCABOT社のSS25が使用される。
【0085】
しかも、上記のCMPの前に、エッチバックにより導電性酸素バリア膜13を予め平坦化してあるので、絶縁性酸素バリア膜16と導電性酸素バリア膜13との各上面をより一層平坦にすることができる。
【0086】
上記により得られた二層構造の絶縁性酸素バリア膜16は、その下の第2導電性プラグ12bが後述の種々のアニール工程の際に酸化されるのを防止するように機能する。
【0087】
この後に、図5(b)に示すように、導電性酸素バリア膜13上と絶縁性酸素バリア膜16上とに、下部電極用導電膜17として例えば厚さ200nmのIr膜、厚さ30nmのIrO2膜、厚さ30nmのPtO膜、及び厚さ50nmのPt膜をスパッタにより順に形成する。
【0088】
この際、絶縁性酸素バリア膜16を二層構造にし、絶縁性密着膜15b上に下部電極膜17を形成したことで、該下部電極用導電膜17が酸素バリア膜16から剥がれるのを防止することができる。
【0089】
また、その下部電極用導電膜17は、絶縁性酸素バリア膜16と導電性酸素バリア膜13の平坦化された各上面に形成されるので、その下部電極用導電膜17の上面もやはり平坦となる。
【0090】
なお、下部電極用導電膜17を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着膜15bをアニールする。アニール方法として、例えば、アルゴン雰囲気中で750℃、60秒のRTA(Rapid Thermal Anneal)を採用する。
【0091】
続いて、下部電極用導電膜17上に、強誘電体膜18として例えば厚さ180nmのPZT膜をスパッタ法により形成する。強誘電体膜18の形成方法は、その他に、MOD法、MOCVD法、ゾル・ゲル法などがある。また、強誘電体膜18の材料としては、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9 等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【0092】
続いて、酸素含有雰囲気中で強誘電体膜18をアニールにより結晶化する。そのアニールとして、例えばArとO2の混合ガス雰囲気中で基板温度600℃、時間90秒の条件を第1ステップ、酸素雰囲気中で基板温度750℃、時間60秒の条件を第2ステップとする2ステップのRTA処理を採用する。
【0093】
このとき、下部電極用導電膜17の上面は平坦形状なので、その上の強誘電体膜18の結晶化に悪影響を与えることがなく、また、その分極特性を劣化させることがない。
【0094】
さらに、強誘電体膜18の上に、上部電極用導電層19として例えば厚さ200nmのIrO2層をスパッタ法により形成する。
【0095】
次に、図6(a)に示す構造を得るまでの工程について説明する。まず、上部電極用導電膜19上にTiN膜とSiO2膜を順に形成する。TiN膜はスパッタ法により形成され、また、SiO2膜はTEOSを用いるCVD法により形成される。その後、フォトリソグラフィー法によりこれらの積層膜をパターニングする。これにより、第1導電性プラグ12a、12cの上方でキャパシタの平面形状にパターニングされたハードマスク20a、20cが形成される。
【0096】
続いて、ハードマスク20a、20cに覆われない領域の上部電極用導電膜19、強誘電体膜18、下部電極用導電膜17を順次エッチングする。この場合、強誘電体膜18は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。なお、そのエッチングにより絶縁性密着膜15bがエッチングされても、酸化防止絶縁膜15aがエッチングストッパーとして機能するので、第2導電性プラグ12bが露出することはない。
【0097】
以上により、図6(b)に示すように、第1層間絶縁膜9上にキャパシタQ1、Q2が形成される。キャパシタQ1、Q2の各下部電極17aは下部電極用導電膜17によって構成される。また、キャパシタQ1、Q2のキャパシタ誘電体層18aは強誘電体膜18から構成され、さらに上部電極19aは上部電極用導電膜19から構成される。
【0098】
そのキャパシタQ1、Q2の各下部電極17aは、各々第1導電性プラグ12a、12cを介して、第1又は第3のn型不純物拡散領域5a、5cと電気的に接続される。
【0099】
なお、ハードマスク20a、20cは、キャパシタQ1、Q2を形成した後に除去される。
【0100】
次に、エッチングによる強誘電体膜18のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度650℃、60分間の条件で酸素を含むファーネス内で行われる。
【0101】
このように強誘電体膜18のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極17a直下の第1導電性プラグ12a、12cの耐熱性は、導電性酸素バリア膜13の酸素透過性で決まり、また、下部電極17a直下に位置しない第2導電性プラグ12bの耐酸化性は、絶縁性酸素バリア膜16の酸素透過性で決まる。
【0102】
上記のような熱プロセスがキャパシタQ1、Q2を形成する際にはかかるが、酸化防止絶縁膜15aとして窒化シリコン膜を用いた場合は、その窒化シリコン膜の厚さが70nmであれば、第2導電性プラグ12abのタングステンは異常酸化しない。
【0103】
また、Ir膜よりなる導電性酸素バリア膜13と、下部電極17aの最下層のIr膜との合計膜厚が400nmであれば、酸素アニールにより第1導電性プラグ12a、12c内のタングステンが異常酸化することは無い。本実施形態では、上記のIr膜の合計膜厚が約400nmあるので、第1導電性プラグ12a、12cは異常酸化しない。
【0104】
また、酸素アニールの温度を約100℃上昇させるのに伴いIr膜の合計膜厚を約100nm厚くすることで、アニール温度が上昇しても、第1導電性プラグ12a、12cの異常酸化を防止することができる。
【0105】
次に、図7(a)に示すように、キャパシタQ1、Q2上、及び絶縁性酸素バリア膜16上に、キャパシタ保護絶縁膜21として厚さ50nmのアルミナをスパッタにより形成する。このキャパシタ保護絶縁膜21は、プロセスダメージからキャパシタQ1、Q2を保護するものであって、アルミナの他、PZTで構成してもよい。続いて、650℃で60分間の条件でキャパシタQ1、Q2をファーネス内の酸素雰囲気内でアニールする。
【0106】
その後、HDPCVD(High Density Plasma CVD)により、第2層間絶縁膜(第2絶縁膜)22として厚さ1.0μm程度の酸化シリコン(SiO2)をキャパシタ保護絶縁膜21上に形成する。
【0107】
さらに、第2層間絶縁膜22の上面をCMP法により平坦化する。この例では、CMP後の第2層間絶縁膜22の残りの厚さは、上部電極19a上で300nm程度とする。
【0108】
次に、図7(b)に示す構造を得るまでの工程について説明する。
【0109】
まず、レジストマスク(不図示)を用いて、第2層間絶縁膜22、キャパシタ保護絶縁膜21、絶縁性酸素バリア膜16をエッチングすることにより、第2導電性プラグ10bの上にホール22bを形成する。
【0110】
次に、ホール22b内と第2層間絶縁膜22上に、グルー膜23として厚さ50nmのTiN膜をスパッタ法により形成する。さらに、六フッ化タングステンを使用するCVD法によりタングステン(W)膜24をグルー膜23の上に成長させ、ホール22b内を完全に埋め込む。
【0111】
続いて、タングステン層24、グルー膜23をCMP法により研磨して第2層間絶縁膜22の上面上から除去する。そして、ホール22b内に残されたタングステン膜24及びグルー膜23を第3導電性プラグ25とする。
【0112】
これにより、第3導電性プラグ25は、第2導電性プラグ12bに接続されてvia-to-viaコンタクトとなり、第2の不純物拡散領域5bに電気的に接続される。
【0113】
さらに、窒素プラズマ雰囲気中で第2層間絶縁膜22を350℃、120秒の条件でアニールする。
【0114】
次に、図8(a)に示すように、第3導電性プラグ25上と第2層間絶縁膜22上に、酸化防止膜絶縁26としてSiON層をCVD法により100nmの厚さに形成する。
【0115】
続いて、図8(b)に示すように、酸化防止絶縁膜26、第2層間絶縁膜22及びキャパシタ保護絶縁膜21をフォトリソグラフィー法によりパターニングしてキャパシタQ1、Q2の各上部電極19a上にホール22a、22cを形成する。ホール22a、22cを形成することによりダメージを受けたキャパシタQ1、Q2はアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度550℃として60分間行われる。
【0116】
次に、図9(a)に示す構造を形成するまでの工程を説明する。
【0117】
まず、第2層間絶縁膜22上に形成された酸化防止絶縁膜26をエッチバックによって除去する。これにより、第3導電性プラグ25の表面が露出する。
【0118】
続いて、キャパシタQ1、Q2の各上部電極19a上のホール22a、22c内と第2層間絶縁膜22の上に多層金属膜を形成する。その多層金属膜として、例えば、厚さ60nmのTi膜、厚さ30nmのTiN膜、厚さ400nmのAl-Cu膜、厚さ5nmのTi膜、及び70nmのTiN膜をスパッタ法により順に形成する。
【0119】
その後、この多層金属層をパターニングすることにより、第3導電性プラグ25に接続される導電性コンタクトパッド27bと、ホール22a、22cを通してキャパシタQ1、Q2の各上部電極19aに電気的に接続される一層目金属配線27a、27cとを形成する。
【0120】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン(SiON)などの反射防止層(不図示)を30nmの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【0121】
さらに、第2層間絶縁膜22と一層目金属配線27a、27cと導電性コンタクトパッド27baとの上に第3層間絶縁膜28を形成する。
【0122】
次に、図9(b)に示す構造を得るまでの工程を説明する。
【0123】
まず、第3層間絶縁膜28をパターニングして導電性コンタクトパッド27bの上にビット線コンタクト用のホール28aを形成する。また、そのホール28aの中に下から順にTiN膜30及びW膜29からなる第4導電性プラグ31を形成する。
【0124】
次に、第3層間絶縁膜28上に、ビット線(BL)を含む二層目金属配線32を形成する。二層目金属配線32は、一層目金属配線27a、27cと同様の多層金属構造となっている。また、二層目金属配線32は、第4導電性プラグ31に接続されることにより、その下の導電性コンタクトパッド27b、第3導電性プラグ25及び第2導電性プラグ12bを介して第2のn型不純物拡散領域5bに電気的に接続される。
【0125】
その後に、二層目金属配線32を覆う絶縁膜等が形成され、最後に窒化シリコン膜とTEOSにより形成される酸化シリコン膜との二層構造のカバー膜を形成するが、その詳細は省略する。
【0126】
上記した実施形態によれば、キャパシタQ1、Q2の下方の第1導電性プラグ12a、12cは、その端部が導電性酸素バリア膜13で覆われる。従って、それら第1導電性プラグ12a、12cに酸素が侵入し難くなり、第1導電性プラグ12a、12cがアニール工程で異常酸化するのを防止できる。
【0127】
しかも、その導電性酸素バリア膜13は、第1導電性プラグ12a、12cの端部を包み込むようにして形成されるので、該1導電性プラグ12a、12cとのコンタクト面積が広くなり、それらのコンタクト特性を良好にすることができる。
【0128】
さらに、第1導電性プラグ12a、12cの端部を第1絶縁膜9の上面から突出させた状態で導電性酸素バリア膜13を形成することで、該導電性酸素バリア膜13の結晶が割れるのを防止できる。
【0129】
そのうえ、パターニングされた導電性酸素バリア膜13の側面が絶縁性酸素バリア膜16によって覆われているので、導電性酸素バリア膜13の大きさを第1導電性プラグ12a、12cとほぼ同じに形成したとしても、側方からの酸素の侵入が防止されて第1導電性プラグ12a、12cの異常酸化が発生しなくなる。
【0130】
一方、第2導電性プラグ12bは、その上に形成される絶縁性酸素バリア膜16により異常酸化が防止できる。
【0131】
その絶縁性酸素バリア膜16は、それを酸化防止絶縁膜15aと絶縁性密着膜15bとの二層構造にし、その絶縁性密着膜15b上に下部電極用導電膜17を形成することで、該下部電極用導電膜17と絶縁性酸素バリア膜16との膜剥がれが防止できる。
【0132】
更に、導電性酸素バリア膜13と絶縁性酸素バリア膜16の各上面はCMPにより連続した平坦面となっているので、その上の下部電極用導電膜17の上面も平坦形状となる。従って、下部電極用導電膜17がその上に形成される強誘電体膜18の結晶化に悪影響を与えないので、強誘電体膜18の分極特性が劣化するのを防止することができる。
【0133】
しかも、上記のCMPにおいては、導電性酸素バリア膜13は既にパターニングされて各第1導電性プラグ12a、12cの上において電気的に孤立しているので、従来のようにこのCMPをオーバーエッチ気味に行う必要が無い。これにより、導電性酸素バリア膜13を研磨ストッパー膜に用いて、該導電性酸素バリア膜13と絶縁性酸素バリア膜16の各上面を平坦化できる。
【0134】
そして、上記のCMPの前に、犠牲膜14を導電性酸素バリア膜13上に形成し、それらをエッチバックすることにより導電性酸素バリア膜13を予め平坦化してあるので、絶縁性酸素バリア膜16と導電性酸素バリア膜13とのCMP後の各上面をより一層平坦にすることができる。
【0135】
そして、その犠牲膜14を回転塗布により形成することで、該犠牲膜14が下地の導電性酸素バリア膜13の凹凸を吸収し、犠牲膜14の上面を平坦化し易くすることができる。これにより、エッチバック後の導電性酸素バリア膜13の上面も平坦化され易くなる。
【0136】
更に、犠牲膜14を回転塗布で複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布が悪くならないので、最終的な犠牲膜14の膜厚分布が悪くなるのを防止できる。
【0137】
そして、犠牲膜14として導電性酸素バリア膜13とのエッチング選択比が約1:1となるものを使用することで、エッチバック前の犠牲膜14の平坦な上面を導電性酸素バリア膜13に転写することができる。
【0138】
また、通常のロジック品に比べてFeRAMは強誘電体キャパシタ分だけ第1層間絶縁層9上で段差がある。従って、仮に、導電性コンタクトパッド27bから第2のn型不純物拡散領域4bに至るコンタクトホールを一括エッチングで形成すると、そのコンタクトホールのアスペクト比が大きくなり、コンタクトホール内にグルー膜を埋め込むのが困難となる。その困難性を克服するには、最新の設備が必要である。
【0139】
これに対して、本実施形態では、第2のn型不純物拡散領域5bと導電性コンタクトパッド27bの間において、2つの導電性プラグ12b、25が上下に接続されたvia-to-viaコンタクトを形成している。これにより、上述のような困難性が生じないので、FeRAM品の歩留まりを上げることができると共に、既存装置を使いまわすことができ、開発費および工程コストの削減が実現できるという利点が得られる。
【0140】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記では、第1導電性プラグ12a、12c及び第2導電性プラグ12bはタングステンを主にして構成されたが、ポリシリコンによりこれらの導電性プラグを構成しても上記と同様の効果が得られる。また、上記ではキャパシタの誘電体膜として強誘電体材料を使用したが、これに代えて高誘電体材料を使用してもよい。
【0141】
以下に、本発明の特徴を付記する。
【0142】
(付記1) 半導体基板の表層に形成された第1不純物拡散領域と、
前記半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜に形成された第1ホールと、
前記第1ホール内に形成されて前記第1不純物拡散領域と電気的に接続され且つ前記第1絶縁膜の上面から出ている端部を有する第1導電性プラグと、
前記第1絶縁膜上と前記第1導電性プラグ上とに形成されて該第1導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、
キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタと
を有することを特徴とする半導体装置。
【0143】
(付記2) 前記半導体基板の表層に形成された第2不純物拡散領域と、
前記第1絶縁膜に形成された第2ホールと、
前記第2ホール内に形成されて前記第2不純物拡散領域と電気的に接続され、且つ、前記第1絶縁膜の上面よりも上に出ている端部を有する第2導電性プラグと、
前記第1絶縁膜上に形成されて前記第2導電性プラグの端部を覆う絶縁性酸素バリア膜と
を更に有することを特徴とする付記1に記載の半導体装置。
【0144】
(付記3) 前記第1導電性プラグ上の前記導電性酸素バリア膜と前記第2導電性プラグ上の前記絶縁性酸素バリア膜との各上面は、連続した平坦面をなすことを特徴とする付記2に記載の半導体装置。
【0145】
(付記4) 前記導電性酸素バリア膜の側面は、前記絶縁性酸素バリア膜の側面により覆われることを特徴とする付記2又は付記3に記載の半導体装置。
【0146】
(付記5) 前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、
前記下部電極膜の一部が前記絶縁性密着膜上に形成されることを特徴とする付記2乃至付記4のいずれかに記載の半導体装置。
【0147】
(付記6) 前記絶縁性密着膜は酸化シリコン膜であることを特徴とする付記5に記載の半導体装置。
【0148】
(付記7) 前記絶縁性酸素バリア膜は、酸窒化シリコン膜又は窒化シリコン膜を含むことを特徴とする付記5又は付記6に記載の半導体装置。
【0149】
(付記8) 前記キャパシタと前記絶縁性酸素バリア膜とを覆う第2絶縁膜と、
前記第2絶縁膜に形成され、前記第2導電性プラグに至る深さの第3ホールと、
前記第3ホール内に形成されて前記第2導電性プラグと電気的に接続された第3導電性プラグと
を更に有することを特徴とする付記2に記載の半導体装置。
【0150】
(付記9) 前記導電性酸素バリア膜は白金族金属であることを特徴とする付記1乃至付記8のいずれかに記載の半導体装置。
【0151】
(付記10) 前記白金族金属は、イリジウム及びルテニウムのいずれかであることを特徴とする付記9に記載の半導体装置。
【0152】
(付記11) 前記第1導電性プラグはタングステン又はポリシリコンを含むことを特徴とする付記1乃至付記10のいずれかに記載の半導体装置。
【0153】
(付記12) 前記第2導電性プラグはタングステン又はポリシリコンを含むことを特徴とする付記2に記載の半導体装置。
【0154】
(付記13) 半導体基板の表層に第1不純物拡散領域を形成する工程と、
前記半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜をパターニングして前記第1不純物拡散領域の上方に第1ホールを形成する工程と、
前記第1不純物拡散領域と電気的に接続されると共に上端部が前記第1絶縁膜の上面よりも上に出る第1導電性プラグを前記第1ホール内に形成する工程と、
前記第1導電性プラグ上及び前記第1絶縁膜上に導電性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜をパターニングして前記第1導電性プラグの前記上端部を覆うように残す工程と、
前記第1絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、
前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、
前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、
前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、
前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0155】
(付記14) 前記第1不純物拡散領域を形成する工程は、前記半導体基板の表層に第2不純物拡散領域を形成する工程を有し、
前記第1ホールを形成する工程において、前記第2不純物拡散領域の上方の前記第1絶縁膜に第2ホールが形成され、
前記第1導電性プラグを形成する工程において、前記第2不純物拡散領域と電気的に接続される第2導電性プラグが前記第2ホール内に形成され、
前記絶縁性酸素バリア膜を形成する工程において、該絶縁性バリア膜が前記第2導電性プラグ上にも形成されることを特徴とする付記13に記載の半導体装置の製造方法。
【0156】
(付記15) 前記第1導電性プラグを形成する工程は、
前記第1ホール内及び前記第1絶縁膜上にプラグ用導電膜を形成する工程と、
第1の研磨条件で前記プラグ用導電膜を選択的に研磨して前記第1絶縁膜上から除去する第1研磨工程と、
前記第1研磨工程の後、第2の研磨条件で前記第1絶縁膜を選択的に研磨する第2研磨工程とを含むことを特徴とする付記13又は付記14に記載の半導体装置の製造方法。
【0157】
(付記16) 前記第2の研磨条件として、前記第1絶縁膜の研磨速度が前記プラグ形成用導電膜の研磨速度よりも速くなるものを採用することを特徴とする付記15に記載の半導体装置の製造方法。
【0158】
(付記17) 前記第1の研磨条件と前記第2の研磨条件とで使用されるスラリーを変えることを特徴とする付記16に記載の半導体装置の製造方法。
【0159】
(付記18) 前記導電性酸素バリア膜をパターニングする工程の前に、前記導電性酸素バリア膜上に犠牲膜を形成し、該犠牲膜と前記導電性酸素バリア膜とをエッチバックして前記犠牲膜を除去することにより、前記導電性酸素バリア膜を平坦化する工程が行われることを特徴とする付記13乃至付記17のいずれかに記載の半導体装置の製造方法。
【0160】
(付記19) 前記犠牲膜は回転塗布により形成されることを特徴とする付記18に記載の半導体装置の製造方法。
【0161】
(付記20) 前記犠牲膜の形成は複数回に分けて行われることを特徴とする付記19に記載の半導体装置の製造方法。
【0162】
(付記21) 前記犠牲膜として、前記導電性酸素バリア膜とのエッチング選択比が約1:1となるものを使用することを特徴とする付記18乃至付記20のいずれかに記載の半導体装置の製造方法。
【0163】
(付記22) 前記犠牲膜としてPZT系材料よりなるものを使用することを特徴とする付記21に記載の半導体装置の製造方法。
【0164】
(付記23) 前記絶縁性酸素バリア膜を形成する工程は絶縁性密着膜を形成する工程とを有することを特徴とする付記13乃至付記22のいずれかに記載の半導体装置の製造方法。
【0165】
(付記24) 前記キャパシタを形成する工程は、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されるように行われることを特徴とする付記23に記載の半導体装置の製造方法。
【0166】
(付記25) 前記絶縁性密着膜として、酸化シリコン膜又は酸窒化シリコン膜を使用することを特徴とする付記23又は付記24に記載の半導体装置の製造方法。
【0167】
(付記26) 前記絶縁性酸素バリア膜を形成する工程は、前記第1絶縁膜上と前記パターニングされた導電性酸素バリア膜上とに酸化防止絶縁膜を形成する工程を有することを特徴とする付記13乃至付記25のいずれかに記載の半導体装置の製造方法。
【0168】
(付記27) 前記酸化防止絶縁膜として酸化シリコン膜を使用することを特徴とする付記26に記載の半導体装置の製造方法。
【0169】
(付記28) 前記キャパシタと前記絶縁性酸素バリア膜とを覆う第2絶縁膜を形成する工程と、
前記第2絶縁膜をパターニングして前記第2導電性プラグの上方に第3ホールを形成する工程と、
前記第2導電性プラグと電気的に接続される第3導電性プラグを前記第3ホール内に埋め込む工程と
を有することを特徴とする付記14に記載の半導体装置の製造方法。
【0170】
【発明の効果】
以上説明したように、本発明によれば、第1導電性プラグの端部を導電性酸素バリア膜で覆うようにしたので、種々のアニール工程で第1導電性プラグが異常酸化するのを防止することができる。
【0171】
しかも、第1導電性の端部を包み込むようにその導電性酸素バリア膜を形成することで、1導電性プラグと導電性酸素バリア膜とのコンタクト特性が良好になる。
【0172】
また、第1導電性プラグの他に第2導電性プラグを形成する場合は、その第2導電性プラグの端部を覆う絶縁性酸素バリア膜を形成することで、第2導電性プラグの異常酸化を防止することができる。
【0173】
そして、そのように絶縁性酸素バリア膜を形成する場合は、その側面で導電性酸素バリア膜の側面を覆うことにより、導電性酸素バリア膜の大きさを第1導電性プラグとほぼ同じに形成しても、第1導電性プラグの異常酸化を防止できる。
【0174】
また、絶縁性酸素バリア膜を複数の膜の積層膜で構成し、その最上層の膜として絶縁性密着膜を形成することで、下部電極と絶縁性酸素バリア膜との膜剥がれが防止される。
【0175】
更に、本発明によれば、導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を連続した平坦面にし、その平坦面上にキャパシタ下部電極用導電膜を形成するので、キャパシタ下部電極用導電膜がその上に形成される強誘電体膜の結晶化に悪影響を与えず、強誘電体膜の分極特性が劣化するのを防止することができる。
【0176】
しかも、第1導電性プラグの端部が第1絶縁膜の上面から出ている状態で導電性酸素バリア膜を形成するので、該導電性酸素バリア膜の結晶の割れを防止できる。
【0177】
また、絶縁性酸素バリア膜を研磨する際、導電性酸素バリア膜は既にパターニングされて各第1導電性の上において電気的に孤立しているので、導電性酸素バリア膜を研磨ストッパー膜に用いて、該導電性酸素バリア膜と絶縁性酸素バリア膜の各上面を平坦化できる。
【0178】
更に、導電性酸素バリア膜をパターニングする前に該導電性酸素バリア膜をエッチバックにより平坦化しておくことで、絶縁性酸素バリア膜と導電性酸素バリア膜との各上面をより一層平坦にすることができる。
【0179】
そして、そのエッチバックに使用される犠牲膜を回転塗布により形成することで、犠牲膜の上面が平坦化され易くなるので、エッチバック後の導電性酸素バリア膜の上面も平坦化し易くなる。
【0180】
更に、犠牲膜を回転塗布により複数回に分けて成膜することで、各回の膜厚を薄くできて各回の膜厚分布の悪化が防止され、最終的な犠牲膜の膜厚分布の悪化を防止できる。
【0181】
また、上記の犠牲膜として導電性酸素バリア膜とのエッチング選択比が約1:1となるものを使用することで、エッチバック前の犠牲膜の平坦な上面を導電性酸素バリア膜に転写することができる。
【図面の簡単な説明】
【図1】 図1(a)〜(c)は、従来例に係る半導体装置の製造方法について示す断面図である。
【図2】 図2(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その1)である。
【図3】 図3(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その2)である。
【図4】 図4(a)〜(c)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その3)である。
【図5】 図5(a)、(b)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その4)である。
【図6】 図6(a)、(b)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その5)である。
【図7】 図7(a)、(b)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その6)である。
【図8】 図8(a)、(b)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その7)である。
【図9】 図9(a)、(b)は、本発明の実施の形態に係る半導体装置の製造方法について示す断面図(その8)である。
【図10】 比較例に係る半導体装置の製造方法について示す断面図である。
【符号の説明】
1、101・・・シリコン基板(半導体基板)、2、102・・・素子分離絶縁膜、3・・・pウェル、4、104a・・・ゲート絶縁膜、5a〜5c・・・第1〜第3のn型不純物拡散領域、6a、6b、104b・・・ゲート電極、7、105・・・サイドウォールスペーサ、8・・・カバー絶縁膜、9・・・第1層間絶縁膜、9a〜9c、107a・・・コンタクトホール、10、23・・・グルー膜、11、24、29、108・・・タングステン膜、12a、12c・・・第1導電性プラグ、12b第2導電性プラグ、13・・・導電性酸素バリア膜、14・・・犠牲膜、15a・・・酸化防止絶縁膜、15b・・・絶縁性密着膜、16・・・絶縁性酸素バリア膜、17・・・下部電極用導電膜、17a・・・下部電極、18、110・・・強誘電体膜、18a・・・キャパシタ誘電体膜、19・・・上部電極用導電膜、19a・・・上部電極、20a、20b・・・ハードマスク、21・・・キャパシタ保護絶縁膜、22・・・第2層間絶縁膜、22a、22c・・・ホール、25・・・第3導電性プラグ、26・・・酸化防止絶縁膜、27a、27c・・・一層目金属配線、27b・・・導電性コンタクトパッド、28・・・第3層間絶縁膜、30・・・TiN膜、31・・・第4導電性プラグ、32・・・二層目金属配線、103・・・ウェル、104・・・MOSトランジスタ、104c、104d・・・不純物拡散領域、107・・・層間絶縁膜、108a・・・コンタクトプラグ、109・・・第1金属膜、111・・・第2金属膜、112・・・強誘電体キャパシタ。
Claims (8)
- 半導体基板の表層に形成された第1不純物拡散領域と、
前記半導体基板の表層に形成された第2不純物拡散領域と、
前記半導体基板の上方に形成された第1絶縁膜と、
前記第1絶縁膜に形成された第1ホールと、
前記第1絶縁膜に形成された第2ホールと、
前記第1ホール内に形成されて前記第1不純物拡散領域と電気的に接続され且つ前記第1絶縁膜の上面から出ている端部を有し、グルー膜とタングステン膜からなる第1導電性プラグと、
前記第2ホール内に形成されて前記第2不純物拡散領域と電気的に接続され、且つ、前記第1絶縁膜の上面よりも上に出ている端部を有する第2導電性プラグと、
前記第1絶縁膜上と前記第1導電性プラグ上とに形成されて該第1導電性プラグの前記端部を包み込み且つ上面が平坦な導電性酸素バリア膜と、
前記第1絶縁膜上に形成されて前記第2導電性プラグの端部の側面を覆う絶縁性酸素バリア膜と、
キャパシタ下部電極とキャパシタ誘電体膜とキャパシタ上部電極とを前記導電性酸素バリア膜上に順に積層してなるキャパシタとを有し、
前記絶縁性酸素バリア膜は複数の膜を積層してなり、その最上層の膜として絶縁性密着膜が形成され、前記キャパシタ下部電極の一部が前記絶縁性密着膜上に形成されること
を特徴とする半導体装置。 - 前記第1導電性プラグ上の前記導電性酸素バリア膜と前記第2導電性プラグの端部の側面を覆う前記絶縁性酸素バリア膜との各上面は、連続した平坦面をなすことを特徴とする請求項1に記載の半導体装置。
- 半導体基板の表層に第1不純物拡散領域を形成する工程と、
前記半導体基板の上方に第1絶縁膜を形成する工程と、
前記第1絶縁膜をパターニングして前記第1不純物拡散領域の上方に第1ホールを形成する工程と、
前記第1不純物拡散領域と電気的に接続されると共に上端部が前記第1絶縁膜の上面よりも上に出る第1導電性プラグを前記第1ホール内に形成する工程と、
前記第1導電性プラグ上及び前記第1絶縁膜上に導電性酸素バリア膜を形成する工程と、
前記導電性酸素バリア膜をパターニングして前記第1導電性プラグの前記上端部を覆うように残す工程と、
前記第1絶縁膜上と前記導電性酸素バリア膜上とに絶縁性酸素バリア膜を形成する工程と、
前記絶縁性酸素バリア膜を研磨して前記導電性酸素バリア膜の表面を露出させ、前記導電性酸素バリア膜と前記絶縁性酸素バリア膜との各上面を連続した平坦面にする工程と、
前記平坦面上にキャパシタ下部電極用導電膜を形成する工程と、
前記キャパシタ下部電極用導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上にキャパシタ上部電極用導電膜を形成する工程と、
前記キャパシタ上部電極用導電膜、前記強誘電体膜、及び前記下部電極用導電膜をパターニングすることにより、キャパシタ下部電極、キャパシタ誘電体膜、及びキャパシタ上部電極を順に積層してなるキャパシタを形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1不純物拡散領域を形成する工程において、前記半導体基板の表層に第2不純物拡散領域が形成され、
前記第1ホールを形成する工程において、前記第2不純物拡散領域の上方の前記第1絶縁膜に第2ホールが形成され、
前記第1導電性プラグを形成する工程において、前記第2不純物拡散領域と電気的に接続される第2導電性プラグが前記第2ホール内に形成され、
前記絶縁性酸素バリア膜を形成する工程において、該絶縁性バリア膜が前記第2導電性プラグ上にも形成されることを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第1導電性プラグを形成する工程は、
前記第1ホール内及び前記第1絶縁膜上にプラグ用導電膜を形成する工程と、
第1の研磨条件で前記プラグ用導電膜を選択的に研磨して前記第1絶縁膜上から除去する第1研磨工程と、
前記第1研磨工程の後、第2の研磨条件で前記第1絶縁膜を選択的に研磨する第2研磨工程とを含むことを特徴とする請求項3又は請求項4に記載の半導体装置の製造方法。 - 前記第2の研磨条件として、前記第1絶縁膜の研磨速度が前記プラグ形成用導電膜の研磨速度よりも速くなるものを採用することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記導電性酸素バリア膜をパターニングする工程の前に、前記導電性酸素バリア膜上に犠牲膜を形成し、該犠牲膜と前記導電性酸素バリア膜とをエッチバックして前記犠牲膜を除去することにより、前記導電性酸素バリア膜を平坦化する工程が行われることを特徴とする請求項3乃至請求項6のいずれか一項に記載の半導体装置の製造方法。
- 前記犠牲膜は回転塗布により形成されることを特徴とする請求項7に記載の半導体装置の製造方法。
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